プロトタイプやPCBの製作を行う前に、期待された仕様のPCBを作成する重要なファクタは、高速信号のインテグリティを維持することです。Altium DesignerのSignal Integrity Analyzerは、強力なSI機能が装備され、現実的に設計が期待通りに動作することを検証してくれます。それがどのようにして行われるかを見てみましょう。
高速信号のインテグリティを確保する
デジタル設計が増加に伴い、高速デバイスの利用価値も高まってきています。このようなデバイスでは、信号のエッジレートが高速となります。設計者にとっては、基板上のSIを確保することが大きな関心事となります。高速な立ち上がり時間が、長い配線と組み合わされると、信号の反射が生じます。特定の伝送ラインに反射が生じると、そのラインを通過する際に真の信号データが損なわれることになります。同時に、隣接の伝送ラインに「ノイズ」を誘導します。つまり電磁干渉(EMI)です。
信号反射とクロス信号干渉(クロストーク)をモニタし制御するには、設計の全信号の反射とクロストークの量を正確に解析可能なツールが必要になります。Altium Designerはこのための入り口を提供しています。
Altium DesignerでSI解析を行う
Altium Designer は Signal Integrity Analyzer を装備しており、これを回路設計段階とPCBレイアウト設計段階の両方で使用できます。高度な伝送ライン計算とI/Oバッファのマクロモデル情報が解析シミュレーションの入力として使われます。Fast Reflection and Crosstalk Simulatorsと共同して、Analyzerは業界実証済みのアルゴリズムを使用して正確なシミュレーションを生成します。
注意：回路図だけの解析あるいは配線済み基板からの解析を行う場合は、それぞれ回路図ドキュメントあるいはPCBドキュメントをプロジェクトに添付する必要があります。PCBが存在する場合には、常にPCBドキュメントに基づいて解析が行われます。
解析前の準備が重要
解析にはすぐにでも着手できますが、次の点を理解することが必要です。
- すべてのネットについてSI特性が解析できるわけではありません。すべての特性を解析するには、ネットには出力ピンのあるICが少なくとも1個含まれていなければなりません。例えば、抵抗、キャパシタやインダクタは、ドライビング(駆動)ソースを提供できる出力ピンが無いので、シミュレーションはできません。双方向ネットを解析すると、両方向ともシミュレーションされますが、ワーストケースの結果だけが表示されます。
- 設計の各コンポーネントに対しては、SIモデルタイプが正しく設定されていなければなりません。これは、Signal Integrity Model Assignmentsダイアログを使って定義することができます。すべてのコンポーネントに対してモデルが定義されていない場合には、Analyzerを起動したときにこのダイアログにアクセスする機会が与えられます。また回路図から直接モデルを変更することができます。それには、それぞれのコンポーネントに対するモデルリンクを編集して行います。Signal Integrity Model ダイアログにアクセスするにはモデルリンクをダブルクリックしてください。
コンポーネントがICの場合は、通常そのモデルをI/Oピン特性としてIBISファイルからインポートすることになります。Altium Designer はそのファイルを読み、ピンモデルをインポートしてインストールピン モデルのライブラリに格納します。また、コンポーネントのすべてのピンには、ファイルによって指定された適切なピンモデルが割り当てられることになります。
どのようなシミュレーションの場合でも、使用されるモデルが非常に重要で、精度に影響を与えます。使用するモデルによってシミュレーションの精度が決まるのです。
- 設計内のそれぞれのサプライネットにはデザインルールを設定しなければなりません。少なくとも2種のルールが必要となります。一つは電源ネット用のもの、もう一つはグランドネット用のものです。PCBに対しては、PCB Rules and Constraints Editorダイアログで簡単にルールを定義できます(Design » Rules)。設計プロジェクトにPCBが存在しない場合には、それが必要なネットに適切なPCB Layoutダイレクティブを追加することでルールを指定することができます。別の方法としては、SI Setup Optionsダイアログの一部としてこれらの制約を指定することができます。詳細は別途説明します。
- 配線済みの基板から解析を行うときは、PCBに対するレイヤスタックが正しく定義されていることを確認しなければなりません。Signal Integrity Analyzer には連続した電源プレーンが必要です。分割プレーンはサポートされていませんので、そのプレーンに割り当てられたネットが使われることになります。それらが存在しない場合には、ツールが類推しますので、設計者が意図的に追加して適切に設定する方がはるかに良いのです。基板の特性、すなわち、すべてのレイヤの厚さ、コア、樹脂浸透加工剤も正しく設定する必要があります。誘電率を含めたこれらの性質は Layer Stack Manager ダイアログで定義可能です(Design » Layer Stack Manager)。
プリレイアウト(レイアウト前の)解析を行うときは、計算上の目的で、デフォルトで内部プレーンが2枚の2層基板が使われます。制御を増やしたい場合は、プロジェクトにブランクPCBドキュメントを追加して必要なレイヤスタックを定義してください。
- 必須ではありませんが、Signal Stimulusデザインルールを定義することもできます。PCB側の標準ルールとして、あるいは回路図側のドキュメントレベル パラメータとして定義します。スティミュラスとは、解析するネット上の各出力(駆動)ピンに注入する信号のことです。
Signal Integrity Analyzer を実行
Signal Integrity Analyzer は、Tools » Signal Integrityメニューコマンドを使って回路図またはPCBからアクセスすることができます。すべてのコンポーネントにモデルを定義していないときは、Analyzerはどのモデルを使うかを推測します。定義されていないモデルがあれば、警告ダイアログが表示されます。解析しようとしている信号により、解析を継続することもでき、中断してモデル定義を整理することもできます。これには、ContinueかModel Assignmentsのいずれかをクリックしてください。
Signal Integrity 解析の設定と実行の詳細は、チュートリアルTU0113 Performing Signal Integrity Analyses をご覧ください。
デフォルトの配線特性の設定
プロジェクトに初めてSignal Integrity Analyzerを使う場合は、PCBドキュメントがあるかないかは別にして、SI Setup Optionsダイアログが表示されます。このダイアログを使って、Track ImpedanceとAverage Track Lengthのデフォルト値を定義します。
PCBが存在しない場合(プリレイアウト解析)は、Analyzerはこれらの値を使って、設計上の類似信号のインテグリティ性能を正確に描き出します。従って、長さに設定する値は目的とする基板の実際の寸法を反映するものでなければなりません。プリレイアウト解析では、Signal Integrityパネル内からSI Setup Optionsダイアログにいつでもアクセスすることができます。ダイアログにはSupply NetとStimulusルールを定義するタブが含まれていますが、回路図で定義していない場合にこれを使います。
PC基板が存在する場合(ポストレイアウト解析)は、Track Impedance はPC基板上に配線されていないネットに対してだけ使用されます。すでに転送された無配線のネットは、このwidth/impedance のルールを使います。このTrack Length は無配線のネットに適用されます。しかし、コンポーネントを配置している場合は、これらのネットに対してManhattan長を選択することもできます。
一度options/modelsを必要に応じて定義すれば、解析が進行しSignal Integrityパネルが表示されます。
初期スクリーニング解析
Signal Integrityパネルは、設計のパワーネットを除くすべてのネットをリストアップします。設計のすべてのネットに対してAnalyzerが初期高速解析を行いますが、これをスクリーニング解析といいます。結果はパネルの左下にリストアップされます。
これらの結果には次のものが含まれます。
- ネットデータ(例えば、総トレース長およびネットが配線されているかどうか)
- インピーダンス データ
- 電圧データ(例えば、オーバーシュートとアンダーシュート)
- タイミング データ(例えば、フライト時間)
- Show/Hide Columns サブメニューを右クリックして、パネルに表示するデータを選んでください。デフォルトでは、アンダーシュートとオーバーシュートだけが表示されます。これらが最も良い特性で、最も問題があるネットを決めることができます。
詳細な反射解析
装備されている解析ツールの一つに、Signal Integrity Analyzerには反射解析シミュレータがあります。このシミュレータは、配線とレイヤ情報(PCBや指定したデフォルトの配線特性から得られる)および関連するドライバとレシーバのI/Oバッファモデルからネット上のノードの電圧を計算します。2次元フィールドソルバが伝送ラインの電気的特性を自動的に計算します。このモデルでは、DCパスの損失は無視できるくらい小さいと仮定しています。
1本のネットでも複数のネットでもシミュレーションは可能です。ただし解析するネットの数が増えるほど解析時間が大幅に増大します。
解析を実行するには、Reflectionsボタンをクリックしてください。
クロストークの詳細解析
ある特定の問題のあるネットに、カップリングしているネットをすばやく特定することができます。
Signal Integrity Analyzerには専用のクロストークシミュレータがあるので、カップリングしたネット間の干渉を解析することができます。クロストークの解析には配線されたネットが必要となるので、PCBからしか実行できないことに注意してください。
クロストーク解析の際は一時に通常2本もしくは3本のネットが考慮されます。通常は1本のネットとそれに隣接するネットです。
Signal Integrityパネルには、選択したネットとカップリングしているネットをすばやく特定することができる機能が含まれています。この機能(Find Coupled Nets) は、クロストークに敏感なネットを見つけるのに理想的です。これは、基本的には定義されたカップリングオプションに基づいて、PCBを解析しお互いに平行に走っているトレースを特定します。
このシミュレータで、影響を受けているネットや影響を及ぼしているネットを指定することができます。近隣のネットが生成した干渉があるネット上に現れていれば、それは影響を受けているネットです。また、それにカップリングされている他のネットに干渉を与えているネットがあれば、それは影響を及ぼしているネットとなります。
解析を実行するには、クロストークボタンをクリックしてください
解析結果の表示
解析が進むと、シミュレーションデータファイル(*.sdf)が生成され、Simulation Data Editorの波形表示ウィンドウに解析結果が表示されます。
解析結果はSimulation Data Editorに提示されます。
反射解析については、SDFファイルには解析されたそれぞれのネットに対するチャートが含まれ、ネットのそれぞれのピンに対する波形(プロット)が付けられます。
クロストーク解析チャートに対するデータ表示は、基本的に反射解析チャートのものと同じです。唯一の違いは、この解析に対しては1個のチャートしかありません。解析で考慮された各ネットのそれぞれのピンに対するプロットが含まれています。
解析波形の詳細については、アプリケーションノート AP0106 Working with the Sim Data Editor を参照してください。
伝送ラインインピーダンスのバランスを取る
仮想終端とその値を試してみて、
インピーダンスを整合させ反射と
クロストークを減らします。
シグナルインテグリティの観点から設計を成功させる重要なことは、負荷のある場所での信号品質を良くすることです。理想的にはゼロ反射(リンギングなし)にすればよいのです。実際にはゼロ反射が常に可能なわけではありませんが、終端を用いることで設計の許容範囲までリンギングのレベルを減らすことができます。
Signal Integrity AnalyzerにはTermination Advisorが付いています。これは、Signal Integrityパネル内からアクセスでき、定義した場所のネットに｢仮想終端｣を挿入することができます。これにより、基板に物理的な変更を行わないで、各種の終端戦略を自由にテストすることができます。
デフォルトのNo Termination(終端なし)を含めて8種類の異なる終端が利用できます。反射とクロストークの解析を行う際は、複数の終端タイプをイネーブルすることができ、各終端に対して別々の波形が生成されます。これにより、設計に追加すべき最も適した終端を決めることができ、伝送ライン上の信号品質が最適化されますので、反射を許容レベルまで減らすことができます。
終端コンポーネント値の範囲をスイープしながら解析することもできます。これには、Perform Sweepオプションを起動してSweep Stepsの数を指定します。例えばSweep Stepsを2にすれば、解析の最初のパスではコンポーネントに最小値を指定し、第2のバスでは最大値を指定することになります。
望ましいレベルの終端戦略が見つかったら、その終端を回路図に直接配置します。ライブラリに登録されているコンポーネントはどれでも使えますし、すべてのピンに配置することも、選択したピンだけに配置することもできます。またコンポーネントに正確な値を指定することができます。従って、関連するピンに終端回路を追加して配線するだけでよいのです。
基板のレイアウト前にこの解析をすれば、既存のPCB(おそらく高密度に配線された)と再同期を取る必要がないので、事情はもっと簡単になります。
インピーダンス制御配線‐贅沢な機能
反射はインピーダンスの不整合により生じます。今までは、この不整合をコンポーネントピンのレベルで議論してきました。それは、受信ピンのインピーダンスが駆動ピンのインピーダンスによく整合が取れるように適切な終端を加えることでした。実際の伝送ライン(基板上に配線されたトレース)に必要なインピーダンスを設定できたらもっと良いはずです。Altium Designerではその方法もカバーしていますので、問題ありません。
Altium DesignerのPCB Editorでは、必要なインピーダンスを指定でき、それを実現するために各レイヤ上の必要な配線幅を計算する機能が備えられています。PCB Rules and Constraints EditorダイアログでRouting Widthデザインルールを定義するときにCharacteristic Impedance Driven Widthオプションをイネーブルにして、必要なインピーダンス(最小値/希望値/最大値)を入力すればよいのです。これにより、各信号レイヤに対する配線幅に自動的に変換され、定義された物理的レイヤ特性に合わせられます。
注意：インピーダンスは、Layer Stack Manager ダイアログからアクセスできる Impedance Formula Editorダイアログで定義された公式を使って計算されます(Design » Layer Stack Manager)。
インピーダンスの最小値、希望値、最大値の各要件を指定すれば、各信号レイヤの配線幅が計算されます。
詳細については、アプリケーションノート AP0107 Impedance-Controlled Routing をご覧ください。
標準のPCB設計フローにSIを統合
製造用の最終回路を生成する前に、疑いなく(そして注意深く)最後のデザインルールチェック(DRC)を行うことになります。Batch DRCの一部として、Altium DesignerのPCB Editorでは、各種のSIに基づくルールを定義することが可能です。 アンダーシュートとオーバーシュート、エッジスロープ、信号レベルおよびインピーダンス値などのパラメータのスレッシュホルドを設定することができます。チェックの過程で問題のあるネットが見つかったら、より詳細な反射とクロストークの解析を行うことができます。
日常のDRC戦略の一部として、SIのルールチェックを指定するようにしてください。.
このようにして、許容できるSIパラメータを設定することが通常の基板定義プロセスの一部となります。これは、配線や部品のクリアランスや配線幅を日常的に定義するのとまったく同じことです。最終基板に完全なDRCを実行することを習慣にすれば、物理的レイアウトに起因するSI問題の特定が容易になります。
SIのデザインルールは、設計を解析するための単独の手段としてではなく、補完的なチェックとして考えてください。
SI の実際‐動作例
Altium Designerには、Signal Integrity Analyzerの機能を実証するためのプロジェクト例が含まれています。
これらの例は、すべてインストレーションの\Examples\Signal Integrityフォルダに含まれています。
・Differential Pair‐この例(DifferentialPair.PrjPcb)は、簡単な作動ペア伝送ラインの反射解析を例示しています。
・ NBP-28‐この例(NBP-28.PrjPcb)は、SI解析により、FPGAデバイスの特定ピンを最適のドライブに設定する方法を示しています。SIで問題のある設計を疑問のあるネットを解析して修正するものとは異なり、この例は｢設計のSIとEMIが問題となる前にある特定の信号をドライブすることの難しさ｣に挑戦するものです。
・Simple FPGA‐この例(SimpleFPGA_SI_Demo.PrjPcb)は、非常に簡単なFPGA設計にSI解析を行う例です。特に、物理的FPGAデバイス(Spartan IIE)の異なるバンクに接続された伝送ライン上の反射を、種々の終端タイプを使って低減するものです。
・Spirit Level‐この例は、実際の設計の全過程でSI解析の使用に続く段階的プロジェクトを集めたものです。各プロジェクトの｢ステージ｣で、SI問題の発見とその解決策が述べられています。最初は回路設計フェーズ(SCH Issues.PrjPcb and SCH Issues Resolved.PrjPcb)の間で、それから基板レイアウトフェーズ(PCB Issues.PrjPcb and PCB Issues Resolved.PrjPcb)に移ります。
まとめ
Altium Designer の Signal Integrity Analyzer を使用することで、SI とEMI 条件を確実に仕様内に入れることができます。プリレイアウト解析のサポートにより、設計プロセスの早い段階で問題点を特定し修正することができます。プロトタイプを行う前にポストレイアウト解析を行えば、信号品質の正確な状態を確認できます。信号反射が指定した許容範囲にあることを再確認し、さらに厳密なEMI規格に準拠していることを検証する詳細なチェックを行うことができます。
基板レイアウトの前後に信号解析を行い、製造前 DRC の一部としてコンストレイント(制約)のチェックを行えば、安心して後工程に設計データを手渡すことができることを確信することでしょう。
