ビアステッチングとビアシールディングの追加

親ページ： ボード設計の最終化

ビアステッチングは、異なる層の大きな銅領域を結びつける技術であり、実質的にボード構造を通じて強力な垂直接続を作り出し、低インピーダンスを維持し、短いリターンループを実現します。ビアステッチングは、それ以外ではそのネットから隔離されてしまうかもしれない銅領域をそのネットに結びつけるためにも使用されます。

ビアシールディングは異なる機能を持ちます。RF設計では、RF信号を運ぶルートでのクロストークや電磁干渉を減少させるのに役立ちます。ビアシールド、またはビアフェンス、ピケットフェンスとも呼ばれるものは、信号のルートパスの横に一列または複数列のビアを配置することによって作成されます。Altium Designerでは、これをビアシールディングと呼びます。

Altium Designerは、ビアステッチングとビアシールディングの両方をサポートしています。下の画像では、シールディングビアが強調表示されています。画像にカーソルを合わせると、このボードに追加されたステッチングビアが強調表示されます。

異なるレイヤー上の銅をステッチングし、ルートパスに隣接するシールディングビアの壁を追加するには、ビアステッチングおよびビアシールディングコマンドを使用します（シールディングビアを強調表示するにはホバーします）。

まずはステッチングビアについて見ていきましょう、その後でシールディングビアについて見ていきます。

ステッチングビアの追加

ビアステッチングはポストプロセスとして実行され、銅の空いている領域にステッチングビアを充填します。ビアステッチングを可能にするためには、異なる層にある指定されたネットに接続された銅の重なり合う領域が必要です。サポートされる銅の領域には、フィル、ポリゴン、パワープレーンが含まれます。

特定のネットにステッチングビアを追加するには、メニューからTools » Via Stitching/Shielding » Add Stitching to Netコマンドを選択します。ネットにステッチングを追加ダイアログが開き、Stitching ParametersとVia Styleが指定されます。

選択されたネットを使用して、ステッチングアルゴリズムはそのネットに接続されている全てのフィル、ポリゴン、およびパワープレーンを識別し、指定されたビアとステッチングパターンを使用してボードを通じてそれらを接続しようとします。

ビアステッチングアルゴリズムは、ポリゴン、フィル、およびプレーンを以下のように扱います：

1. 同じネット上にあるポリゴンとフィルは、異なるレイヤーで重なっている部分でステッチされます。そのエリア内（別のレイヤー上）で他のネットに属するポリゴンやフィルが重なっている場合、その領域ではステッチが適用されません。他のネットに属する重なっているプレーン領域は通過します。

2. ターゲットネット上の重なっているプレーン領域は、他のネットに属するプレーン領域（別のレイヤー上）の存在に関わらず、常にステッチされます。同じ領域内でポリゴンやフィルが重なっている場合は、上記のルール1が適用されます。

   To summarize these two rules - 他のレイヤーでは、他のネットの平面レイヤーは常にステッチビアによって打ち抜かれますが、他のネットのポリゴンまたは塗りつぶしはそうではありません。デザインにステッチ ビアが必要な領域内に他のネット ポリゴンが含まれている場合は、それらのポリゴンを一時的にシェルブし、ステッチ ビアを定義してから、ポリゴンをアンシェルブして再度配置します。詳しくは、ポリゴンのシェルビングと再流し込みについての記事をご覧ください。

ステッチングパラメータの設定

Add Stitching to Net ダイアログ設定についての注意点：

• まず、ステッチングに使用するNetを選択してください。これは、Load values from Routing Via Style Ruleボタンをクリックするなど、他のオプションの動作に影響します。Netのドロップダウンは、ダイアログの下部中央にあります。
• グリッドは、隣接するステッチングビアの中心間の距離で、X方向とY方向に適用されます。潜在的なビアの位置が違反になる場合、その位置はスキップされます。
• Stagger alternate rowsオプションが有効になっている場合、ステッチングビアの交互の行は、グリッド値の半分だけオフセットされます。
• Same Net Clearanceオプションは、同じネット上のステッチングビアとビア、パッド間のクリアランスを制御します。同じネットのオブジェクト間のクリアランスを制御する方法は2つあり、適用可能なクリアランス設計ルールが使用されるか、またはダイアログで指定されたDefault Via/Pad Clearanceが使用されます。適用可能なルールが存在する場合、これら2つの設定のうち厳しい方が使用されます。Create new clearance ruleボタンを使用して、Default Via/Pad Clearanceフィールドに入力した設定に基づいて、ルールダイアログに新しいクリアランス設計ルールを追加します。
• ステッチングVia Styleは手動で設定することも、テンプレートドロップダウンから選択することも、またはルーティングビアスタイルルールから値を読み込むボタンをクリックすることにより、適用可能なルーティングビアスタイル設計ルールからインポートすることもできます。このボタンをクリックすると、優先ルール設定が読み込まれます。

ビアステッチングをエリアに制限する

全体のボードに加えて、ステッチングビアはユーザー定義エリアに制限することができます。ステッチングがユーザー定義エリア内にある場合、そのエリアのビアは必要に応じて対話的に移動およびサイズ変更が可能です。

ユーザー定義エリアにステッチングビアを制限するには、Constrain Areaオプションを有効にします。

特定のエリアにビアステッチングを制約するには、上記のようにAdd Stitching to NetダイアログでConstrain Areaチェックボックスを有効にします。このオプションを有効にすると、ダイアログが閉じてカーソルが十字線に変わり、エリアを定義する準備ができます - ステータスバーに注目してください、Select the first point of the areaと表示されます。

ビアステッチングエリアを定義するプロセスは、ソリッドリージョンやポリゴンを定義するのと同じです。以下の手順を行います：

• 一連の頂点（角）を定義するためにクリックします。
• 配置モードを終了し、エリアを自動的に閉じて完成させるために右クリックします。

配置中には、いくつかの異なるコーナーモードが利用可能です：

• Shift+Spacebarを押してコーナーモードを切り替えます（直角コーナーモードが最も適していると感じるかもしれません）。
• Spacebarを押してコーナーの方向を切り替えます。
• クリックごとに1つまたは2つのエッジを配置するかどうかを切り替えるために、1 のショートカットを押します。

コーナーモードを切り替えるには、Shift+Spacebarを押し、コーナーの方向を切り替えるには Spacebar を押し、クリックごとに1辺を配置するか2辺を配置するかを切り替えるには 1 を押します。

エリアが定義されたら、Add Stitching to Net ダイアログに戻り、残りの設定を構成できます。これが完了したら、OK をクリックします。Altium Designer はその後、エリアを分析し、潜在的なビアの配置場所を特定し、ステッチングビアを配置します。

ユーザー定義のビアステッチングエリアの変更

ビアステッチングの各ユニークエリア内のビアのセットは、ユニオン（PCBエディタが単一のグループとして認識するオブジェクトのセット）にまとめられます。ユニオン全体を移動させることができ、エリアのサイズも変更できます。

エリアに制約されたビアステッチングを変更するには：

• ステッチングビアの1つ以上を含むように、左から右へと選択範囲の矩形をドラッグします。ステッチングエリアの境界が表示され、以下のアニメーションのようになります。
• ステッチングユニオンを移動するには - エリア内にカーソルを位置づけ、移動カーソルが表示されたらクリックして保持し、エリアを新しい位置に移動します。
• エッジを移動してステッチングユニオンのサイズを変更するには - エッジ上にカーソルを位置づけ、エッジ移動カーソルが表示されたらクリックして保持し、エッジを新しい位置にスライドします。
• 頂点を移動してステッチングユニオンのサイズを変更するには - エッジ上にカーソルを位置づけ、頂点移動カーソルが表示されたらクリックして保持し、頂点を新しい位置にスライドします。
• マウスボタンを離した後、Re-generate via stitching?というプロンプトが表示されるので、新しい位置/形状でビアステッチングを更新するにはYesをクリックします。

選択ウィンドウをドラッグしてステッチングエリアを選択し、マウスを位置に合わせて移動またはサイズ変更して、正しいカーソルを取得します。

ネットにシールディングビアを追加する

ルーティングされたネットの周りにビアシールドを配置するには、メニューからTools » Via Stitching/Shielding » Add Shielding to Netコマンドを選択します。ネットにシールディングを追加ダイアログが表示され、必要に応じてShielding ParametersとVia Styleを設定できます。ビアは、適用可能な設計ルールに準拠するビアを配置できる場所であれば、選択したネットの両側に配置されます。

シールディング・ビアのパラメータ設定

Add Shielding to Netダイアログとシールディング・ビアの使用についての注意点：

• 最初にシールドするNetを選択します。これは、Load values from Routing Via Style Ruleボタンをクリックするなど、他のオプションの動作に影響します。
• 部分的なネットシールドまたは複数ネットのシールドには、Selected Objectsオプションを使用します：
  • ネット全体にシールドをかけたくない場合は、必要なトラックセグメントを最初に選択し、ネットにシールドを追加コマンドを実行してから、Selected Objectsオプションを有効にします。
  • 隣接する複数のネットにシールドをかけるには、ネットを選択し、Selected Objectsオプションを有効にしてシールドします。
• 差動ペアは、複数ネットのSelected Objects技術を使用するか、Net to Shieldドロップダウンで差動ペアネットのいずれかを選択することでシールドできることに注意してください。
• Add shielding copper オプションを使用して、シールドビアを囲むポリゴンを追加し、クリアランスカットアウトを追加オプションを含めて、ビアをちょうど囲むようにポリゴンをクリップします。シールド銅をステッチングに含めるトピックを読んで、これらのオプションについて詳しく学びましょう。
• シールドVia Styleは手動で設定することも、Templateドロップダウンで利用可能なものから選択することも、Load values from Routing Via Style Ruleボタンをクリックして適用可能なルーティングビアスタイル設計ルールからインポートすることもできます。このボタンをクリックすると、優先ルール設定が読み込まれます。
• シールドビアのサイズと配置は正確な科学ではありませんが、経験的なテストに基づいて確立されたガイドラインがあります。
  • 下記のディスカッションフォーラムで指摘されているように⁽⁵⁾、オンボードアンテナを搭載したPCBでは、「ビア間の距離は、最大で共振波長の1/4であるべきです。」
  • フォーラムのディスカッションでは、技術ノート⁽⁶⁾も参照されており、「一般的な経験則として、ステッチビアはλ/10より遠くに配置せず、できればλ/20ごとに配置することが望ましい」と述べられています。

ステッチングにシールディング銅を含める

ルーティングの各側にシールディングビアを追加するだけでなく、下の画像に示すようにシールディング銅も含めることができます。これを行うには、Add shielding copperオプションを有効にします。この銅はポリゴンとして作成されるため、適用されるクリアランスおよびポリゴン接続スタイルの設計ルールに従います。

Add shielding copperオプションは、シールディングビアを囲むポリゴンを追加します。シールドされたネットから離れた側のポリゴンのエッジは、ビアの端に触れます。シールドされたネットに隣接するポリゴンのエッジは、適用されるクリアランス設計ルールによってネットから後退させられます。Add clearance cutoutオプションも有効にされている場合、ポリゴンはDistance設定によってシールドされたネットから後退させられます。これは、Add Shielding to Netダイアログで設定します。下の画像にカーソルを合わせると、違いがわかります。

クリアランスカットアウトオプションが有効になっているネットの周りにシールドビア。画像にカーソルを合わせるとクリアランスカットアウトオプションが無効になります。

ステッチングまたはシールディングアレイの一部であるビアの特定

ステッチングまたはシールディングアレイ内の各ビアは、ネット名に文字列を追加することで特定されます。例えば、[VS1]のように、下の画像に示されています。

• VS - Via Stitching、数値はこのビアが同じ識別子を持つ他のビアと同じビアスティッチング連合に属していることを示します。
• VSH - Via SHielding、数値はこのビアが同じ識別子を持つ他のビアと同じビアシールディング連合に属していることを示します。

配列に属するビアには、[Via Shielding group 1]の場合は[VS1]、
[Via SHielding group 4]の場合は[VSH4]など、追加の文字列がネット名に付けられます。

ステッチングビアまたはシールディングビアの選択または編集

配列のステッチングビア/シールディングビアを扱うプロセスを簡素化するために、両方の種類は自動的に一つのグループにまとめられます。

PCBパネルを使用して選択する

配列を選択するには、PCBパネルをUnionsモードに切り替え、必要なVia StitchingまたはVia Shieldingのグループを選択します。その配列の一部である全てのビアが、パネル内でSelectチェックボックスが有効になっている場合（下の画像に示されているように）選択されます。または、配列内の任意のビアをダブルクリックしてPropertiesパネルを開き、配列を編集します。
ステッチングまたはシールディング配列内の全てのビアを選択するために、PCBパネルのUnionモードを使用します。この画像では、4つのビアシールディングユニオンが選択されています。

インタラクティブに選択する

選択動作：

• 個々のステッチング/シールディングビアは選択して削除することができます。
• Popup Selection Dialogオプションが有効になっている場合（設定ダイアログのPCB Editor - Generalページ）、ユニオンに属する個々のビアをクリックすると、上記の画像に示されているように、ユニオンを含むリストが表示されます。ユニオンが選択されると、そのビアのユニオンをワークスペースで削除できます。
• ポップアップ選択ダイアログが有効になっていない場合、ユニオンに属する個々のビアをクリックすると、以下のように動作します：
  • 最初のクリックで個々のビアが選択されます。
  • 2回目以降のクリックで、重なっているオブジェクトの選択順に従って次のオブジェクトが選択されます：例えば、カーソルの下にある場合はコンポーネント、ポリゴン、ビアユニオンなど。
  • または、最初のクリックで個々のビアが選択された後、Shift+Tab ショートカットを押してSelect Overlappingコマンドを呼び出します。重なっているオブジェクトを順に選択するために、Shift+Tabを続けて押します。
• エリアに制約されたステッチングユニオンは、ユニオン内の任意のビアの周りに選択ウィンドウをドラッグする（左から右へドラッグ）ことで選択できます。これは、このページのユーザー定義ビアステッチングエリアの修正セクションのアニメーションで示されています。

ステッチングビアまたはシールディングビアの編集

ステッチングビアまたはシールディングビアのセットのプロパティは、選択された後、Via StitchingモードまたはVia ShieldingモードのPropertiesパネルで編集できます。セット内の任意のビアをダブルクリックしてパネルを開きます。

ビアシールディングの編集例

パネルでプロパティが編集されると、変更待ちのメッセージとボタンがパネルの上部に表示されます。編集アクションを完了するには、Applyリンクをクリックしてください。 以下の折りたたみ可能なセクションには、利用可能なViaシールディングオプションとコントロールに関する情報が含まれています：

以下の折りたたみセクションには、利用可能なVia Stitchingのオプションとコントロールに関する情報が含まれています：

ステッチング/シールディングユニオンを編集した後のポリゴンの更新

ステッチングが完了したら、適用可能なポリゴン接続スタイルの設計ルールがリリーフ接続スタイルを指定している場合、ポリゴンを再注ぎする必要があります。これは、ツール » ポリゴンプール サブメニューのコマンドを使用して行うことができます。

さらに読む

1. PCB設計の全ての側面に関する情報については、Printed Circuit Design and Fab Magazineのウェブサイトを参照してください。このサイトは、「via fence」（検索結果の品質を向上させるために引用符を含めてください）の役割など、技術的なトピックについて優れたリソースです。
2. Wikipediaの記事、Via Fence
3. 多層プリント基板上のViaカップリングに関する研究
4. PCB構造内のEM波の伝播の基本原理を紹介する論文 - 回路基板設計のベストプラクティス
5. 「チップアンテナのノイズ低減のためのViaフェンスは？」という質問がされたディスカッションフォーラム
6. 最低コストでのEMCコンプライアンスのためのPCB設計技術：パート1、M K Armstrong。Electronics & Communications Engineering Journal Vol 11 No 4. IEE, 1999年8月。