Configuring the Layer Stack for Controlled Impedance Routing in Altium NEXUS

配線が回路の一部になるとき

デバイスのスイッチング速度が向上するにつれて、プリント基板設計者や製造業者に求められる要件も高まります。信号のスイッチングエッジの長さが、それを伝送するPCB配線の長さよりも短くなると、その配線は回路の一部として扱う必要があります。この配線にはインピーダンスがあり、これはcharacteristic impedance (Zo)と呼ばれます。

これらの追加回路要素の影響を管理する最良の方法は、配線のインピーダンスが全長にわたって一定になるように配線設計を行うことです。これをcontrolled impedance routingと呼びます。

配線のインピーダンスは以下によって定義されます：

• Cross-sectional area of the trace - エッチング工程で作られる配線の幅、高さ（銅の厚さ）、およびエッジの傾斜から決まります。
• Distance from the trace to the reference plane(s) - 信号エネルギーのリターンパスは信号の経路と同じくらい重要であり、このリターンパスは隣接するリファレンスプレーン上で信号経路に沿って流れます。
• Properties of the surrounding materials - 信号のエネルギーは配線の銅内だけに含まれているわけではなく、スキン効果により配線を取り囲む誘電体材料内も伝搬します。誘電体材料の比誘電率は、その誘電体がエネルギーの流れにどれだけ影響を与えるかを示します。

Simbeorインピーダンス計算機は、指定したインピーダンスを実現するために必要な配線幅を計算します。

インピーダンスの計算

従来のPCB設計では、設計者は電流・電圧要件を満たすために配線の幅やクリアランスを指定します。

制御インピーダンス設計では、設計者は配線幅ではなくインピーダンスを指定します。内蔵のSimbeor^®インピーダンス計算機を使用して、PCBエディタのLayer Stack Managerが指定したインピーダンスを実現するために必要な配線幅を計算します。

Simbeor SFS

インピーダンスはSimbeor SFS、準静的フィールドソルバーによって計算されます。Simbeor SFSは、収束性、比較、測定によって検証された、モーメント法に基づく高度な準静的2Dフィールドソルバーです。このソルバーは誘電体および導体の境界をメッシュ化し、対応する方程式を解いて、テレグラフ方程式用の周波数依存RLGCマトリクスを構築します。

Simbeor SFSは完全波動ソルバーではありません。これは、PCBインターコネクト内のインピーダンス、遅延、減衰を評価するためには必要ないためです。なぜなら、そこを伝搬する波は準TEM性質を持っており、準静的2Dフィールドソルバーで抽出したRLGCパラメータで正確にシミュレーションできるからです。

Simbeor SFSソルバーのユニークな特長は、導体表面粗さモデルをサポートしている点です。ただし、多層導体モデル（メッキ）はサポートしておらず、粗さはすべての導体で共通です。このソルバーは準静的であり、マイクロストリップラインで発生する高周波分散（高周波で比誘電率の高い誘電体に電界が集中する現象）は解に含まれていません。

► 詳細はSimberian電磁信号インテグリティ技術

対応するPCB構造

以下のPCB構造についてインピーダンスを計算できます：

• マイクロストリップ
• シンメトリカルストリップライン
• アシンメトリカルストリップライン
• シングルおよび差動コプレーナ構造
• 異なる誘電特性を持つ複数の隣接誘電層

インピーダンスプロファイルの作成と設定

特定のインピーダンスを実現するために必要な配線幅は、ImpedanceタブのLayer Stack Managerで設定するインピーダンスプロファイルの一部として計算されます。

以下に基づきます：

• Target Impedance、Target Tolerance、Roughnessの値（これらはImpedanceタブで設定）、およびStackupタブで定義された材料設定（以下を含む）：
  • 信号層の厚さ、
  • 周囲の誘電層の厚さ（リファレンスプレーンまでの距離）、および 
  • 誘電体材料の特性（比誘電率Dk、損失係数Df）

これらが正しく設定されていれば、インピーダンス計算機は以下を計算するのに十分な情報を持ちます：

• 配線幅
• 計算されたインピーダンス（Z）
• インピーダンス偏差（Z Deviation）
• 伝搬遅延（Tp）
• 単位長さあたりのインダクタンス（p.u.l.）
• 単位長さあたりのキャパシタンス（p.u.l.）

計算された値は、Transmission LineセクションのPropertiesパネルに、ImpedanceタブがLayer Stack Managerで選択されているときに表示されます（下図参照）。

トップ層でシングルネット用に定義された50Ωインピーダンスプロファイル。画像にカーソルを合わせると、同じプロファイルのL3層の設定が表示されます。
（画像提供：FEDEVEL Open Source、www.fedevel.com）。

新しいインピーダンスプロファイルの追加

1. Layer Stack Managerで、上記のようにImpedanceタブに切り替えます。
2. ボタン（すでにプロファイルが定義されている場合は ボタン）をクリックして、新しいプロファイルを追加します。
3. Propertiesパネルで、必要なインピーダンスType、Target Impedance、Target Toleranceを定義します。Descriptionは任意で、インピーダンスプロファイル名が表示される場所で表示されます。
4. レイヤーのグリッドは2つの領域に分かれています。スタックアップ内のレイヤーが左側に表示され、スタックアップ内の各信号層について、右側のインピーダンスプロファイル領域にレイヤーが表示されます。プロファイル領域のレイヤーチェックボックスを使って、そのレイヤーのインピーダンス計算を有効にします。上記画像を例に、左端の列に表示されているレイヤー番号を参照すると、L1、L3、L10、L12のレイヤーのチェックボックスがオンになっており、これらがインピーダンス計算に有効化されています。
5. プロファイル領域で有効化されたレイヤーをクリックすると、選択した信号層のインピーダンス計算に使用されているレイヤー以外はすべてフェードアウトします（上記画像参照）。そのレイヤーのリファレンスレイヤーは、インピーダンスプロファイル領域のTop RefおよびBottom Ref列で編集します。リファレンスレイヤーはTypeがPlaneまたはSignalのいずれかである場合があります。たとえば、上記画像では、スタックアップ内のL10レイヤーがインピーダンス計算に有効化されており、Top Refが9-L9（Planeレイヤー）、Bottom Refが11-L11（Signalレイヤー）に設定されています。ソフトウェアは、信号層がリファレンスプレーンとして使用されている場合、その層が電源またはグランドネットに接続された連続した銅プレーンを含んでいると仮定します。
6. このインピーダンスで配線を行う他のレイヤーにもインピーダンスプロファイルのチェックボックスを有効にし、リファレンスプレーンを設定します。上記画像にカーソルを合わせると、L3層のS50インピーダンスプロファイルが表示されます。

幅とギャップ設定の調整

目標インピーダンスと許容誤差から、ソフトウェアは配線幅を計算します。計算された配線幅が、例えば0.0683mmのように、実際には注文できない値になることも珍しくありません。製造業者は利用可能な材料の厚さや、配線幅でどの程度の精度が出せるかをアドバイスしてくれます。したがって、まず希望値から始め、利用可能な寸法に調整した場合に計算されるインピーダンス値への影響を確認するというプロセスになります。

このテストおよび設定調整プロセスをサポートするために、インピーダンス計算機は順方向および逆方向のインピーダンス計算に対応しています。デフォルトモードは順方向（インピーダンスを入力し、ソフトウェアが幅を計算）です。 アイコンは計算された変数を示します。

ターゲットインピーダンスが50Ωの場合、順方向計算された幅（W1）は94.6µmとなり、右側の画像は幅（W1）を95µmに設定した際の逆方向計算を示しています。

計算を逆方向に切り替えて選択した層の異なるトレース幅を検討するには、新しいWidth (W1)値を入力し、キーボードのEnterキーを押します。計算値はその幅に変更した影響を反映して更新されます。 ボタンをクリックすると、計算機を順方向計算モードに戻せます。Width (W2)に新しい値を入力すると、Etchの値が変わります。

差動ペア伝送線の結果を検討するには、計算する変数（Trace WidthまたはTrace Gap）を選択し、該当する ボタンをクリックします。もう一方の変数を編集してTarget Impedanceを変更するか、またはTarget Impedanceを変更して他の変数への影響を確認できます。

エッチファクター

PCB上の信号トレースは、不要な銅をエッチングして作られます。エッチャントは表面から銅をエッチングし始めるため、この部分の銅はエッチャントと長く接触します。その結果、トレースの仕上がりエッジには傾斜ができ、完成したトレースの断面積が減少します（下図参照）。

エッチング中に失われるトレースエッジの銅の面積（両端）＝X * Y

傾斜の度合いはエッチファクターと呼ばれ、次のように定義されます：

Etch Factor = Y/X

Y = Xの場合、Etch Factor = 1

Propertiesパネルに表示されている画像を参照してください：

カーソルを?の上に置くと、数式が表示されます。

エッチファクターの標準的な定義は、trace thickness / amount of over-etchingの比率として指定することです。これにより、次の数式が得られます：

Etch Factor = T/[0.5(W1-W2)]

この方法の欠点は、オーバーエッチがない（トレースエッジが垂直である）ことを指定するには、エッチファクターにinf（無限大）を入力しなければならない点です。エッチ量の指定を簡単にするため、数式が反転されており、0（ゼロ）を入力するとオーバーエッチがないことを示せます。

Etch=[0.5(W1-W2)]/T

銅の向き

エッチファクターに影響するもう一つの製造要素が銅の向きです。PCBのトレースは、誘電体基板にラミネートされた連続した銅箔から不要な銅をエッチングして形成されます。銅の向きは、その基板から銅がどちらの方向に突出しているかを定義します。これは、銅が上側または下側のどちらからエッチングされるかとも考えられます。

「Trace Inverted」チェックボックスをクリックすると、銅の向きを「上」から「下」に切り替えられます。銅の向きはPropertiesパネルのTransmission lineセクション（インピーダンスタブがアクティブ）またはLayerセクション（スタックアップタブがアクティブ）で編集できます。また、Layer Stack ManagerのグリッドでCopper Orientation列が表示されていれば、そこで編集することも可能です。

について詳しくはこちら

導体表面粗さプリント基板の各銅層の表面には、ある程度の粗さがあります。PCB製造時、銅層の表面は粗さを増す処理が施され、銅と誘電体層の密着性が向上します。この表面粗さは、10GB/sを超えるスイッチング速度では導体インピーダンスに大きく影響します。広範な研究と分析により、業界の専門家は、表面粗さはSurface RoughnessおよびRoughness Factor値から導出される粗さ補正係数でモデル化できると結論付けています。

Roughnessの設定はLayer Stack Manager モードのProperties パネルで利用できます。これらのパラメータは導体層にのみ使用されます。

表面粗さは特性インピーダンスの計算に含まれます。

粗さ：

• Model Type - 表面粗さの影響を計算するための推奨モデルです（各種モデルの詳細は下記記事を参照）。サブスタック内のすべての銅層に適用されます。
• Surface Roughness - 表面粗さの値（製造業者から入手可能）。0～10µmの値を入力してください。デフォルトは0.1µmです。
• Roughness Factor - 粗さ効果による導体損失の最大増加を特徴付けます。1～100の値を入力してください。デフォルトは2です。

さらに詳しく

• 導体粗さが信号損失と分散に与える影響の実用的な解析手法：Y. Shlepnev, C. Nwachukwu, DesignCon2012。
• インターコネクト導体表面粗さモデリングの統一的アプローチ：Y. Shlepnev, 2017 IEEE 26st Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

コプレーナ伝送線構造のサポート

Layer Stack Managerのインピーダンス計算機は、シングルおよび差動コプレーナ構造に対応しています。新しいインピーダンスプロファイルを作成し、インピーダンスプロファイルTypeのドロップダウンリストからSingle-CoplanarまたはDifferential-Coplanarを選択してください。

コプレーナ構造の操作方法：

• 標準のシングルおよび差動インピーダンスと同様に、各変数の値はユーザーが定義したTarget ImpedanceおよびTarget Tolerance、および基板層の物理特性に基づいて自動計算されます。これらの自動計算値は、PropertiesパネルのLayer Stack Managerモードの編集ボックスに新しい値を入力することで調整できます。

• コプレーナ構造で配線したい信号ネットをターゲットにするには、Routing Width（またはDifferential Pairs Routing）デザインルールでUse Impedance Profileオプションを有効にし、必要なコプレーナインピーダンスプロファイルを選択してください。

• コプレーナ構造には信号経路の両側にリファレンスプレーンが必要です。これは配置したポリゴンや、スティッチングビアを追加した場合はAdd Shielding to Netコマンド（詳細は下記）で作成できます。ポリゴンを配置する場合、このポリゴンと信号経路の間隔は、Simbeorインピーダンス計算機で決定されたClearance (S)値（Propertiesパネルに表示、上記および下記画像参照）で定義されます。リファレンスポリゴンと信号経路のクリアランスを制御するには、Clearance design ruleを設定してください（画像を表示）。

• 信号トレースの両側にビアフェンスを設けることは、コプレーナ構造がグラウンドされている場合によく行われる手法です。これを行うには、PCBエディタでTools » Via Stitching/Shielding » Add Shielding to Netコマンドを使用してください。ビアの配置に加え、Add shielding copperオプションを有効にすると、このコマンドは信号配線の周囲にポリゴンを配置し、ビアフェンスを覆うこともできます。下記右側の画像のようになります。
  ► ビアシールドについて詳しくはこちら

インピーダンス計算機は信号特性とクリアランス（最初の画像）を決定します。そのクリアランス値をビアシールドのDistance設定に使用してください。

レイヤー材料の選択

インピーダンス制御設計では、レイヤースタックアップに使用する材料の選択が非常に重要です。

例えば、PCBの製造で最も一般的に使用される材料は、ガラス繊維（ファイバーグラス）強化エポキシ樹脂で、両面に銅箔が接着されています。ガラス繊維布の織りの密度は、誘電率Dk（比誘電率）および損失正接Dfの値と一貫性に影響します。織りガラス布の周囲には樹脂があり、使用される樹脂の割合も材料の性能にとって重要です。

ガラス繊維の織り方には多くの種類があります。PCB製造で使用されるガラス繊維系材料の予測性と性能を確保するために、IPCは織り方の標準を定めています。

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

材料ライブラリ

設計者は、Layer Stack Managerで材料特性を直接編集するか、Altium Material Libraryから材料を選択することができます。

ライブラリ全体はAltium Material Libraryダイアログ（Tools » Material Library）で閲覧・追加が可能です。

材料は用途別のカテゴリに分類されており、ダイアログ左側のツリー構造からアクセスできます。この下の階層では、各用途カテゴリがConductive layer material、Dielectric layer material、Surface Layer Materialなどの機能カテゴリに分かれています（PCB layer materialカテゴリ内）。

材料の追加・保存・読み込み

新しい材料は、ツリーで特定の材料カテゴリを選択した状態でライブラリに追加できます。外部材料ライブラリで定義された材料は読み込むことができ（Loadボタン）、Altium Material Libraryダイアログで追加したユーザー定義材料もユーザーライブラリに保存できます（Saveボタン）。保存されるのはユーザー定義材料のみです。

材料へのカスタムプロパティ追加

ライブラリ内の材料（デフォルトおよびユーザー定義材料）にはカスタムプロパティを追加できます。カスタムプロパティを追加するには、まず左側のツリーで対象となる材料のノードを選択し、 ボタンをクリックしてMaterial Library Settingsダイアログを開きます。

必要な値は、Altium Material Libraryダイアログで選択した材料に追加できます。行を選択し、Editボタンをクリックしてください。

インピーダンスプロファイルの配線への適用

インピーダンス制御配線では、正しいインピーダンスを得るために配線幅を設定することが重要であり、信号レイヤーごとに配線幅が異なる場合があります。これは、PCB Rules and Constraints Editor（Design » Rules）で設計ルールを設定する際に、特定の配線幅ではなくインピーダンスプロファイルを割り当てることで管理します。これにより、ソフトウェアがレイヤーに合わせて自動的に幅を設定します。

必要なインピーダンスプロファイルは、該当するRouting Width設計ルール（個別ネット用）またはDifferential Pairs Routing設計ルールで選択します。

この配線幅ルールはDRAMネットのクラスを対象としています。S50インピーダンスプロファイルが配線幅を定義しており、配線するレイヤーによって幅が変わります。

• 設計ルールのUse Impedance Profile領域でConstraintsオプションを有効にしてください。ドロップダウンリストには、適切なタイプ（シングルまたはディファレンシャル）の利用可能なインピーダンスプロファイルがすべて表示されますので、この設計ルールで対象とするネットに必要なプロファイルを選択してください。
• プロファイルを選択すると、そのプロファイルのWidth設定がルールのPreferred Width設定に適用されます。これはプロファイルで有効になっている各信号レイヤーに対して行われ、プロファイルで有効でない他の信号レイヤーは削除されます。
• インピーダンスプロファイルが適用されると、Preferred Width設定は編集できなくなります。Min WidthおよびMax Width設定は引き続き編集可能なので、適切な小さい/大きい値に設定してください。
• その後、通常通りインタラクティブにネットを配線できます。

► インピーダンス制御配線について詳しくはこちら