レイヤ構成マネージャの機能強化
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このバージョンでは、次のような高速基板のデザインに関する多くの新しい改善した機能があります: 新しい リターンパス デザインルール; 遅延ベースのネット配線長解析; snake 配線の対応; 新しい インタラクティブ ネット配線長チューニング エンジン。
高速設計機能の他の要素は、レイヤ構成マネージャへ内蔵したインピーダンス演算器です。
このバージョンでは、次のようなインピーダンス計算の正確さや構造タイプを改善しました:
- (?? not in dev build) Improved material modeling: new conductor properties have been added to the Materials Library - Relative Resistivity and Temperature Coefficient.
- 新しいコプレーナ伝送線路構造: Simbeor インピーダンス演算器により、シングル、差動コプレーナ構造を対応しました。
- 物理的な構造の寸法特性をより細かくコントロール: ユーザ定義のエッチングされた配線幅; ソルダーマスクの厚さを定義する機能; 異なる比誘電率を持つ隣接する絶縁層を対応しました。
- 導体表面の粗さのモデル化: 信号スイッチング周波数が高いほど、表皮効果が高くなります。10 GB/s を超えると、銅表面の粗さが導体損失の重要な原因になります。表面の粗さをモデル化して、インピーダンス計算に含めることができます。
Improved Material Modeling
Relative Resistivity and Temperature Coefficient ??
新しいコプレーナ伝送線路構造
レイヤ構成マネージャ のインピーダンス計算は、シングル、差動コプレーナ構造を対応しました。新しいインピーダンス プロファイルを作成し、Impedance Profile の Type のドロップダウンリストから Single-Coplanar、または Differential-Coplanar を選択します。
コプレーナ構造での作業:
- 標準のシングル、差動インピーダンスと同様に、各変数の値は、ユーザ定義の Target Impedance、Target Tolerance や、基板の層の物理的特性に基づいて自動で計算されます。自動で計算される値は、Properties パネルの Layer Stack Manager モードの編集ボックスへ新しい値を入力して調整できます。
- コプレーナ構造で配線したい信号ネットを対象にするには、Routing Width (または、Differential Pairs Routing) デザインルールで Use Impedance Profile オプションを有効にし、コプレーナ インピーダンス プロファイルを選択します。
- コプレーナ構造では、信号経路の両側にリファレンス プレーンが必要です; これは、ポリゴンで作成できます。または、スティッチング ビアを追加する場合、Add Shielding to Net コマンド (詳細情報は以下) を使用して作成できます。ポリゴンを配置している場合、このポリゴンと信号経路の間隔は、Simbeor インピーダンス演算器で決定された Clearance (S) 値で定義されます (左上と左下図に示す Properties パネルに表示されます)。リファレンス ポリゴンと信号経路間のクリアランスをコントロールするには、Clearance デザインルール を設定します ( 図に示す )。
- コプレーナ構造が接地されている時、信号配線の各側に沿ってビアの囲いを含めるのが一般的です。これを行うには、PCB エディタで Tools » Via Stitching/Shielding » Add Shielding to Net コマンドを使用します。このコマンドは、ビアを配置するだけでなく、右下図に示すように、Add shielding copper オプションを有効にしてビアの囲いを覆うように信号配線の周りにポリゴンも配置できます。
► Via Shielding の詳細を見る
図に示す 
インピーダンス演算器は、信号特性やクリアランスを決定します (左図)。ビアシールドの Distance 設定でそのクリアランスを使用します。
導体表面の粗さ
プリント回路基板の銅箔層の表面には、ある程度の粗さがあります。PCB製造中、銅箔層の表面は、銅箔と絶縁層間の密着性を改善するために、より粗くする処理を行います。この表面の粗さは、10 GB/s を超えるスイッチング スピードで導電インピーダンスに大きく影響します。幅広い調査と解析を通して、業界の専門家は、表面の粗さが、Surface Roughness や Roughness Factor の値から得られた粗さ補正係数によってモデル化できると結論付けしました。
Properties パネルの Layer Stack Manager モードへ Roughness の領域を追加しました。これらのパラメータは、導電層のみに使用されます。
表面の粗さは、特性インピーダンスの計算に含まれます。
Roughness (粗さ)
- Model Type - 表面の粗さの影響を計算するためのモデル (様々なモデルの詳細については、以下のアーティクルを参照してください)。スタック内の全ての銅箔層へ適用されます。
- Surface Roughness - 表面の粗さの値 (製造業者から入手できる)。0 から 10µm までの値を入力します (デフォルトは、0.1µm)。
- Roughness Factor (粗さ係数) - 粗さ効果によって増加する最大の導電損失の係数を定義します。1から100までの値を入力します (デフォルトは、2)。
参考文献
- 信号損失と分散における導電の粗さの効果を解析するための実用的な方法: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
- モデル化した導電表面の粗さを連携するための統一手法: Y. Shlepnev, 2017 IEEE 26st Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)
