ビアステッチングとビアシールディングの追加
ビアスティッチングは、異なるレイヤー上のより大きな銅箔エリア同士を接続するために使用される手法で、実質的には基板構造を貫く強固な垂直接続を形成し、低インピーダンスの維持とリターンループの短縮に役立ちます。ビアスティッチングは、そうでなければ孤立してしまう可能性のある銅箔エリアを、それらのネットに再接続するためにも使用できます。
ビアシールドはこれとは異なる目的を持ち、RF設計では、RF信号を伝送する配線におけるクロストークや 電磁干渉の低減に使用されます。ビアシールドは、ビアフェンスまたはピケットフェンスとも呼ばれ、信号の配線経路に沿って1列以上のビアを配置することで作成されます。Altium Designer では、これを via shielding と呼びます。
Altium Designer は、ビアスティッチングとビアシールドの両方をサポートしています。スティッチング用ビアまたはシールド用ビアを追加する処理は似ているため、このページでは両方のトピックを扱います。
スティッチングビアの追加
ビアスティッチングは後処理として実行され、空いている銅箔エリアがスティッチングビアで埋められます。 ビアスティッチングを行うには、異なるレイヤー上で、指定したネットに接続された銅箔エリアが重なっている必要があります。サポートされる銅箔エリアには、Fills、Solid Regions、 Polygons、Power Planes があります。
ネットにスティッチングビアを追加するには、メニューから Tools » Via Stitching/Shielding » Add Stitching to Net コマンドを選択します。Add Stitching to Net ダイアログが開き、そこで Net、 Stitching Parameters、および Via Style を指定します。OK ボタンをクリックすると、スティッチングアルゴリズムが選択したネットに接続されたすべてのフィル、ソリッドリージョン、ポリゴン、およびパワープレーンを識別し、指定したビアおよびスティッチングパターンを使用して基板を貫いてそれらを接続しようとします。
新しいスティッチングビアセットは Add Stitching to Net ダイアログで設定し、既存のビアセットは Via Stitching ダイアログ（
）または Properties パネル（
）で編集します。これら3つすべての項目について、以下で説明します。
Stitching Parameters
Stitching Parameters では、スティッチングビアを配置する場所を制御します。
Stitching Parameters（ |
|
| Constrain Area | 有効にすると、ビアスティッチングはユーザー定義の基板領域内に制限されます。このオプションを有効にするとすぐに、領域を定義するためにデザインスペースへ移動します。領域定義が完了して右クリックすると、ダイアログに戻ってスティッチングビアの設定を完了できます。 この領域は、PCBエディターで他のポリゴンオブジェクトを配置する場合と同じ方法で定義され、エッジを配置してスティッチング領域の境界を定義します。基板上で 領域を定義するプロセス の詳細をご覧ください。 |
| Edit Area | このボタンは、スティッチングビアを制限する領域を再定義する必要があるものの、初回のスティッチング処理およびダイアログのクローズをまだ完了していない場合にのみ使用します。既存のスティッチング領域は対話的に編集できます。詳細は、このページの ビアスティッチング領域の変更 セクションを参照してください。 |
| Offset | 基板 / 制限領域の左下隅から最初のスティッチングビアまでの X および Y オフセット距離。 |
| Grid | 隣接するスティッチングビアの中心間距離です。最小グリッド値はスティッチングビアの直径です。適用される設計ルールに違反する位置にはスティッチングビアは配置されません。違反が発生する可能性のあるビア候補位置はスキップされます。 |
| Stagger alternate rows | シールドビアの交互の列は、Grid 値の半分だけオフセットされます。 |
）
Same Net Clearances
スティッチングビアと同一ネット上の他のビアおよびパッドとのクリアランスを制御する方法は2つあります。適用可能な Clearance 設計ルールを使用する方法、またはここで指定した Default Via/Pad Clearance を使用する方法です。適用可能なルールが検出された場合、そのルール設定と Add Stitching to Net ダイアログ設定が比較され、より厳しい方が使用されます。
Same Net Clearances（ |
|
| Create new clearance rule （Add Stitching to Net ダイアログ） |
クリックすると、新しい Clearance 設計ルールが作成され、スティッチングビアと同一ネット上の他のビアおよびパッドとのクリアランスを定義するように設定されます。 このルール設定は、スティッチング候補位置が有効であることを確認するために使用されます。ボタンをクリックすると Edit PCB Rule - Clearance Rule ダイアログが開き、そこでルール制約を設定します。このルールは、Add Stitching to Net ダイアログで選択したネットを対象とするように命名およびスコープ設定される点に注意してください。 |
| Edit clearance rule （Add Stitching to Net ダイアログ） |
適用可能なクリアランス設計ルールがすでに存在する場合、このボタンは Create new clearance rule ボタンの代わりに表示されます。クリックしてルール設定を変更します。 |
| Default Via/Pad Clearance | スティッチングビアは、この量のクリアランスが確保されるスティッチング候補位置にのみ配置されます。スティッチング候補位置はスティッチンググリッドによって決まるため、実際にはこの設定値よりも広い間隔になる可能性があります。 |
| Min Boundary Clearance | スティッチングビアは、Polygon/Fill/Plane 領域のエッジに対してこの量のクリアランスが確保されるスティッチング候補位置にのみ配置されます。 |
）
Via Style
スティッチングビアの プロパティは、ダイアログの Via Style 領域に表示されます。 これらのプロパティは、次のいずれかによって定義できます。
-
ダイアログに新たに入力する設定、または
-
選択した Via Template の設定に基づく、または
-
新しいスティッチングビアセットを配置する場合は、適用可能な Routing Via Style design rule で定義された設定に基づく。
Via Style（ |
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| Diameters (Simple/TMB/Full) |
PCBエディターは、X-Y 平面におけるビア径として 3 種類をサポートしています: Simple、Top-Middle-Bottom、または Full Stack。クリックして、スティッチングビアに必要なビア構造を選択します。Via Stack の詳細をご覧ください。 |
| Hole Size | スティッチングビアの穴径の値を指定します。 |
| Tolerance | 穴公差属性を設定することで、基板のはめあいや許容範囲の判断に役立ちます。スティッチングビアの最小（-）および最大（+）穴公差を指定してください。 |
| Diameter | X-Y 平面におけるスティッチングビアの直径です。 |
| Thermal Relief （Via Stitching ダイアログおよび Properties パネル） |
チェックボックスを有効にすると、このセット内のすべてのビアに対してローカルのポリゴン接続スタイル設定を定義できます。続いてリンクされたキーワードをクリックし、Edit Polygon Connect Style ダイアログ（ ）で設定を行います。ダイアログ/パネルで設定を適用するだけでなく、ビアがリリーフスタイル接続で接続される影響対象のすべてのポリゴンも再ポアする必要があります。 |
| Load Values from Routing Via Style Rule （Add Stitching to Net ダイアログ） |
このボタンをクリックすると、適用可能な Routing Via Style ルールのビアプロパティが、ここ Add Stitching to Net ダイアログに適用されます。Routing Via Style 設計ルール の詳細をご覧ください。 |
| Via Template | このドロップダウンリストからビアテンプレートを選択すると、そのテンプレートビアのプロパティがここ Add Stitching to Net ダイアログに適用されます。テンプレートが選択されると、Library フィールドにはそのビアテンプレートがリンクされているライブラリが表示され、そのライブラリからテンプレートを Unlink するオプションも含まれます。 Working with Pad Via Templates の詳細をご覧ください。 |
| Properties – Net | スティッチングビアが接続されるネットです。ビア接続のスタイル（リリーフまたはダイレクト）は、ビアが接続されるオブジェクトと適用される設計ルールによって決まります。詳細は Notes セクション を参照してください。 |
| Properties – Drill Pair / Via Type | スティッチングビアが Z 平面でまたぐ開始レイヤーと終了レイヤーは、必要に応じて設定できます（このスパンは drill pair と呼ばれます）。ビアの許可される Z 平面スパンは Via Types タブの Layer Stack Manager （ ）で設定され、そこで定義されたスパンのみが Drill Pair ドロップダウンに表示されます。 Via Types ボタンをクリックすると Layer Stack Manager が開き、アクティブなレイヤースタックで使用可能なビアタイプを設定できます。Via Types の詳細をご覧ください。 |
| Properties – Locked （Add Stitching to Net ダイアログ） |
有効にすると、このスティッチングビアセット内のすべてのビアで Locked 属性が有効になります。 |
| Solder Mask Expansion | ソルダーマスク拡張（またはテンティング）は、適用可能な Solder Mask 設計ルールに基づく方法、またはこのダイアログで指定する拡張値に基づく方法のいずれかを使用できます（これは ビアをテンティングする ことで上書きできます）。選択したオプションは、このスティッチングビアセット内のすべてのビアに適用されます。 |
）
ビアスティッチングに関する注記
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まず、スティッチングに使用する Net を選択してください。これにより、Load values from Routing Via Style Rule ボタンのクリック時など、他のオプションの挙動に影響します。デザインスペースですでにネットが選択されている場合は、Add Stitching to Net ダイアログを開いたときにそのネットが自動的に選択されます。
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シールドビアは VSn: Via Stitching によって識別されます。数値 n は、このビアが同じ数値識別子を持つ他のビアと同じビアステッチングユニオンに属していることを示します。
-
ビアの接続スタイル（リリーフまたはダイレクト）は、ポリゴンについては適用される Polygon Connect Style デザイン制約、電源プレーンについては適用される Plane Connect Style デザイン制約によって定義され、ソリッドリージョンおよびフィルについてはダイレクト接続となります。
-
ステッチングが完了したら、ビアがリリーフ接続スタイルで接続される影響対象のすべてのポリゴンを再注入する必要があります。
-
各ステッチングビアのセットはユニオンに追加されます。これらのユニオンを確認するには、PCB パネルを Unions モードに設定します（
）。
-
ステッチングビアのセットを編集するには、セット内の任意のビアをダブルクリックして Via Stitching ダイアログを開くか、ダブルクリックで開くよう設定されている場合は Properties パネルを開きます（
）。または、1つ以上のステッチングビアを含む左から右への選択矩形をドラッグし、その後 Properties パネルで設定を編集します。
-
ビアのセットは、Tools » Via Stitching » Remove Via Stitching Group コマンドを実行してから、そのグループ内の任意のビアをクリックすることで削除できます。
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ビアステッチングアルゴリズムは、ポリゴン、フィル、ソリッドリージョン、および電源プレーンを次のように扱います。
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同一ネット上のポリゴン、リージョン、およびフィルは、異なるレイヤー上で重なっている箇所ごとにステッチングされます。その領域内で他のネット上のポリゴン、リージョン、またはフィルが重なっている場合（別レイヤー上）、その領域にはステッチングは適用されません。他ネットの重なっているプレーンリージョンは貫通されます。
-
対象ネット上で重なっているプレーンリージョンは、他ネットに接続されたプレーンリージョン（別レイヤー上）が存在するかどうかに関係なく、常にステッチングされます。同じ領域内でポリゴン、リージョン、またはフィルが重なっている場合は、上記のルール1が適用されます。
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ビアステッチング領域の変更
各固有のビアステッチング領域内のビアセットは union にクラスタ化されます。ユニオン全体を移動でき、領域のサイズ変更も可能です。
左から右へ選択ウィンドウをドラッグしてステッチング領域を選択し、マウスを適切なカーソル位置に合わせて移動またはサイズ変更します。
Modifying the Via Stitching Area
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左から右への内包選択矩形をドラッグして、1つ以上のステッチングビアを含めます。選択したステッチング領域の境界が、上のアニメーションに示すように表示されます。
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選択したステッチングユニオンを移動するには - 領域内にカーソルを置き、移動カーソル
が表示されたらクリックしたまま、新しい位置へ領域を移動します。上のアニメーションに示すように、ステッチングビアの1つを直接クリック＆ドラッグしてステッチングユニオンを移動することもできます。
-
選択したステッチングユニオンの辺を移動してサイズ変更するには - 辺の上にカーソルを置き、辺移動カーソル
が表示されたらクリックしたまま、新しい位置まで辺をスライドします。
-
選択したステッチングユニオンの頂点を移動してサイズ変更するには - 辺の上にカーソルを置き、頂点移動カーソル
が表示されたらクリックしたまま、新しい位置まで頂点をスライドします。
-
マウスボタンを離すと Re-generate via stitching? を求めるプロンプトが表示されます。Yes をクリックすると新しい位置/形状でビアステッチングが更新され、形状の編集が完了していない場合は No をクリックします。
ネットへのシールドビアの追加
ビアシールドは、近傍信号からの潜在的な干渉や結合からネットを隔離するために使用されます。シールドビアの間隔は、防護対象となる最高周波数に適合するよう設定する必要があります。シールドの適切な設計は不可欠です。間隔が近傍信号の共振周波数に一致すると、設計の不十分なフェンスが実際には EMI 問題の一因となる可能性があります。これについては、 Notes about Via Shielding セクションでさらに説明しています。
配線済みネットの周囲にビアシールドを配置するには、メニューから Tools » Via Stitching/Shielding » Add Shielding to Net コマンドを選択します。Add Shielding to Net ダイアログが表示され、必要に応じて Net to Shield、その他の Shielding Parameters、基準 Net、および Via Style を設定します。適用されるデザインルールに適合するビアを配置できる箇所に限り、選択したネットの両側に沿ってビアが配置されます。
新しいシールドビアセットは Add Shielding to Net ダイアログで設定し、既存のビアセットは Via Shielding ダイアログ（
）または Properties パネル（
）で編集します。 これら3つすべてのフィールドについて以下で説明します。
Shielding Parameters
シールドパラメーターは、シールド対象のネットとシールドビアの配置パターンを制御します。
シールドパラメーター ( |
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| Net to shield | シールドビアを周囲に配置するネットです。そのネットが定義済み差動ペアに属している場合は、両方のネットがシールドされます。ネットのペアが差動ペアとして定義されていない場合は、ダイアログを開く前にそれらを選択し、代わりに Selected Objects オプションを使用してください。 |
| Selected Objects (Add Shielding to Net dlg) |
Net to shield フィールドで選択したネットではなく、選択したオブジェクトの周囲にシールドビアを配置します。複数の選択ネットをシールド する場合にも使用できます。 |
| Stagger alternate rows | シールドビアの交互の列は、Grid 値の半分だけオフセットされます。 |
| Row Spacing | Rows の設定が 1 より大きい場合の、シールドビア列間の間隔（エッジ間隔離）です。 |
| Distance | シールド対象トラックセグメントのエッジからシールドビアのエッジまでの距離です。 |
| Grid | 隣接するシールドビア同士のエッジ間距離です。シールドビアは適用されるデザインルールに違反して配置されることはありません。違反が発生する可能性のあるビア候補位置はスキップされます。 |
| Rows | シールドビアの列数です。 |
| Add shielding copper | シールドビアが占有する領域上に、Via Style Net フィールドで指定したネットに接続されたポリゴンを配置します。このポリゴンは、適用される Clearance 制約および Polygon Connect Style デザイン制約に従って定義されます。 |
| Add clearance cutout | シールド対象ネットの周囲にポリゴンカットアウトを含めます。これは Distance フィールドで指定した距離だけネットから後退した位置に設定されます。適用される Clearance 制約とは異なるクリアランスが必要な場合に使用します。 |
)Via Style
シールドビアのプロパティは、ダイアログの Via Style 領域に表示されます。 これらのプロパティは、次のいずれかによって定義できます。
-
ダイアログに入力した新しい設定、または
-
選択した Via Template の設定に基づく、または
-
新しいシールドビアセットを配置している場合は、適用される Routing Via Style design rule に定義された設定に基づく。
Via Style ( |
|
| Diameters (Simple/TMB/Full) |
PCB エディターは、X-Y 平面でのビア径として 3 種類をサポートしています。Simple、Top-Middle-Bottom、または Full Stack です。クリックして、シールドビアに必要なビア構造を選択します。Via Stack の詳細をご覧ください。 |
| Hole Size | シールドビアの穴径値を指定します。 |
| Tolerance | 穴公差属性を設定すると、基板のはめあいや許容限界の判断に役立ちます。シールドビアの最小（-）および最大（+）の穴公差を指定します。 |
| Diameter | X-Y 平面におけるシールドビアの直径です。 |
| Thermal Relief (Via Shielding dlg & Properties panel) |
チェックボックスを有効にすると、セット内のすべてのビアに対してローカルのポリゴン接続スタイル設定を定義できます。続いてリンクされたキーワードをクリックし、Edit Polygon Connect Style ダイアログ（）で設定を構成します。ダイアログ/パネル内の設定を適用するだけでなく、ビアがリリーフスタイル接続で接続される影響対象のすべてのポリゴンも再注入する必要があります。 |
| Load Values from Routing Via Style Rule (Add Shielding to Net dlg) |
このボタンをクリックすると、適用される Routing Via Style ルール内のビアプロパティが、ここ Add Shielding to Net ダイアログに適用されます。Routing Via Style design rule の詳細をご覧ください。 |
| Via Template | このドロップダウンリストからビア テンプレートを選択すると、そのテンプレート ビアのプロパティがこのAdd Shielding to Netダイアログに適用されます。テンプレートを選択すると、Libraryフィールドにはそのビア テンプレートがリンクされているライブラリが表示され、さらにそのライブラリからテンプレートをUnlink するオプションも含まれます。詳細はWorking with Pad Via Templatesをご覧ください。 |
| Properties – Net | シールド ビアを接続するネットを指定します。ビア接続のスタイル（リリーフまたはダイレクト）は、そのビアが接続されるオブジェクトと、適用される設計ルールによって決まります。詳細はNotes sectionを参照してください。 |
| Properties – Drill Pair / Via Type | シールド ビアがZプレーン方向にまたがる開始レイヤーと終了レイヤーは、必要に応じて設定できます（このスパンはdrill pairと呼ばれます）。ビアの許可されるZプレーン スパンはVia TypesタブのLayer Stack Manager （）で設定し、そこで定義されたスパンのみがDrill Pairドロップダウンに表示されます。Via TypesボタンをクリックするとLayer Stack Managerが開き、アクティブなレイヤー スタックで使用可能なビア タイプを設定できます。詳細はVia Typesをご覧ください。 |
| Properties – Locked （Add Shielding to Net dlg） |
有効にすると、このシールド ビア セット内のすべてのビアで Locked 属性が有効になります。 |
| Solder Mask Expansion | ソルダー マスク拡張（またはテンティング）は、適用されるSolder Mask設計ルールに基づくか、またはこのダイアログで指定した拡張値に基づくかを選択できます（この値はビアをテンティングすることで上書きできます）。ここで選択したオプションは、このシールド ビア セット内のすべてのビアに適用されます。 |
)Via Shieldingに関する注意事項
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まずシールド対象のNetを選択してください。これにより、Load values from Routing Via Style Ruleボタンをクリックしたときなど、他のオプションの動作に影響します。設計空間内ですでにネットが選択されている場合は、Add Shielding to Netダイアログを開いたときにそのネットが自動的に選択されます。
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シールド ビアはVSHnによって識別されます：Via SHielding。数値nは、このビアが同じ数値識別子を持つ他のビアと同じビア シールディング ユニオンに属していることを示します。
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ビア接続スタイル（リリーフまたはダイレクト）は、ポリゴンについては適用されるPolygon Connect Style設計制約、電源プレーンについては適用されるPlane Connect Style設計制約によって定義されます。
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スティッチング完了後、リリーフ接続スタイルを指定する適用可能なPolygon Connect Style設計ルールを持つ、影響を受けたすべてのポリゴンを再ポアする必要があります。
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各シールド ビア セットはユニオンでPCBパネルをUnionsモードに設定します（
）。
-
シールド ビア セットを編集するには、セット内の任意のビアをダブルクリックしてVia Shielding ダイアログを開くか、ダブルクリック時に開くよう設定されていればPropertiesパネルを開きます（
）。または、1つ以上のシールド ビアを含む左から右への選択枠をドラッグし、Propertiesパネルで設定を編集することもできます。
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ビア セットは、Tools » Via Stitching/Shielding » Remove Via Shielding Groupコマンドを実行してから、そのグループ内の任意のビアをクリックすることで削除できます。
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ネットの部分シールドまたは複数ネットのシールドを実行できます。
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ネット全体をシールドしたくない場合は、まず必要なトラック セグメントを選択し、次にSelected Objectsオプションを有効にしてシールドします。
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複数の隣接ネットをシールドするには、設計空間でネットを選択し、Selected Objectsオプションを有効にしてシールドします。
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差動ペアは、複数ネットのSelected Objects手法を使ってシールドすることも、Net to Shieldドロップダウンで差動ペアのいずれか一方のネットを選択してシールドすることもできます。
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Add shielding copperオプションを使用すると、シールド ビアを囲むポリゴンを追加できます。さらにAdd clearance cutoutオプションを含めると、ビアをちょうど囲むようにポリゴンを切り詰めます。これらのオプションの詳細は、以下のIncluding Shielding Copper with the Shielding Viasを参照してください。
シールド ビアにシールド銅箔を含める
配線の両側にシールド ビアを追加するだけでなく、以下の画像に示すようにシールド銅箔を含めることもできます。これを行うには、Via Shielding ダイアログでAdd shielding copperオプションを有効にします。 この銅箔はポリゴンとして作成されるため、適用されるClearanceおよびPolygon Connect Style設計ルールに従います。
Add shielding copperオプションは、シールド ビアを囲むポリゴンを追加します。シールド対象ネットから離れている側のポリゴン辺は、ビアのエッジに接します。シールド対象ネットに隣接する側のポリゴン辺は、適用されるClearance設計ルールに従ってネットから後退して配置されます。Add clearance cutoutオプションも有効な場合、代わりにポリゴンはAdd Shielding to NetダイアログのDistance設定に従って、シールド対象ネットから後退して配置されます。違いを確認するには、以下の画像にカーソルを合わせてください。
スティッチング ビアまたはシールド ビアの選択または編集
スティッチング / シールディング ビアの配列を扱う作業を簡単にするため、両方の種類のビアは自動的にユニオンにまとめられます。ユニオンはPCBパネルで管理します。
PCBパネルを使用した選択
配列を選択するには、PCBパネルをUnionsモードに切り替え、必要なVia StitchingまたはVia Shieldingユニオンを選択します。パネルでSelectチェックボックスが有効になっていれば（下図参照）、その配列に属するすべてのビアが選択されます。あるいは、配列内の任意のビアをダブルクリックしてProperties パネルを開き、配列を編集することもできます。
PCBパネルをUnionsモードで使用すると、スティッチング配列またはシールディング配列内のすべてのビアを選択できます。この画像では、4つのビア シールディング ユニオンがすべて選択されています。
ビア セットを対話的に選択する
選択動作：
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個々のスティッチング / シールディング ビアは選択して削除できます。
-
Preferences（
）でPopup Selection Dialogオプションが有効な場合、ユニオンに属する個々のビアをクリックすると、上の画像に示すように、そのユニオンを含むリストが表示されます。ユニオンを選択すると、そのビア ユニオンをワークスペース内で削除したり、Propertiesパネルで編集したりできます。
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Popup Selectionダイアログが有効でない場合、ユニオンに属する個々のビアをクリックしたときの動作は次のとおりです。
-
最初のクリックで個々のビアが選択されます。
-
2回目以降のクリックでは、重なっているオブジェクトがある場合に使用される選択順序に従って、次のオブジェクトが選択されます。たとえば、コンポーネント、ポリゴン、ビア ユニオン（それらのオブジェクトがカーソル下にある場合）です。
-
または、最初のクリックで個々のビアを選択した後、
Shift+Tabショートカットを押してSelect Overlappingコマンドを呼び出します。Shift+Tabを押し続けると、重なっているオブジェクトを順に切り替えながら選択できます。
-
-
エリアに制約されたスティッチング ユニオンは、ユニオン内の任意のビアの周囲を選択枠で囲むようにドラッグすることで選択できます（左から右へドラッグ）。これは、このページのModifying a User-Defined Via Stitching Areaセクションのアニメーションで示されています。
ビア セットの編集
スティッチング ビア セットまたはシールディング ビア セットのプロパティは、選択後にPropertiesパネルのVia StitchingまたはVia Shieldingモードで編集できます。セット内の任意のビアをダブルクリックするとパネルが開きます。
Propertiesパネルでスティッチング ビアを編集している例。
パネルでプロパティを編集してキーボードのEnterを押すと、Changes pendingメッセージとボタンがパネル上部に表示されます。編集操作を完了するには、Applyをクリックしてください。
参考資料
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PCB設計のあらゆる側面に関する情報については、Printed Circuit Design and Fab MagazineのWebサイトを参照してください。このサイトは、「via fence」の役割のような技術的トピックを調べるための優れた情報源です（検索結果の精度を高めるため、引用符も含めて検索してください）。
-
Wikipediaの記事、Via Fence
-
PCB構造内における電磁波伝搬の基本原理を紹介する論文 - 回路基板設計のベストプラクティス
-
Via fences for noise reduction of a chip antenna?という質問が投稿されたディスカッションフォーラム
AI で翻訳