프로젝트 옵션 - 옵션

Created: August 11, 2018 | Updated: August 11, 2018

Options 탭(Options for PCB Project 대화상자)

요약

이 대화상자의 이 탭에서는 프로젝트에서 생성되는 출력물의 출력 경로와 관련 옵션을 지정할 수 있습니다. 또한 다양한 넷리스트(netlisting) 옵션과 Net Identifier Scope도 지정할 수 있습니다.

Integrated Library 프로젝트(*.LibPkg)로 작업할 때는 Options for Integrated Library 대화상자의 Options 탭(여기서 설명하는 대화상자의 변형)에는 다음 제어 영역이 포함되지 않습니다: Netlist Options, Net Identifier Scope, Allow Pin-Swapping Using These Methods.

접근

이 탭은 프로젝트 옵션을 구성할 때 사용할 수 있는 여러 탭 중 하나이며, Options for PCB Project 대화상자에서 접근합니다. 이 대화상자는 다음 방법으로 열 수 있습니다:

회로도 편집기 또는 PCB 편집기의 메인 메뉴에서 Project | Content | 를 클릭합니다.
Projects 패널에서 프로젝트 자체 항목을 마우스 오른쪽 버튼으로 클릭한 다음, 컨텍스트 메뉴에서 Project Options를 선택합니다.

Integrated Library 프로젝트에는 두 번째 접근 방법만 사용할 수 있습니다.

옵션/컨트롤

Ouput Path - 현재 설계 프로젝트(*.PrjPcb)에서 출력 파일을 생성할 때, 또는 Integrated Library로 패키지 라이브러리를 컴파일할 때(*.LibPkg) 사용되는 기본 출력 경로입니다.
ECO Log Path - ECO 로그 파일의 기본 출력 경로입니다.
Schematic Template Location - 이 필드를 사용하여 프로젝트에서 사용할 회로도 템플릿 파일(*.SchDot, *.SchDoc)을 가져올 디렉터리를 지정합니다.

출력 옵션

Open outputs after compile - 이 옵션을 활성화하면 설계 프로젝트를 컴파일하여 생성된 파일을 엽니다.
Timestamp folder - 이 옵션을 활성화하면 생성된 출력물에 대해 타임스탬프 폴더를 만듭니다. 폴더 이름 형식은 <FolderName> Date Time이며, 여기서 <FolderName>는 Output Path 필드에서 지정되고, Date 및 Time 는 시스템 설정과 동일한 형식을 따릅니다.
Archive project document - 활성화하면 프로젝트 문서를 아카이브합니다.
Use separate folder for each output type - 이 옵션을 활성화하면 설계 프로젝트에서 생성되는 각 출력 유형별로 별도의 폴더를 만듭니다. 타임스탬프 폴더를 만들도록 선택한 경우, 해당 폴더 아래에 별도 폴더가 생성됩니다.

넷리스트 옵션

Allow Ports to Name Nets - 이 옵션을 활성화하면 기본적으로 시스템이 생성한 넷 이름을 사용하는 대신, 배선된 포트의 Name 속성을 사용하여 넷 이름을 지정합니다.
Allow Single Pin Nets - 이 옵션을 활성화하면 단일 핀만 포함하는 넷의 존재를 허용합니다.
Append Sheet Numbers to Local Net - 이 옵션을 활성화하면 회로도 문서의 Sheet Number 파라미터(문서 수준 파라미터) 값을 해당 시트에 로컬인 넷에 덧붙입니다. 로컬 넷은 시트를 벗어나지 않는 넷을 의미합니다. 시트를 벗어나는 넷(따라서 로컬이 아닌 넷)에는 이 옵션이 적용되지 않습니다.

Net Identifier Scope 옵션이 Global 로 설정되어 있으면, 동일한 넷 라벨을 가진 모든 넷이 모든 시트에서 서로 연결됩니다. 이 넷들은 로컬이 아니므로 Append Sheet Number to Local Nets 옵션은 적용되지 않습니다.

Higher Level Names Take Priority - 이 옵션을 활성화하면 계층 구조에서 상위 시트에 사용된 넷 라벨이 하위 시트의 넷 이름을 지정하도록 합니다.
Power Port Names Take Priority - 소프트웨어는 전원 포트를 일반 포트에 배선하여 글로벌 전원 넷을 로컬화할 수 있습니다. 이렇게 하면 해당 시트에서 그 전원 포트에 연결된 모든 핀이 별도의 넷에 속하게 됩니다. 이 옵션을 활성화하면 전원 포트에 할당된 넷 이름을 사용하여 넷 이름을 지정하도록 강제합니다.

Higher Level Names Take Priority 옵션만 활성화된 경우, 이름 지정 우선순위는 다음과 같습니다: Net labels, power ports, ports, pins. 하지만 Power Port Names Take Priority 옵션도 함께 활성화되면 우선순위는 다음과 같습니다: Power ports, net labels, ports, pins.

Net Identifier Scope

다중 시트 설계는 전기적(또는 연결) 수준에서 Net Identifiers로 정의됩니다. 넷 식별자(넷 라벨, 포트, 시트 엔트리, 전원 포트, 숨김 핀)는 동일한 넷 내의 지점들 사이에 논리적 연결을 생성합니다. 이는 한 시트 내부일 수도 있고 여러 시트에 걸칠 수도 있습니다. 물리적 연결은 한 객체가 와이어로 다른 전기 객체에 직접 연결될 때 존재합니다. 논리적 연결은 동일한 유형의 두 넷 식별자(예: 두 넷 라벨)가 동일한 Net 속성을 가질 때 생성됩니다.

설계의 연결성 모델을 생성할 때, 넷 식별자들이 서로 어떻게 연결될지 정의해야 하는데, 이를 Net Identifier Scope 설정이라고 합니다. 다중 시트 설계에서 시트를 연결하는 방식은 본질적으로 두 가지입니다. 즉, horizontally 방식(한 시트에서 다른 시트로, 또 다른 시트로… 직접 연결) 또는 vertically 방식(하위 시트에서, 상위 시트에서 이를 나타내는 시트 심볼로 연결)입니다. 수평 연결성에서는 포트-포트(넷 라벨-넷 라벨도 가능)로 연결됩니다. 수직 연결성에서는 시트 엔트리-포트로 연결됩니다.

넷 식별자의 스코프는 설계 프로세스 초기에 결정해야 합니다.

드롭다운 목록에서 다음 스코프 중 하나를 선택합니다:

Automatic (Based on project contents) - 이 모드는 다음 기준에 따라 사용할 넷 식별자 모드를 자동으로 선택합니다: 최상위 시트에 시트 엔트리가 있으면 Hierarchical를 사용하고, 시트 엔트리는 없지만 포트가 있으면 Flat 를 사용하며, 시트 엔트리도 포트도 없으면 Global 를 사용합니다.

Automatic 모드는 필요 시 표준 Hierarchical 모드를 기본으로 사용하며, 전원 포트는 글로벌로 연결됩니다. Strict Hierarchical를 사용하려면 Net Identifier Scope를 수동으로 그에 맞게 설정하십시오. 숨김 핀은 항상 글로벌로 간주됩니다.

Flat (Only ports global) - 포트가 설계 전체의 모든 시트에 걸쳐 글로벌로 연결됩니다. 이 옵션에서는 넷 라벨이 각 시트에 로컬이며 시트 간에 연결되지 않습니다. 동일한 이름의 모든 포트는 모든 시트에서 연결됩니다. 이 옵션은 플랫(flat) 다중 시트 설계에 사용할 수 있습니다. 다만 대형 설계에서는 시트 전반에 걸쳐 넷을 추적하기가 어려울 수 있으므로 권장되지 않습니다.
Hierarchical (Sheet entry <-> port connections, power ports global) - 포트와 일치하는 시트 엔트리 사이를 수직으로 연결합니다. 이 옵션은 시트 심볼 엔트리와 일치하는 하위 시트 포트를 통해서만 시트 간 연결을 만듭니다. 시트의 포트를 사용해 넷 또는 버스를 상위 시트의 해당 시트 심볼에 있는 시트 엔트리로 올립니다. 일치하는 시트 엔트리가 없는 포트는, 다른 시트에 같은 이름의 포트가 있더라도 연결되지 않습니다. 넷 라벨은 각 시트에 로컬이며 시트 간에 연결되지 않습니다. 전원 포트는 글로벌이지만, 동일한 이름의 모든 전원 포트는 설계 전체에서 연결됩니다. 이 옵션은 어떤 깊이/계층의 설계에도 사용할 수 있으며, 인쇄된 회로도에서 설계 전체에 걸쳐 넷을 추적할 수 있게 해줍니다.
Strict Hierarchical (Sheet entry <-> port connections, power ports local) - 이 연결 모드는 Hierarchical 모드와 동일하게 동작하지만, 전원 포트를 각 시트에 로컬로 유지한다는 점만 다릅니다. 즉, 동일한 이름의 전원 포트라도 시트 간에 연결되지 않습니다.
Global (Netlabels and ports global) - 포트와 넷 라벨이 설계 전체의 모든 시트에 걸쳐 연결됩니다. 이 옵션에서는 동일한 넷 라벨을 가진 모든 넷이 모든 시트에서 서로 연결됩니다. 또한 동일한 이름의 모든 포트도 모든 시트에서 연결됩니다. 포트에 연결된 넷에 넷 라벨도 존재하면, 그 넷 이름은 넷 라벨의 이름이 됩니다. 이 옵션도 플랫 다중 시트 설계에 사용할 수 있지만, 회로도에서 넷 이름을 시각적으로 찾는 것이 항상 쉽지 않기 때문에 시트 간 추적이 어렵습니다.

설계에서 시트 엔트리가 있는 시트 심볼을 사용한다면, Net Identifier Scope는 Hierarchical 또는 Strict Hierarchical로 설정해야 합니다. 이 두 모드 중 어느 것이든 최상위 시트는 배선되어 있어야 합니다. 시트 엔트리가 있는 시트 심볼을 사용하지 않는다면, 포트 및/또는 넷 라벨을 통해 연결성을 설정할 수 있으므로 다른 두 넷 식별자 스코프(Flat 또는 Global) 중에서 상황에 맞게 사용해야 합니다.

넷 라벨은 동일한 이름의 포트와 연결되지 않는다는 점을 기억하십시오.

다음 방법을 사용한 핀 스와핑 허용

PCB 편집기에서 핀, 차동 페어, 파트 스왑은 컴포넌트 패드와 해당 구리(copper)에서 넷을 서로 교환하는 방식으로 수행됩니다. 변경 사항을 회로도에 병합할 때, 핀 스왑을 처리하는 방법은 두 가지가 있습니다:

Adding / Removing Net-Labels - 이 옵션을 활성화하면 컴포넌트 심볼에서 pins의 스왑을 허용합니다. 넷 라벨을 스왑하여 회로도에서 스왑을 수행하는 것은, 핀들이 서로 하드와이어로 직접 연결되어 있지 않고 넷 라벨을 통해 연결성이 설정된 경우에만 가능합니다.

이 접근 방식의 장점은 컴포넌트 심볼이 변경되지 않으며, 나중에 라이브러리에서 업데이트할 수 있다는 점입니다. 이 방식은 FPGA처럼 복잡한 컴포넌트에 가장 적합한 선택인데, 심볼에서 두 핀을 물리적으로 이동하면 I/O 뱅크 기반 심볼이 잘못 표시될 수 있기 때문입니다.

Changing Schematic Pins - 이 옵션을 활성화하면 컴포넌트의 핀에 연결된 와이어에서 net labels의 스왑을 허용합니다. 넷이 컴포넌트에 물리적으로 하드와이어되어 있는 경우에는 핀 스왑만 가능한 유일한 옵션이 됩니다. 이 방법은 단순한 컴포넌트(예: 저항 어레이)나, 회로도 설계 구조상 다른 대안이 없는 경우에 사용할 수 있습니다.

핀을 스왑하는 방식은 회로도에서 항상 동작하지만, 컴포넌트 심볼 인스턴스가 라이브러리에 정의된 것과 더 이상 동일하지 않게 될 수 있습니다. 이런 경우 스왑 정보를 손상시키지 않고는 라이브러리에서 심볼을 업데이트할 수 없습니다. 또한 이 설계에서 동일한 컴포넌트의 다른 인스턴스들이 서로 다른 핀 배열을 갖게 되어, 회로도를 읽는 사람에게 혼란을 줄 수 있습니다.

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