Hướng dẫn ví dụ về PDN Analyzer (by CST)

Ứng dụng PDN Analyzer (PDNA) tương đối dễ sử dụng, về cơ bản bao gồm việc thiết lập các tham số net mô phỏng PI-DC, chạy mô phỏng rồi diễn giải kết quả. Dữ liệu dùng trong mô phỏng net nguồn của PDN Analyzer được lấy trực tiếp từ dự án thiết kế PCB hiện đang mở. Bạn có thể chỉnh sửa dự án nhiều lần để cải thiện tính toàn vẹn nguồn của các đường cấp nguồn, sau đó chạy lại mô phỏng PDN để kiểm tra kết quả.

Hướng dẫn minh họa cách làm việc với PDN Analyzer này sử dụng hai thiết kế tham chiếu do Altium cung cấp:

• Dự án SpiritLevel-SL1: tải xuống ZIP
• Dự án DB46 Xilinx Daughter Board: tải xuống ZIP

Thông tin trong hướng dẫn này giả định rằng PDN Analyzer đã có sẵn trong Altium Designer của bạn và bạn đã nắm được kiến thức cơ bản về các nguyên lý PI-DC (tính toàn vẹn nguồn DC) được sử dụng.

Xem trang PDN Analyzer để biết thông tin về cách truy cập chức năng PDN Analyzer cũng như các kiến thức cơ bản về mô phỏng PI-DC.

Giao diện PDN Analyzer

Giao diện của tiện ích mở rộng PDN Analyzer được mở dưới dạng cửa sổ không khóa thao tác trong Altium Designer. Bạn có thể đặt cửa sổ này ở bất kỳ vị trí thuận tiện nào trong không gian làm việc hoặc trên màn hình khác, nếu có. Để mở cửa sổ PDN Analyzer chính, hãy mở tài liệu sơ đồ nguyên lý hoặc PCB của dự án rồi chọn ứng dụng từ menu Tools (Tools » PDN Analyzer).

Giao diện đồ họa PDN Analyzer khi chọn một mạng nguồn. Các cấu hình hiển thị và kết quả có sẵn ở phần dưới của bảng điều khiển.

Giao diện cửa sổ PDNA được bố trí với phần trên dành cho việc quản lý tệp/net và biểu diễn tương tác các mạng nguồn hiện được chọn, trong khi phần dưới của bảng điều khiển cho phép truy cập các tùy chọn phân tích, cài đặt hiển thị và dữ liệu kết quả. PDNA phiên bản 2 hỗ trợ nhiều net kết nối với nhau, cho phép phân tích tính toàn vẹn nguồn DC của toàn bộ thiết kế PCB dưới dạng cấu trúc phân cấp hoặc dưới dạng từng net nguồn riêng lẻ.

Giao diện đồ họa PDN Analyzer khi chọn toàn bộ cấu trúc phân cấp net nguồn. Việc hiển thị các mạng và lớp trong cấu trúc được điều khiển ở phần dưới của bảng điều khiển.

Giao diện PDN cũng cung cấp chế độ màn hình thu gọn (File » Compact Layout) không bao gồm phần dưới của bảng điều khiển, rất phù hợp để neo theo chiều ngang/dọc trong màn hình chính của Altium Designer. Để bật tính năng neo cho chế độ màn hình thu gọn hoặc tiêu chuẩn, nhấp chuột phải vào thanh tiêu đề của giao diện PDNA, chọn Allow Dock từ menu ngữ cảnh rồi chọn tùy chọn Horizontally hoặc Vertically.

Xem phần có thể thu gọn bên dưới để biết chi tiết về giao diện người dùng của bảng điều khiển PDN Analyzer. 

Nhận diện net DC

Khi PDN Analyzer được mở lần đầu cho một thiết kế PCB, công cụ sẽ cố gắng nhận diện tất cả các mạng nguồn DC từ dữ liệu net của thiết kế dựa trên quy ước đặt tên mạng nguồn thông dụng.  Nếu chưa nhận diện được tất cả các net nguồn tiềm năng, hãy bỏ chọn các tùy chọn bộ lọc Qualifiers thích hợp, hoặc chọn tùy chọn Enable all nets for filtering để xem tất cả các net.

Sử dụng các hộp kiểm Select để chọn những net nguồn sẽ có sẵn cho bộ phân tích PDNA, rồi nhập các mức điện áp phù hợp vào các trường Nominal Voltage tương ứng. Nhấp vào nút Add Selected để điền vào danh sách Currently Identified DC Nets và xác nhận các net này là những mạng nguồn đã được nhận diện.

Lưu ý rằng khi nhấp đúp vào một mục net trong danh sách của hộp thoại, bạn sẽ được định vị chéo đến net đó trong bố trí PCB.

Các ví dụ phân tích dưới đây minh họa những khả năng và tính năng chính của PDN Analyzer. Mỗi ví dụ chỉ trình bày một trong nhiều cấu hình tham số có thể dùng để đánh giá tính toàn vẹn nguồn của mạng theo các cách khác nhau, tùy vào trọng tâm cần xem xét. Lưu ý rằng một phân tích đã hoàn tất thành công có thể được lưu dưới dạng tệp cấu hình PDNA (*.pdna) và được tải lại bất cứ lúc nào – File » Save As và File » Open (theo mặc định nằm trong thư mục PDNAnalyzer_Config của dự án)

Ví dụ 1

Ví dụ này trình bày những bước cơ bản để thiết lập mô phỏng tính toàn vẹn nguồn với một net nguồn đơn giản và các tải dòng điện của nó. Cấu hình này dùng để đánh giá sự phân phối của đường nguồn 5V và đường hồi dòng qua đất trong dự án tham chiếu SpiritLevel-SL1, khi cấp nguồn cho màn hình LCD của thiết kế. Trong trường hợp này, đường nguồn 5V được xem là một nguồn điện áp đơn giản và các mạng kết nối với nó (chẳng hạn qua công tắc S1) không được đưa vào phân tích.

Các điều kiện ban đầu cho ví dụ mô phỏng PDN này là:

• dự án PCB Spirit Level đang mở trong Altium Designer
• ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
• các net DC của thiết kế PCB đã được xác định trong hộp thoại PDN Analyzer DC Net Identification, như đã trình bày ở trên.

Bắt đầu quá trình phân tích bằng cách chỉ định các net nguồn và đất. Nhấp đúp vào các phần tử <Power Net> và <Ground Net> trong sơ đồ mạng trên giao diện đồ họa để mở hộp thoại Choose Net, trong đó có các net nguồn đã được xác định để lựa chọn.

Nếu cần, hãy dùng các tùy chọn điều kiện/bộ lọc của hộp thoại để thu hẹp hoặc mở rộng danh sách net, hoặc quay lại màn hình chính và chọn nút  để xác định lại các net nguồn DC.

Giờ đây có thể thêm phần tử Nguồn hoặc Tải giữa các mạng nguồn và đất đã chỉ định – lưu ý rằng các chỉ báo trạng thái Đất và Nguồn chuyển sang trạng thái có dấu kiểm (✔). Nhấp chuột phải trong vùng làm việc của sơ đồ mạng và chọn Add Source (hoặc Add Load) từ menu ngữ cảnh để mở hộp thoại Device Properties. Các bước, như được chỉ dẫn trong hộp thoại, như sau:

1. Để thêm Nguồn cho mạng, trong trường hợp này là một nguồn điện áp đơn giản, hãy chọn tùy chọn Voltage Source từ menu thả xuống Device Type của hộp thoại.
2. Trong danh sách kết nối nguồn, PDNA sẽ cố gắng chọn các tùy chọn kết nối net phù hợp dựa trên các tham số của mạng nguồn – ở đây là giữa các net 5V và GND. Dùng các tùy chọn trong menu thả xuống Refdes để chỉ định các điểm kết nối linh kiện của nguồn điện áp. Trong ví dụ này, điểm cấp điện áp nguồn được chỉ định là TP1, còn điểm hồi dòng qua đất là ổ cắm đầu vào DC J1 của thiết kế (các chân 2 và 3).
3. Ở phần dưới của hộp thoại, các tham số nguồn xác định những thuộc tính của mô hình mô phỏng nguồn điện áp. Ở đây, điện áp nguồn (Vout) được đặt thành 5V và điện trở trong của mô hình (Rout) được giữ ở giá trị mặc định 0Ω.
4. Cuối cùng, dòng điện nguồn tối đa và dòng điện chân tối đa (đối với nguồn có nhiều chân đầu ra) được giữ ở các giá trị mặc định (0A: Don't Care). Khi Limits được đặt thành các giá trị dòng điện cụ thể, phân tích PDN sẽ đánh dấu Vi phạm nếu kết quả mô phỏng vượt quá những giá trị đó.

Tương tự như khi thêm Nguồn vào mạng, hãy thêm Tải và chỉ định các tham số của tải trong hộp thoại Device Properties.

Trong trường hợp này, một tải hút dòng (Device Type: IC (Current)) được thêm vào để biểu diễn dòng điện mà linh kiện LCD của thiết kế tiêu thụ từ đường nguồn 5V. Lưu ý rằng cũng có tùy chọn tải thuần trở, bằng cách chọn  Resistor làm Device Type.

Đặt kết nối tải là LCD1 và chỉ định Load Current mà tải sẽ lấy từ nguồn 5V – lưu ý rằng các tiền tố đơn vị (ví dụ: 500m để biểu thị 0.5A) được hỗ trợ. Mặc dù các thiết lập Limits của điện áp là tùy chọn, ở đây chúng đã được đặt thành  +/-10% (bằng nút tương ứng), nhờ đó sẽ phát sinh vi phạm mô phỏng nếu điện áp ngay tại tải giảm xuống dưới 4.5V (hoặc vượt quá 5.5V).

Khi mạng nguồn đã được xác định và tất cả tham số đã được chỉ định (mọi phần tử mạng đều có trạng thái ✔ tương ứng), có thể chạy phân tích PDN bằng cách chọn nút . Tiến trình mô phỏng được hiển thị trong tab Messages dưới dạng luồng sự kiện; luồng này cũng cho biết nguyên nhân mô phỏng thất bại nếu quá trình không thể hoàn tất.

Có thể xem ngay kết quả phân tích PDN trong sơ đồ mạng, bao gồm các mức điện áp và dòng điện tải/nguồn đã tính toán (nếu áp dụng), đồng thời tô nổi bật các phần của mạng gây ra Vi phạm tham số. Lưu ý rằng tab Visual hiện đã được chọn và đang hoạt động.

Di con trỏ lên bất kỳ phần tử nào trong mạng (Tải, Nguồn hoặc Phần tử nối tiếp) để xem thêm thông tin, chẳng hạn các tham số đã chỉ định và kết quả phân tích.

Hiển thị trực quan trong Trình biên tập PCB

Giờ đây có thể xem kết quả mô phỏng dưới dạng đồ họa trong trình biên tập PCB của Altium Designer, thông qua các thiết lập trong tab Visual của PDNA.  Đặt các tùy chọn hiển thị để hiện Voltage cho cả hai Layers (Top và Bottom) của 5V Net – đây là các thiết lập hiển thị mặc định ban đầu. Kết quả phân tích được hiển thị trong Trình biên tập PCB, thay thế lớp phủ đồ họa PCB hiện có.

Độ sụt áp trên đường dẫn net đã chọn, trong trường hợp này là từ nguồn 5V tại TP1 đến linh kiện LCD1, được hiển thị bằng dải màu chuyển sắc tương ứng với thang Điện áp ở cuối khung nhìn. Giá trị này được hiển thị dưới dạng phần trăm điện áp (tùy chọn Per Rail trong Color Scale) hoặc dưới dạng dải giá trị điện áp thực (tùy chọn Displayed).

Trong hình bên dưới, sự chuyển màu dọc theo đường dẫn mạng trên bo mạch biểu thị độ sụt áp tổng thể, trong đó mức thấp nhất (0%: màu xanh lam) do tổn hao IR nằm tại linh kiện LCD1, còn mức cao nhất (100%: màu đỏ) nằm tại điểm nguồn điện áp đã chỉ định (TP1).

Để hiển thị phân tích dòng điện tương ứng cho mạng, hãy chọn tùy chọn Current Density trong tab Visual. Ở đây, các mức màu trên đường dẫn mạng của bo mạch tương ứng với tỷ lệ phần trăm biến thiên mật độ dòng điện, trong đó 100% (màu đỏ) biểu thị mật độ dòng điện tính toán lớn nhất trong bố trí đường dẫn mạng, còn 0% (màu xanh lam) là mức nhỏ nhất – nhiều khả năng là 0A/mm2.

Để hiển thị và phân tích kết quả về tính toàn vẹn nguồn trên đường hồi dòng GND của ví dụ, hãy bỏ chọn mạng 5V trong danh sách Net thuộc tab Visual của PDNA, rồi chọn mạng GND. Đường hồi dòng nối đất đi qua cả lớp Top và Bottom của thiết kế; bạn có thể hiển thị riêng từng lớp trong Trình chỉnh sửa PCB bằng cách chọn từng mục trong danh sách Layer của PDNA.

Hình bên dưới thể hiện chế độ hiển thị Điện áp cho lớp Bottom của mạng GND, với thang đo Color Scale được đặt thành Displayed. Mức sụt áp lớn nhất (màu đỏ: khoảng 0,5 mV) nằm tại chân GND của LCD, còn mức sụt áp nhỏ nhất (màu xanh lam: khoảng 0 V) nằm tại điểm hồi dòng của nguồn điện áp (J1).

Chuyển sang tùy chọn Current Density của PDNA sẽ hiển thị các “điểm nóng” có dòng điện lớn nhất bằng màu đỏ. Bản thân mức mật độ dòng điện cực đại (1.74 A/mm2) rất thấp và hoàn toàn nằm trong giới hạn cho phép.

Điều khiển và tùy chọn hiển thị

PDN Analyzer cung cấp một số tùy chọn hiển thị tương tác để xác định cách biểu diễn đồ họa kết quả phân tích trong Trình chỉnh sửa PCB của Altium Designer. Ngoài các tùy chọn cho Color Scale hiển thị, đồ họa còn có thể chuyển đổi giữa chế độ kết xuất 2D và 3D; chế độ sau giúp quan sát rõ hơn kết quả phân tích qua các via và giữa các lớp.

Ngoài ra còn có tùy chọn Clear kết quả phân tích khỏi màn hình trình chỉnh sửa, tự động đưa phần hiển thị đồ họa về bố trí bo mạch tiêu chuẩn. Ngược lại, tùy chọn Overlay của khung nhìn bật chế độ xem bố trí bo mạch, được kết xuất cùng với mọi kết quả phân tích đang hiển thị. Tùy chọn này đặc biệt hữu ích để xác định vị trí của một điểm đáng chú ý trong kết quả phân tích trên chính bố trí bo mạch.

Làm việc với tải

Bạn có thể thêm tải vào mạng khi cần và chạy lại phân tích nguồn để đánh giá kết quả. Ví dụ, để thêm dòng tải nhỏ (chẳng hạn 15mA) do đèn LED nguồn của thiết kế tiêu thụ, hãy chọn điện trở nối tiếp của đèn (R15) làm điểm kết nối với đường nguồn 5V và chân LED làm điểm kết nối GND.

PDN Analyzer cũng cho phép chỉ định các kết nối chân linh kiện cho một tải, nhờ đó có thể tạo nhiều mô hình tải cho cùng một linh kiện tiêu thụ các mức dòng điện khác nhau qua các chân khác nhau.

LCD trong dự án ví dụ minh họa trường hợp này: kết nối 5V tại chân 15 (LED+) cấp nguồn cho đèn nền màn hình, còn kết nối 5V tại chân 2 (VDD) cấp nguồn cho mạch logic bên trong – trên thực tế, chân 15 sẽ tiêu thụ dòng điện lớn hơn đáng kể so với chân 2.

Khi được thêm trước đó dưới dạng một mô hình tải PDNA duy nhất, cả hai chân của LCD1 đều được chỉ định (theo mặc định) làm kết nối tải 5V và quá trình phân tích PDN đã phân bổ đều dòng tải LCD1 giữa hai chân này. Để nâng cao độ chính xác của phân tích nguồn, có thể biểu diễn linh kiện LCD1 bằng two mô hình tải: mỗi mô hình dành cho một chân 5V và dòng tải tương ứng. Có thể thực hiện thay đổi này bằng cách chỉnh sửa các thông số chân của mô hình tải LCD1 hiện có, rồi thêm một tải khác cho chân đã tách ra.

Mở mô hình tải LCD1 hiện có bằng cách nhấp đúp vào biểu tượng của nó trong sơ đồ mạng để mở hộp thoại Device Properties, sau đó nhấp đúp vào trường Pins(s) của mục mạng nguồn 5V. Chế độ chỉnh sửa chân xuất hiện cho phép chọn từng chân linh kiện cho tải đó. Bỏ chọn chân 2 để cấu hình lại tải chỉ cho chân 15 (LED+), rồi điều chỉnh thông số Load Current, chẳng hạn thành 75mA, để biểu diễn dòng điện của đèn nền LCD.

Tiếp theo, tạo một tải mạng 5V khác cho LCD1 và đặt chân 2 ở trạng thái hoạt động (đồng thời vô hiệu hóa chân 15) để biểu diễn tải VDD; tải này có thể được đặt ở mức Load Current thấp hơn phù hợp – chẳng hạn 20mA.

Sau đó có thể phân tích lại mạng nguồn 5V để biểu diễn chính xác hơn tải LCD1 trên các đường dẫn của mạng.

Có thể thấy sự khác biệt trong phân bố dòng tải khi so sánh Mật độ dòng điện trên các đường mạch nguồn của LCD1 giữa cấu hình tải ban đầu và cấu hình đã cập nhật. Các hình phân tích Mật độ dòng điện bên dưới thể hiện kết quả của mô hình LCD1 một tải ban đầu ở bên trái và kết quả nhiều tải đã cập nhật ở bên phải.

Hãy lưu ý mật độ dòng điện trên các đường mạch cấp nguồn cho chân 2 (pad LCD ở phía bên trái) và chân 15. Phiên bản đã cập nhật thể hiện chính xác phần lớn dòng điện của LCD chạy đến chân 15 (pad LCD ở phía bên phải), thay vì phân bố đều giữa hai chân như trước đây (hình bên trái).

Thiết lập mô phỏng

Kết quả phân tích, đặc biệt là mức tổn hao IR trong các vùng đồng trên bo mạch, cũng phụ thuộc vào thông số độ dẫn điện của đồng trên bo mạch và độ dày thành via. Để xem và chỉnh sửa các thiết lập này, hãy chọn tab Simulation trong hộp thoại Settings – để truy cập hộp thoại, nhấp chuột phải vào tên phân tích hiện tại và chọn Settings từ menu ngữ cảnh.

Độ dẫn điện của kim loại

Phần Metal Conductivity của hộp thoại cung cấp thông tin chi tiết và các thiết lập cho giá trị độ dẫn điện (nghịch đảo của điện trở suất; 1/R) của kim loại được sử dụng trong thiết kế. Có thể chọn hoặc sửa đổi độ dẫn điện cơ sở (hoặc điện trở suất), hệ số nhiệt và/hoặc nhiệt độ trong hộp thoại để phản ánh đặc tính cấu tạo bo mạch của thiết kế:

• Pure Copper – đồng thường được giả định có độ dẫn điện 5.88e7S/m tại 25°C và hệ số nhiệt của độ dẫn điện là 0.4%/°C. Hệ số nhiệt dương này có nghĩa là, chẳng hạn, khi tăng thiết lập Temp. Compensation trong hộp thoại từ 25°C lên 125°C (chênh lệch 100°C), độ dẫn điện trong mô phỏng sẽ giảm 40%, xuống còn 3.53e7S/m.
• PCB Copper – đây là thiết lập mặc định cho mô phỏng, phản ánh các giá trị độ dẫn điện được công bố trong tài liệu ngành, đại diện cho kim loại trong lớp đồng điện kết (ED) của PCB, có giá trị đo được là 4.7e7S/m tại 25°C, với hệ số nhiệt 0.4%/°C.
• Custom – chọn tùy chọn này để nhập các giá trị Độ dẫn điện hoặc Điện trở suất cụ thể cho mô phỏng.

Lưu ý rằng giá trị Sim Conductivity được hiển thị là độ dẫn điện cuối cùng sau khi đã tính đến tất cả các thông số – giá trị Điện trở suất mô phỏng là nghịch đảo của giá trị này.

Via

Đặt giá trị Via Wall Thickness trong hộp thoại để chỉ định định lượng kim loại thành via cho tất cả các via trong quá trình phân tích mô phỏng thiết kế.

Thiết lập này có thể ảnh hưởng rõ rệt đến tổn hao DC của mạng nguồn do điện trở vốn có của via có thành mỏng (lớp mạ mỏng). Tuy nhiên, khi có kích thước/định lượng kim loại đủ lớn, via sẽ không làm suy giảm hiệu năng DC của thiết kế và sẽ có cùng mật độ dòng điện với các đường mạch nguồn mà nó kết nối – đồng thời không có sụt áp đáng kể giữa các điểm kết nối. Một ví dụ phân tích DC về tổn hao qua via được trình bày trong phần bên dưới.

Về mặt mô phỏng, kích thước Via và độ dày thành lỗ thực tế xác định lượng vật liệu dẫn điện mà Via đại diện, và do đó xác định điện trở/độ dẫn điện của nó. Mô phỏng giả định rằng đường kính Via biểu thị kích thước lỗ hoàn thiện, và độ dày thành lỗ via sẽ làm tăng đường kính Via. Do đó: Finished Hole Diameter + (2 x Wall_Thickness) = Drill Diameter.

Ví dụ 2

Ví dụ này minh họa cách triển khai một chuỗi các mạng được kết nối để có thể phân tích tổng thể, đồng thời tính đến các thông số của những phần tử nối tiếp liên kết chúng. Ví dụ cũng trình bày tổng quan về cách thêm các nguồn Mô hình bộ ổn áp (VRM), vốn cũng đóng vai trò liên kết giữa các mạng, và cách xây dựng hệ thống phân cấp hoàn chỉnh cho mạng nguồn của một thiết kế.

Ví dụ mô hình hóa mạng từ PWR_IN đến 5V của dự án tham chiếu SpiritLevel-SL1, đồng thời bao gồm cả VRM 3.3V (VCCO) và 1.8V (VCCINT) để tạo thành cấu trúc mạng nguồn hoàn chỉnh.

Các điều kiện ban đầu cho ví dụ mô phỏng PDN này là:

• dự án PCB Spirit Level đang mở trong Altium Designer
• ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
• các net DC của thiết kế PCB đã được xác định trong hộp thoại PDN Analyzer DC Net Identification, như đã trình bày ở trên.

Bắt đầu quá trình xây dựng mạng nguồn trong ví dụ bằng cách chỉ định net nguồn đầu vào (PWR_IN) trong một mô phỏng mới (chọn File » New Simulation nếu cần). Như thể hiện trong sơ đồ nguyên lý của dự án, thông số <Power Net> của PDN là PWR_IN, <Ground Net> là GND, và Source là J1.

Mở rộng mạng thông qua các phần tử nối tiếp

Để mô hình hóa toàn bộ đường dẫn nguồn từ mạng PWR_IN đến mạng 5V, cần thêm các linh kiện cầu chì nối tiếp (F1) và công tắc (S1), cùng với net nằm giữa chúng. Trong giao diện PDNA, các thành phần này được thêm bằng cách mở rộng mạng nguồn theo từng bước. Mỗi phần “mở rộng” của net được kết nối bằng một mô hình phần tử nối tiếp đa dụng.

Để mở rộng một net, trước tiên hãy nhấp chuột phải vào mạng bạn muốn thêm vào và chọn tùy chọn Extend Network từ menu ngữ cảnh. Trong hộp thoại Choose Net, chọn mạng được kết nối với PWR_IN thông qua một phần tử nối tiếp; trong trường hợp này là NetD1_2 – mạng nối giữa F1 và chân 3 của S1, được nhận diện bằng chân 2 của điốt D1.

Vì mạng này có thể chưa được ghi nhận trong bước Nhận diện net DC ban đầu, hãy bỏ chọn tùy chọn List DC nets only trong hộp thoại Choose Net để hiển thị net đó cho việc lựa chọn.

Quá trình mở rộng net sẽ tự động thêm một Phần tử nối tiếp giữa hai net – nhấp đúp vào phần tử này để chỉ định các kết nối và thông số của nó trong hộp thoại Device Properties. Mô hình Phần tử nối tiếp gồm một nguồn điện áp mắc nối tiếp với một điện trở, cho phép mô hình hóa cơ bản các linh kiện như điện trở, cuộn cảm, điốt và công tắc, v.v.

Trong trường hợp này, Phần tử nối tiếp là linh kiện cầu chì F1, được chọn trong các tùy chọn kết nối RefDes và được gán Resistance nội danh định là 0.1Ω. Nếu Phần tử nối tiếp là một linh kiện bán dẫn, chẳng hạn như điốt, thì cần chỉ định thông số Voltage Drop cùng với giá trị Resistance nội của linh kiện.

Tiếp tục theo sơ đồ nguyên lý, bước tiếp theo là mở rộng net D1_2 đến net nguồn 5V thông qua linh kiện công tắc S1. Tương tự như trên, chọn Extend Net từ menu ngữ cảnh khi nhấp chuột phải và chọn net cần mở rộng đến trong hộp thoại Choose Net.

Phần tử nối tiếp được thêm trong trường hợp này là S1, kết nối net D1_2 với mạng đầu ra 5V qua các chân từ 3 đến 2 (xem sơ đồ nguyên lý). Vì ngõ vào công tắc không sử dụng của S1 (chân 1) được nối với đầu ra của nó (chân 2) và không mang dòng tải, trong ví dụ này có thể loại chân 1 khỏi quá trình phân tích mạng bằng các tùy chọn chọn chân trong hộp thoại Device Properties – nhấp đúp vào trường Pin(s) của mục đầu nối OUT.

Giờ đây có thể thêm tải vào phần 5V của các mạng nguồn đã kết nối – trong trường hợp này là tải của mô-đun hiển thị LCD1.

Khi chạy lại phân tích, cả dữ liệu và phần hiển thị đồ họa trong Trình biên tập PCB sẽ bao gồm cả ba mạng nguồn đã kết nối, đồng thời hiển thị dòng điện và độ sụt áp được tính toán qua các Phần tử nối tiếp liên kết chúng.

Thêm các Mô hình bộ ổn áp

PDN Analyzer cung cấp các Mô hình bộ ổn áp (VRM) chủ động có thể chèn giữa mạng điện áp đầu vào và đầu ra. Khi được thêm vào các mạng nguồn PDNA, chúng đồng thời đóng vai trò là Tải trên mạng điện áp đầu vào và Nguồn trên mạng điện áp đầu ra. Các tùy chọn mô hình VRM bao gồm bộ ổn áp tuyến tính, bộ ổn áp chuyển mạch và bộ ổn áp chuyển mạch có cảm biến điện áp từ xa.

Dự án tham chiếu SpiritLevel-SL1 sử dụng các bộ ổn áp tuyến tính để tạo ra các đường nguồn 3.3V (VCCO) và 1.8V (VCCINT). Khi bộ ổn áp VCCO (U3) được thêm vào mạng mô phỏng PDNA, nó được biểu diễn dưới dạng tải trên mạng đầu vào 5V và Nguồn cho mạng 3.3V. 

Để đặt bộ ổn áp tuyến tính U3 làm tải trên mạng 5V (như đã thực hiện trong quy trình ở trên), hãy thêm một Tải vào mạng 5V và chọn tùy chọn VRM (Linear) làm Device Type trong hộp thoại Device Properties. Thiết lập các kết nối của mô hình như thể hiện trong sơ đồ nguyên lý và chỉ định chân Ref làm kết nối GND của R14. Điểm tham chiếu này có thể nằm ở một vị trí khác, có thể phù hợp hơn, trong khu vực lân cận trên PCB, tùy thuộc vào cách bố trí mạng GND.

Để hoàn tất VRM, hãy thiết lập thông số điện áp đầu ra (Vout: 3.3V) và, nếu muốn, điện trở đầu ra (nội), dòng phân cực tĩnh cùng bất kỳ Limits nào bạn muốn phát hiện trong quá trình phân tích.

PDNA có tính năng tự động thêm mô hình phía đầu ra của VRM làm Nguồn cho net điện áp đầu ra đích và tạo mạng đó nếu cần.

Trong ví dụ này, nhấp chuột phải vào mô hình tải VRM vừa tạo (Load2: U3) và chọn tùy chọn Add VRM To New Network. Thao tác này sẽ tự động tạo mạng VCCO với mô hình phía đầu ra của VRM (Source 1: U3) làm Nguồn điện áp (3.3V).

Giờ đây có thể chọn mạng VCCO mới và thêm một Tải phù hợp. Trong ví dụ này, đó là dòng tải 0.2A được tiêu thụ qua nhiều chân của linh kiện U1.

Cấu hình mạng nguồn hoàn chỉnh hiện bao gồm hai mạng (PWR_IN và VCCO) được kết nối với nhau bằng VRM loại tuyến tính 3.3V. Khi chọn cấp cao nhất trong hệ thống phân cấp mạng của cấu trúc tệp PDNA hiện tại, hình đồ họa mạng sẽ cung cấp cái nhìn tổng quan dạng sơ đồ khối về các kết nối giữa những net nguồn.

Phân tích PDN sẽ cho kết quả của toàn bộ mạng kết hợp, bao gồm cả VRM. Về mặt đồ họa, trình biên tập PCB sẽ hiển thị tất cả các mạng khi cấp cao nhất trong cấu trúc phân cấp mạng được chọn trên giao diện PDNA. Chọn một mạng riêng lẻ trong danh sách để giới hạn đồ họa hiển thị ở mạng đó, rồi bật/tắt các tùy chọn Net và Layer ở bảng phía dưới để kiểm soát thêm chế độ xem.

Có thể hoàn thiện mạng phân phối nguồn của dự án ví dụ bằng cách thêm VRM còn lại (U4) và mạng nguồn đầu ra 1,8V của nó (VCCINT).

Thêm một VRM tuyến tính vào mạng 5V như đã mô tả trước đó, rồi đặt tham số Vout của nó thành 1.8V.

Thêm VRM (ở đây là Load 3) vào một mạng mới để tạo mạng nguồn 1,8V (VCCINT).

Thêm Tải phù hợp vào mạng VCCINT – ở đây là các chân nguồn 1,8V của linh kiện U1.

Cấu trúc phân cấp mạng trên giao diện PDNA lúc này sẽ hiển thị cả ba mạng được kết nối với nhau.

Phân tích PDN sẽ cho kết quả của toàn bộ mạng kết hợp, bao gồm cả các VRM.

Một lần nữa, lưu ý rằng mạng GND lúc này bao gồm dòng điện hồi về của cả ba mạng, vốn dùng chung các vùng đồng trên lớp GND. Mật độ dòng điện tối đa của mạng này (65.8 A/mm2) hiện ở mức cao và có khả năng vượt quá giới hạn cho phép.

Xác định vị trí các vấn đề về tính toàn vẹn nguồn

PDN Analyzer cung cấp đầy đủ thông tin dạng đồ họa và dữ liệu để đánh giá và khắc phục các vấn đề về tính toàn vẹn nguồn của thiết kế PCB được phân tích.

Trong ví dụ ở trên, kết quả phân tích đường dẫn mạng GND Top Layer cho thấy mật độ dòng điện cao quá mức cho phép, thể hiện qua giá trị tối đa trên thang đo là 65.8A/mm2. Vị trí của khu vực có vấn đề chưa thể thấy rõ ngay, nhưng có thể xác định bằng tính năng Highlight Peak Values của PDNA.

Khi chọn tính năng này và đặt tùy chọn Filter thành Maxima, khu vực có mật độ dòng điện đỉnh sẽ được tô sáng và đánh dấu trên đồ họa phân tích trong trình biên tập PCB.

Nhấp vào nút để tô sáng lại trên đồ họa, hoặc dùng các nút liên quan () để lần lượt duyệt qua các giá trị/vị trí đỉnh cao nhất theo thứ tự. Đặt các tùy chọn Scope để tô sáng các đỉnh trong vùng PCB hiện đang hiển thị (In View)), hoặc tất cả các đỉnh trên toàn bộ bố trí (Design) – tùy chọn sau sẽ di chuyển và thu phóng đến từng vị trí khi bạn duyệt qua.

Có thể tìm hiểu thêm về khu vực cần xem xét bằng cách bật tính năng Show Arrows của PDNA. Tính năng này chồng nhiều mũi tên lên đồ họa để biểu thị hướng dòng điện (góc của mũi tên) và độ lớn tương đối (kích thước mũi tên) tại vị trí đó. Trong ví dụ này, tính năng xác nhận rằng khu vực có mật độ cao chính là đường dòng điện hồi về từ U1 (ở phía trên) đến vùng GND ở mép dưới của bo mạch.

Một cách để giải quyết vấn đề này là tăng độ rộng đường mạch tại khu vực cần xem xét.

Có thể chỉnh sửa PCB trong khi PDN Analyzer đang hoạt động, nhờ đó có thể cải thiện bố trí theo từng vòng lặp rồi phân tích lại. Nhấp vào nút Clear trong khu vực Views để tắt hiển thị kết quả PDNA trong trình biên tập PCB và tiến hành chỉnh sửa PCB theo yêu cầu.

Sau đó, có thể chạy lại phân tích PDN (nhấp vào ) để kiểm tra kết quả về tính toàn vẹn nguồn. Hai hình dưới đây minh họa sự thay đổi mật độ dòng điện qua mạng GND (trên Top Layer) sau khi tăng độ rộng đường mạch tại vị trí quan trọng đó – hình trên cho thấy kết quả mật độ dòng điện ban đầu, còn hình dưới hiển thị đồ họa mật độ dòng điện sau khi chỉnh sửa PCB.

Những điểm đáng chú ý khi so sánh trước (hình trên) và sau (hình dưới) là:

• Mật độ dòng điện tối đa trên lớp GND đã giảm xuống mức chấp nhận được, xấp xỉ một phần mười giá trị trước đó – từ 65.8A/mm2  xuống 7.1A/mm2.
• Các khu vực có dòng điện lớn nhất, hiện đã có giá trị thấp hơn nhiều, được phân bố đều hơn dọc theo các đường hồi GND thay vì tập trung tại một vị trí có vấn đề.
• Để so sánh đồ họa trực tiếp hơn, hãy đặt thủ công thang đo mật độ dòng điện về giá trị trước đó – chọn tùy chọn thang đo Manual, nhập 65.8 vào trường Max rồi nhấp vào nút để làm mới màn hình.

Vi phạm giới hạn mật độ dòng điện

Một cách khách quan hơn để xác định và giải quyết các vấn đề về tính toàn vẹn nguồn trên các đường dẫn dòng điện của thiết kế PCB là đặt các giới hạn mật độ dòng điện cụ thể; khi vượt quá các giới hạn này, hệ thống sẽ ghi nhận vi phạm. Xem các loại vi phạm khác bên dưới.

Giới hạn mật độ dòng điện cho các lớp bề mặt/lớp trong và via được thiết lập trên thẻ Limits trong hộp thoại Settings. Để mở hộp thoại này, nhấp chuột phải vào tên mô phỏng PDN hiện tại rồi chọn Settings từ menu ngữ cảnh. Các thiết lập giới hạn sẽ áp dụng cho tất cả các lớp bề mặt/lớp trong và via trong thiết kế bo mạch.

Các giới hạn mật độ dòng điện đã đặt được áp dụng cho kết quả phân tích hiện tại, đồng thời có thể thay đổi và đánh giá lại mà không cần chạy lại mô phỏng – việc phát hiện vượt giới hạn là một quá trình hậu phân tích. Mọi mạng có vi phạm đều được hiển thị với đường viền nét đứt màu đỏ.

Trong ví dụ ở đây, mạng nguồn VCCO có các vi phạm mật độ dòng điện. Khi chọn chính mạng VCCO, đường dẫn nguồn VCCO được đánh dấu là có vi phạm bằng đường viền tô sáng.

Di con trỏ lên mạng vi phạm để hiển thị danh sách bật lên gồm các vi phạm hiện có và thông tin chi tiết liên quan. Mục duy nhất trong trường hợp này cho biết mật độ dòng điện trong một via (khoảng 34.5A/mm2) vượt quá giới hạn đã đặt (30A/mm2).

Nhấp đúp vào mục vi phạm để định vị chéo (di chuyển và thu phóng đến) vị trí của nó trên bo mạch. Trong hình bên dưới, chế độ xem đồ họa PDNA được đặt thành 3D, giúp hiển thị rõ hơn via cần xem xét và các kết nối của nó với lớp trên/lớp dưới.

Dữ liệu liên quan đến via này, bao gồm chỉ báo vi phạm mật độ dòng điện, có trên thẻ Via của giao diện PDNA.

Danh sách thông tin via áp dụng cho tất cả các mạng có trong thiết kế hiện tại. Nhấp vào các tiêu đề cột Net và Current Density để sắp xếp danh sách sao cho các via thuộc mạng VCCO được hiển thị theo thứ tự mật độ dòng điện. Mọi giá trị mật độ dòng điện vượt quá giới hạn đã đặt sẽ được tô đỏ.

Các vi phạm khác

Ngoài việc phát hiện các giới hạn Mật độ dòng điện đã chỉ định, PDN Analyzer còn phát hiện các vi phạm về hiệu năng của mạng đang xét, chẳng hạn như các thông số Giới hạn được chỉ định trong cấu hình mô phỏng khi thêm Tải, Nguồn hoặc Phần tử nối tiếp.

Các thông số Giới hạn mô phỏng này bao gồm:

• Dải điện áp chấp nhận được tại Tải
• Dòng điện đầu ra tối đa của Nguồn
• Công suất tiêu tán cho phép trong Nguồn ổn áp tuyến tính và dòng điện đầu ra tối đa của nguồn này.
• Dòng điện đầu ra tối đa của Nguồn ổn áp chuyển mạch.
• Dòng điện tối đa qua Phần tử nối tiếp.

Khi một thông số Giới hạn đã được chỉ định (có giá trị khác không), nếu thông số đó bị vi phạm, phần tử mạng gây ra vi phạm sẽ được tô sáng trong sơ đồ mạng trên giao diện PDNA. Di con trỏ lên phần tử để xem các thông số và kết quả phân tích của phần tử đó.

Trong ví dụ bên dưới, công suất tiêu tán tính được trong Source 1 (bộ ổn áp U1) đã vượt quá thông số Công suất tiêu tán tối đa được xác định là 2W.

Thông tin chi tiết hơn về hiệu năng của mạng nguồn có trong tab mạng tương ứng. Tab này trình bày dữ liệu kết quả phân tích dưới dạng bảng và bao gồm các giá trị công suất tiêu thụ của mạng đã tính toán.

Ví dụ 3

Ví dụ này minh họa cách áp dụng các mô hình mô phỏng nguồn chuyển mạch (SMPS) của PDN Analyzer (VRM) trong một mạng nguồn, đồng thời cho thấy cách một mô hình mạng được cập nhật có thể mang lại kết quả phân tích nguồn chính xác hơn. Ví dụ cũng giới thiệu tổng quan cách sử dụng các tính năng Đầu dò điện áp và Đường đồng mức của PDNA để hiển thị dữ liệu điện áp tại các điểm hoặc vùng cụ thể trên hình dạng bố trí bo mạch.

Ví dụ này dựa trên dự án tham chiếu DB46 Xilinx Daughter Board của Altium và tập trung vào phần mạch SMPS (U5) được sử dụng cho mạng cấp nguồn 1,2 V của thiết kế (1V2).

Một lần nữa, các điều kiện ban đầu cho ví dụ mô phỏng PDN này là:

• dự án DB46 Xilinx Daughter Board đang mở trong Altium Designer
• ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
• các net DC của thiết kế PCB đã được xác định trong hộp thoại PDN Analyzer DC Net Identification, như đã trình bày ở trên. Lưu ý rằng ví dụ này còn yêu cầu các mạng LX và AGND.

Bắt đầu xây dựng mạng nguồn cho ví dụ bằng cách chỉ định net nguồn đầu vào trong một mô phỏng mới (chọn File » New Simulation nếu cần). Như thể hiện trong sơ đồ nguyên lý ở trên, <Power Net> của PDN là 5V và <Ground Net> là GND. Source của mạng 5 V là đầu nối chân cắm HDR_T1 hoặc HDR_B1.

VRM chuyển mạch

Mô hình cho mạch SMPS của thiết kế được thêm vào mạng nguồn 5 V bằng cách chọn VRM(SMPS) làm Device Type của Tải trong hộp thoại Device Properties. Như thể hiện trong sơ đồ nguyên lý của mô hình trong hộp thoại, các nhóm chân IN và OUT được xác định riêng biệt.

Để xác định chính xác mô hình này cho mạch, hãy chỉ định LX làm đầu ra, U5 cho các tùy chọn RefDes và 1.2V làm thông số Vout – như thể hiện trong sơ đồ nguyên lý ở trên. Có thể tùy chọn thiết lập Rout và các thông số hiệu suất/dòng điện cho phù hợp với linh kiện SMPS được sử dụng.

Hoàn tất việc triển khai mô hình SMPS bằng cách thêm VRM vào mạng đầu ra của nó (Add VRM To New Network), mạng này sẽ tự động được chọn làm mạng LX. Sau đó, có thể mở rộng mạng LX để bao gồm mạng nguồn 1,2 V theo sơ đồ nguyên lý.

Các mạng LX và 1V2 được liên kết bằng Phần tử nối tiếp L1 (cuộn cảm hạ áp của SMPS), phần tử này cần được thiết lập điện trở nối tiếp phù hợp. Trong ví dụ này, giá trị được đặt ở mức khá cao là 0.2Ω.

Cuối cùng, thêm U4 làm Tải 0.3A trên mạng 1V2 và chỉ định độ lệch điện áp tải chấp nhận được là +/-5%. Lưu ý rằng các tùy chọn giới hạn Mật độ dòng điện trong tab Limits của hộp thoại Settings cần được đặt thành 0 (trạng thái Không giới hạn mặc định) cho ví dụ này.

Chạy phân tích và lưu ý rằng Tải trên mạng kết hợp LX báo Vi phạm do điện áp mạng 1V2 tại tải (U4) thấp hơn mức chấp nhận được (khoảng 1.14V).

Đầu dò dữ liệu

Ngoài việc diễn giải trực quan đồ họa PDNA và Thang đo trong Trình chỉnh sửa PCB, PDN Analyzer còn cung cấp một số công cụ để diễn giải kết quả phân tích tại các vùng hoặc điểm cụ thể trong bố trí thiết kế, chẳng hạn như Probe đang hoạt động.

Công cụ Đầu dò cho phép ghi lại và so sánh dữ liệu Điện áp hoặc Mật độ dòng điện tại các điểm được chỉ định trong bố trí thiết kế. Tính linh hoạt của công cụ này cung cấp một phương pháp đánh giá chính xác kết quả dữ liệu phân tích trên bất kỳ mạng hoặc lớp nào. Tuy nhiên, trong ví dụ này, công cụ có thể được dùng để xác nhận nguyên nhân gây sụt áp vượt mức cho phép tại tải của mạng 1V2 – rõ ràng là do điện trở của Phần tử nối tiếp L1.

Để đo chênh lệch điện áp bằng đầu dò trên mạng 1V2, trước tiên hãy thiết lập PNDA để chỉ hiển thị Layer MidLayer 1 (là đường dẫn 1,2 V chính đến U4) và Net 1V2. Chọn nút để mở hộp thoại Probe và bật vị trí đầu dò thứ nhất (). Dùng con trỏ chữ thập để chỉ định điểm có điện áp cao nhất (nguồn của mạng 1V2 trên lớp này), sau đó chọn tùy chọn  Difference của đầu dò và chỉ định vị trí thứ hai () – điểm có điện áp thấp nhất, tại tải U4.

Lưu ý rằng số đo Difference của đầu dò cho thấy độ sụt áp chỉ khoảng 3mV trên đường dẫn mạng. Tương tự, hãy kiểm tra đường dẫn mạng LX (bật Top và Bottom Layer), kết quả sẽ cho thấy độ sụt áp chỉ khoảng 0.5mV.

Thực hiện phép đo Chênh lệch điện áp bằng đầu dò between hai mạng (bật Net LX và 1V2, Top và Bottom Layer) cho thấy độ sụt áp 60mV trên cuộn cảm L1, đây là tổn thất điện áp chính gây ra Vi phạm trong phân tích này.

VRM SMPS có cảm biến điện áp

Mạch nguồn xung được sử dụng trong ví dụ này thông thường sẽ dùng một cuộn cảm (L1) có điện trở thấp hơn nhiều. Tuy nhiên, kết quả phân tích ở đây cho thấy rõ rằng mô hình SMPS cơ bản không thể tính đến tổn hao qua L1 – dù vậy, nhìn chung đây không phải là vấn đề trong mạch thực tế.

Trong mạch SMPS của dự án ví dụ, điện áp phản hồi được U5 cảm nhận (tại chân 8) được lấy từ chuỗi điện trở R25–R26, nằm giữa mạng đầu ra 1V2 và mạng đất tương tự AGND. Mạng đất này được nối với mạng GND thông qua điện trở nối mạng 0Ω R118.

Lưu ý rằng, để phục vụ ví dụ này, dự án tham chiếu gốc DB46 Xilinx Daughter Board đã được sửa đổi để bổ sung một phần tử nối mạng bằng điện trở (R118) giữa các mạng GND và AGND, thay cho kết nối đồng trực tiếp.

Để mô phỏng chính xác hơn hoạt động của mạch quanh U5, có thể sử dụng mô hình nguồn xung có cảm nhận từ xa của PDNA thay cho thiết bị SMPS tiêu chuẩn. Mô hình này cung cấp các đầu cực cảm nhận điện áp riêng biệt (S+ và S-), có thể được “gắn” vào bất kỳ chân nào trên các mạng đầu ra đã chỉ định – chẳng hạn như các chân của chuỗi điện trở cảm nhận điện áp trong mạch này.

Bước đầu tiên để tạo mô hình mạng hoàn chỉnh hơn cho mạch SMPS U5 là thêm mạng AGND vào mạng GND hiện có. Sử dụng tùy chọn Extend Network và chọn net AGND.

Mạng AGND được nối với mạng GND qua điện trở R118, như minh họa trong sơ đồ nguyên lý ở trên. Điện trở này cần được đặt Resistance là 0Ω.

Để cập nhật mô hình SMPS trong mạng LX, hãy xóa thiết bị nguồn U5 hiện có (Source 1), rồi thêm mô hình SMPS Sense thay thế vào vị trí đó. Thiết lập kết nối các đầu cực IN và OUT của mô hình như trước. Các đầu cực cảm nhận (S+/S-) được nối vào hai đầu chuỗi điện trở phản hồi của mạch như chỉ ra trong sơ đồ nguyên lý.

Đồng bộ mô hình SMPS thay thế từ mạng LX sang mạng nguồn 5V để các mạng tương ứng với nhau, bằng cách xóa tải U5 của mạng nguồn, rồi áp dụng tùy chọn nguồn Add VRM To Existing Network » 5V trong mạng LX.

Sau đó, có thể phân tích lại mạch đã cập nhật để đánh giá kết quả.  Như minh họa trong hình bên dưới, điện áp tải hiện nằm hoàn toàn trong giới hạn yêu cầu +/-5% và không còn báo vi phạm. Khi cảm nhận điện áp đầu ra tại mạng 1V2, SMPS đã bù sụt áp trên phần tử nối tiếp L1 – do đó, điện áp tại mạng LX cao hơn 60mV.

Mặc dù việc sử dụng mô hình SMPS-sense nâng cao cho mạch cụ thể này mang lại kết quả phân tích chính xác hơn, trong thực tế, các thiết bị SMPS có khả năng cảm nhận từ xa có thể sử dụng kết nối PCB trực tiếp từ các đầu cực cảm nhận đến chính tải, thay vì đến mạng phản hồi gần đó. Trong trường hợp này, cả hai đường cảm nhận (S+ và S-)) sẽ được đi bằng các đường mạch PCB riêng đến hoặc gần các đầu tương ứng của tải.

Đường đồng mức điện áp

Việc xác định vị trí tối ưu cho các đường cảm nhận từ xa của SMPS (như trình bày ở trên) là một trong nhiều ứng dụng của tính năng Voltage Contour trong PDN Analyzer. Tính năng này biểu thị trực quan các vị trí chuyển mức điện áp quan trọng trên bố cục bo mạch.

Tính năng này cho phép hiển thị chồng các đường đồng mức điện áp nét đứt trên các lớp đang hiển thị trong vùng đồ họa của PCB Editor. Có thể chỉ định nhiều đường đồng mức và hiển thị chúng theo phần trăm độ sụt áp của mạng hoặc theo giá trị điện áp cụ thể – xem các tùy chọn Indicate.

Ngoài tập hợp các đường đồng mức tại những mức phần trăm được chỉ định, có thể thêm một đường nữa bằng tùy chọn Slider, cho phép điều chỉnh liên tục vị trí chuyển mức của đường.

Ví dụ, để xác định điểm cảm nhận dương phù hợp tại tải cho một SMPS, nên nối đường cảm nhận tại vị trí có chênh lệch điện áp so với tải nhỏ hơn, chẳng hạn, 20% độ sụt áp tại tải. Với ví dụ SMPS-sense ở trên, đường mạch cảm nhận từ U5 (S+) sẽ nối vào vùng đồng nguồn của mạng 1V2 tại bất kỳ điểm thuận tiện nào giữa các chân tải U4 (bên trái) và đường đồng mức điện áp 20%.

Tương tự, để xác định các vị trí lấy tín hiệu phù hợp cho đường cảm nhận âm (S-) của SMPS (U5), có thể đặt một đường đồng mức điện áp, chẳng hạn 80%, cho đường hồi dòng của tải (U4) trên lớp GND. Trong trường hợp này, vì đây là dòng hồi về cực âm của tải, vị trí thích hợp trên vùng đồng đất để nối đường cảm nhận âm phải nằm bên trong đường bao của đường đồng mức 80%.

Báo cáo phân tích

Để lưu kết quả phân tích tính toàn vẹn nguồn nhằm xem xét thêm hoặc phân phối cho các bên liên quan, PDN Analyzer cung cấp chức năng Report cho dữ liệu và tài liệu. Tính năng báo cáo tạo ra một tài liệu HTML rất toàn diện, bao gồm hình ảnh và dữ liệu cho cả kết quả phân tích hiện tại lẫn bản thân thiết kế bo mạch.

Chọn nút để cấu hình các tùy chọn báo cáo trong hộp thoại HTML Report. Đánh dấu các ô Results để thiết lập mức độ chi tiết được đưa vào báo cáo và xem lại các ảnh đã chụp sẽ được đưa vào thư mục báo cáo () – sử dụng nút trong giao diện chính để chụp ảnh kết quả phân tích.

Nhấp vào nút để tạo báo cáo HTML tương tác và mở thư mục chứa báo cáo, bao gồm tất cả hình ảnh (kể cả ảnh đã chụp) và tệp cấu hình phân tích liên quan (*.pdna).