Tìm kiếm trong: Doc:Tài liệu: Altium Designer
Altium DesignerAltium 365Altium MCAD CoDesignerAltium On-Prem Enterprise ServerAltium CircuitMakerAltium CircuitStudioCompany DashboardAltium Infrastructure ServerAltium Developer Center
Close
Tìm kiếm Tìm kiếm trên Tài liệu
Tài liệu Tài liệu Altium Designer Phân tích thiết kế PCB của bạn Phân tích các mạng nguồn của bạn PDN Analyzer (by CST)

Hướng dẫn ví dụ về PDN Analyzer (by CST)

Updated: October 01, 2025

Để có chức năng phân tích DC Power Integrity mới nhất, hãy xem Power Analyzer by Keysight của Altium.

Ứng dụng PDN Analyzer (PDNA) tương đối dễ sử dụng, về cơ bản bao gồm thiết lập các tham số net mô phỏng PI-DC, chạy mô phỏng rồi diễn giải kết quả. Dữ liệu dùng trong mô phỏng power net của PDN Analyzer được lấy trực tiếp từ dự án thiết kế PCB hiện đang được tải, dự án này có thể được chỉnh sửa lặp đi lặp lại để cải thiện tính toàn vẹn nguồn của các đường cấp nguồn, sau đó chạy lại mô phỏng PDN để kiểm tra kết quả.

Hướng dẫn minh họa cách làm việc với PDN Analyzer này sử dụng hai thiết kế tham chiếu có sẵn từ Altium:

Ngoài ra, phần cài đặt PDN Analyzer còn bao gồm dự án PCB SpiritLevel cùng với một số ví dụ về tệp cấu hình phân tích. Truy cập rồi giải nén dự án và các mẫu thông qua tùy chọn menu PDNA File » Explore Samples.

Thông tin trong hướng dẫn này giả định rằng PDN Analyzer có sẵn trong phiên bản Altium Designer của bạn, và bạn đã có hiểu biết cơ bản về các nguyên lý PI-DC (DC Power Integrity) được sử dụng.

Xem trang PDN Analyzer để biết thông tin về cách truy cập chức năng PDN Analyzer, cũng như các kiến thức cơ bản về mô phỏng PI-DC.

Giao diện PDN Analyzer

Giao diện của phần mở rộng PDN Analyzer được gọi ra dưới dạng một cửa sổ không chặn của Altium Designer, có thể được đặt ở bất kỳ vị trí thuận tiện nào trong không gian làm việc hoặc trên màn hình khác nếu có. Để mở cửa sổ chính PDN Analyzer, hãy mở tài liệu schematic hoặc PCB của một dự án và chọn ứng dụng từ menu Tools (Tools » PDN Analyzer).

GUI của PDN Analyzer với một mạng nguồn đơn được chọn. Các cấu hình hiển thị và kết quả có sẵn ở phần bảng bên dưới.GUI của PDN Analyzer với một mạng nguồn đơn được chọn. Các cấu hình hiển thị và kết quả có sẵn ở phần bảng bên dưới.

GUI của cửa sổ PDNA được bố trí với phần trên dành cho điều khiển tệp/net và phần biểu diễn tương tác của (các) mạng nguồn hiện được chọn, trong khi phần bảng bên dưới cung cấp quyền truy cập vào các tùy chọn phân tích, cài đặt hiển thị và dữ liệu kết quả. PDNA phiên bản 2 hỗ trợ nhiều net liên kết với nhau, cho phép phân tích DC power integrity của toàn bộ thiết kế PCB dưới dạng cấu trúc phân cấp hoặc dưới dạng các power net riêng lẻ.

GUI của PDN Analyzer với toàn bộ hệ phân cấp power net được chọn. Việc hiển thị các mạng và lớp đi kèm được điều khiển trong phần bảng bên dưới.GUI của PDN Analyzer với toàn bộ hệ phân cấp power net được chọn. Việc hiển thị các mạng và lớp đi kèm được điều khiển trong phần bảng bên dưới.

Giao diện PDN cũng cung cấp chế độ màn hình thu gọn (File » Compact Layout) không bao gồm phần bảng bên dưới, rất phù hợp để dock ngang/dọc trong màn hình chính của Altium Designer. Để bật khả năng dock màn hình cho chế độ thu gọn hoặc tiêu chuẩn, hãy nhấp chuột phải vào thanh tiêu đề giao diện PDNA, chọn Allow Dock từ menu ngữ cảnh rồi chọn tùy chọn Horizontally hoặc Vertically.

Xem phần có thể thu gọn bên dưới để biết chi tiết về giao diện người dùng của bảng PDN Analyzer. 

Nhận diện mạng DC

Khi PDN Analyzer được mở lần đầu cho một thiết kế PCB, nó sẽ cố gắng nhận diện tất cả các mạng nguồn DC từ dữ liệu net của thiết kế dựa trên quy ước đặt tên mạng nguồn thông dụng.  Nếu chưa nhận diện được tất cả các net nguồn tiềm năng, hãy bỏ chọn các tùy chọn bộ lọc Qualifiers phù hợp, hoặc để xem tất cả các net, chọn tùy chọn Enable all nets for filtering.

Sử dụng các ô chọn Select để chọn những net nguồn sẽ khả dụng cho bộ phân tích PDNA, và nhập các mức điện áp phù hợp vào các trường Nominal Voltage tương ứng. Nhấp nút Add Selected để điền vào danh sách Currently Identified DC Nets và xác nhận các net này là những mạng nguồn đã được nhận diện.

Lưu ý rằng nhấp đúp vào một mục net được liệt kê trong hộp thoại sẽ cross probe tới net đó trong bố cục PCB.

Có thể nhận diện và áp dụng thêm các net trong quá trình thiết lập phân tích PDN bằng cách chọn nút DC Nets trong giao diện GUI của bộ phân tích.

Các ví dụ phân tích dưới đây được đưa vào để minh họa những khả năng và tính năng chính của PDN Analyzer. Mỗi ví dụ chỉ thể hiện một trong nhiều cấu hình tham số có thể dùng để đánh giá tính toàn vẹn nguồn của mạng theo các cách khác nhau, tùy thuộc vào trọng tâm quan tâm. Lưu ý rằng một phân tích đã hoàn tất thành công có thể được lưu dưới dạng tệp cấu hình PDNA (*.pdna) và tải lại bất cứ lúc nào – File » Save As và File » Open (mặc định trong thư mục PDNAnalyzer_Config của dự án)

Ví dụ 1

Ví dụ này minh họa những bước cơ bản để thiết lập một mô phỏng tính toàn vẹn nguồn với một net nguồn đơn giản và các tải dòng điện của nó. Nó được cấu hình để đánh giá phân phối đường nguồn 5V và đường hồi mass của nó trong dự án tham chiếu SpiritLevel-SL1, khi được tải với màn hình LCD của thiết kế. Trong trường hợp này, đường nguồn 5V được xem như một nguồn điện áp đơn giản, và các mạng được kết nối với nó (chẳng hạn qua công tắc S1) không được bao gồm.

Các điều kiện ban đầu cho ví dụ mô phỏng PDN này là:

  • dự án PCB Spirit Level đang được mở trong Altium Designer
  • ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
  • các DC Net của thiết kế PCB đã được nhận diện trong hộp thoại PDN Analyzer DC Net Identification, như đã nêu ở trên.

Bắt đầu quá trình phân tích bằng cách chỉ định các net nguồn và mass. Nhấp đúp vào các phần tử <Power Net> và <Ground Net> trong đồ họa mạng của GUI để mở hộp thoại Choose Net, tại đó sẽ đưa ra lựa chọn các net nguồn đã được nhận diện.

Nếu cần, sử dụng các tùy chọn điều kiện/bộ lọc của hộp thoại để giới hạn hoặc mở rộng danh sách net được liệt kê, hoặc quay lại màn hình chính và chọn nút  để nhận diện lại các net nguồn DC.

Giờ đây có thể thêm một phần tử Source hoặc Load giữa các mạng nguồn và mass đã chỉ định – lưu ý rằng các chỉ báo trạng thái Ground và Power chuyển sang trạng thái đã chọn (✔). Nhấp chuột phải trong vùng làm việc đồ họa mạng và chọn Add Source (hoặc Add Load) từ menu ngữ cảnh để mở hộp thoại Device Properties. Các bước, như được chỉ ra trong hộp thoại, như sau:

  1. Để thêm một Source nguồn cho mạng, trong trường hợp này là một nguồn điện áp đơn giản, hãy chọn tùy chọn Voltage Source từ menu thả xuống Device Type của hộp thoại.
  2. Trong danh sách kết nối nguồn, PDNA sẽ cố gắng chọn các tùy chọn kết nối net chính xác dựa trên các tham số mạng nguồn – ở đây là giữa các net 5V và GND. Sử dụng các tùy chọn trong menu thả xuống Refdes để chỉ định các điểm kết nối linh kiện của điện áp nguồn. Trong ví dụ này điểm điện áp nguồn được chỉ định là TP1, và đường hồi mass của nó là đầu nối nguồn DC vào của thiết kế J1 (chân 2 và 3).
  3. Ở phần dưới của hộp thoại, các tham số nguồn xác định các thuộc tính của mô hình mô phỏng nguồn điện áp. Tại đây, điện áp nguồn (Vout) được đặt thành 5V và điện trở nội của mô hình (Rout) được giữ ở thiết lập mặc định 0Ω.
  4. Cuối cùng, dòng nguồn tối đa và dòng trên chân (đối với các nguồn có nhiều chân đầu ra) được giữ ở các thiết lập mặc định (0A: Don't Care). Khi Limits được đặt thành các giá trị dòng điện cụ thể, phân tích PDN sẽ báo Violation nếu kết quả mô phỏng vượt quá các giá trị đó.

Sử dụng cùng cách tiếp cận như khi thêm Source vào mạng, hãy thêm một Load và chỉ định các tham số của nó trong hộp thoại Device Properties.

Trong trường hợp này, một tải kiểu current sink (Device Type: IC (Current)) được thêm vào để biểu diễn dòng điện được lấy từ đường 5V bởi linh kiện LCD của thiết kế. Lưu ý rằng cũng có tùy chọn tải thuần trở, bằng cách chọn  Resistor làm Device Type.

Đặt kết nối tải là LCD1 và chỉ định Load Current mà nó sẽ lấy từ nguồn 5V – lưu ý rằng các tiền tố đơn vị (ví dụ, 500m để biểu diễn 0.5A) được hỗ trợ. Mặc dù các thiết lập Limits điện áp là tùy chọn, chúng đã được đặt thành  +/-10% (sử dụng nút liên quan), điều này sẽ kích hoạt vi phạm mô phỏng nếu điện áp tại chính tải giảm xuống dưới 4.5V (hoặc cao hơn 5.5V).

Khi mạng nguồn đã được xác định và mọi tham số đã được chỉ định (tất cả các phần tử mạng đều có trạng thái ✔), phân tích PDN có thể được chạy bằng cách chọn nút . Tiến trình của mô phỏng được hiển thị dưới tab Messages dưới dạng một luồng sự kiện, đồng thời cũng sẽ chỉ ra nguyên nhân gây lỗi mô phỏng nếu quá trình không thể hoàn tất.

Khi một phân tích được chạy, cấu hình mô phỏng hiện tại – các net, source/load đã chỉ định, v.v. cùng các tham số liên quan – sẽ được lưu cùng với dữ liệu kết quả phân tích (File » Explore; xem thư mục PDNAnalyzer_Ouput). Thiết lập cấu hình này có thể được khôi phục bất cứ lúc nào cho mô phỏng hiện tại bằng cách nhấp chuột phải vào tên mô phỏng và chọn Revert từ menu ngữ cảnh.

Kết quả tức thời của phân tích PDN có thể được thấy trong đồ họa mạng, bao gồm các mức điện áp và dòng điện tải/nguồn đã tính toán (nếu áp dụng), và việc tô sáng bất kỳ phần nào của mạng gây ra Violation tham số. Lưu ý rằng tab Visual hiện đang được chọn và hoạt động.

Di chuột qua bất kỳ phần tử nào trong mạng (Load, Source hoặc Series Element) để xem thêm thông tin như các tham số đã chỉ định và kết quả phân tích của nó.

Hiển thị trực quan trong PCB Editor

Kết quả mô phỏng giờ đây có thể được xem dưới dạng đồ họa trong PCB editor của Altium Designer, dưới sự điều khiển của các thiết lập có sẵn trong tab Visual của PDNA.  Đặt các tùy chọn hiển thị để hiển thị Voltage cho cả Layers (Top và Bottom) của 5V Net – đây là các thiết lập hiển thị mặc định ban đầu. Kết quả của bộ phân tích được render trong PCB Editor để thay thế lớp phủ đồ họa PCB hiện có.

Chế độ xem độ sụt áp trên đường net đã chọn, trong trường hợp này từ nguồn 5V tại TP1 tới linh kiện LCD1, được render bằng một dải màu tương ứng với thang Voltage hiển thị ở dưới cùng của khung nhìn. Điều này được thể hiện dưới dạng phần trăm điện áp (tùy chọn Per Rail dưới Color Scale), hoặc dưới dạng dải điện áp thực (tùy chọn Displayed).

Trong hình ảnh bên dưới, sự chuyển màu dọc theo đường mạng trên bo mạch biểu thị độ sụt áp tổng thể của nó, trong đó mức tối thiểu (0%: xanh dương) do tổn hao IR nằm tại linh kiện LCD1, và mức tối đa (100%: đỏ) nằm tại điểm nguồn điện áp đã chỉ định (TP1).

Để hiển thị phân tích dòng điện tương ứng cho mạng, hãy chọn tùy chọn Current Density của tab Visual. Ở đây, các mức màu trong đường mạng trên bo mạch liên hệ với phần trăm biến thiên mật độ dòng điện, trong đó 100% (đỏ) biểu thị mật độ dòng điện tính toán lớn nhất trong bố cục đường mạng, và 0% (xanh dương) là nhỏ nhất – nhiều khả năng là 0A/mm2.

Lưu ý rằng mặc dù tùy chọn thang điện áp/dòng điện thay thế (Displayed) là kiểu thang trực quan hơn cho việc hiển thị các mạng đơn lẻ, nó cung cấp thông tin hữu ích hạn chế khi hiển thị đồng thời nhiều mạng điện áp – chẳng hạn 5V and GND trong ví dụ này, hoặc khi một số mạng nguồn trong thiết kế đã được phân tích.

Để hiển thị và phân tích các kết quả tính toàn vẹn nguồn trong đường hồi GND của ví dụ, hãy bỏ chọn tùy chọn mạng 5V trong danh sách Net dưới tab Visual của PDNA rồi chọn mạng GND. Đường hồi mass đi qua cả các lớp Top và Bottom của thiết kế, và có thể được hiển thị riêng lẻ trong PCB Editor bằng cách chọn từng mục trong danh sách Layer của PDNA.

Hình ảnh bên dưới cho thấy hiển thị Voltage cho lớp Bottom của net GND, với thang Color Scale được đặt thành Displayed. Mức sụt áp cao nhất (đỏ: xấp xỉ 0.5mV) nằm tại chân GND của LCD, trong khi mức sụt áp thấp nhất (xanh dương: xấp xỉ 0V) nằm tại điểm hồi của nguồn điện áp (J1).

Chuyển sang tùy chọn Current Density của PDNA sẽ hiển thị các “điểm nóng” dòng điện cực đại bằng màu đỏ. Bản thân mức mật độ dòng điện cực đại (1.74 A/mm2) rất thấp và hoàn toàn nằm trong giới hạn chấp nhận được.

Điều khiển và tùy chọn hiển thị

PDN Analyzer cung cấp một số tùy chọn hiển thị tương tác để xác định cách các kết quả phân tích được biểu diễn đồ họa trong PCB Editor của Altium Designer. Cùng với các tùy chọn cho Color Scale hiển thị, đồ họa có thể được chuyển đổi giữa kiểu render 2D và 3D, trong đó kiểu sau cung cấp góc nhìn giá trị về kết quả phân tích qua Via và giữa các lớp.

Một tùy chọn cũng được cung cấp để Clear các kết quả phân tích khỏi hiển thị trong editor, khi đó tự động trở về chế độ render đồ họa của bố cục bo mạch tiêu chuẩn. Ngược lại, tùy chọn Overlay của khung nhìn cho phép hiển thị bố cục bo mạch, và sẽ được render cùng với bất kỳ kết quả phân tích nào đang hiển thị. Tùy chọn này đặc biệt hữu ích để xác nhận vị trí của một điểm đáng quan tâm trong kết quả phân tích trên chính bố cục bo mạch.

Làm việc với tải

Có thể thêm các tải khác vào mạng khi cần, rồi chạy lại phân tích nguồn để đánh giá kết quả. Ví dụ, để thêm dòng tải nhỏ (giả sử, 15mA) do LED nguồn của thiết kế gây ra, hãy chọn điện trở nối tiếp của nó (R15) làm kết nối với đường 5V, và chân LED làm kết nối GND.

PDN Analyzer cũng cho phép chỉ định các kết nối chân thiết bị cho một tải, từ đó cho phép tạo nhiều mô hình tải cho một linh kiện duy nhất tiêu thụ các dòng điện khác nhau qua các chân khác nhau.

Thiết bị LCD trong dự án ví dụ minh họa cho tình huống này, trong đó kết nối 5V của nó tại chân 15 (LED+) cấp nguồn cho đèn nền hiển thị, trong khi kết nối 5V tại chân 2 (VDD) cấp nguồn cho logic bên trong – trên thực tế, chân 15 sẽ tiêu thụ dòng điện lớn hơn đáng kể so với chân 2.

Khi đã được thêm trước đó dưới dạng một mô hình tải PDNA đơn, cả hai chân của LCD1 được chỉ định (mặc định) là kết nối tải 5V, và phân tích PDN đã phân bố dòng tải của LCD1 đều nhau giữa hai chân này. Để cải thiện độ chính xác của phân tích nguồn, linh kiện LCD1 có thể được biểu diễn thành two mô hình tải: một cho mỗi chân 5V và dòng tải liên quan của nó. Thay đổi này có thể được thực hiện bằng cách chỉnh sửa các tham số chân của mô hình tải LCD1 hiện có, sau đó thêm một tải khác cho chân được tách riêng.

Mở mô hình tải LCD1 hiện có bằng cách nhấp đúp vào biểu tượng của nó trong đồ họa mạng để mở hộp thoại Device Properties, sau đó nhấp đúp vào trường Pins(s) của mục net nguồn 5V. Chế độ chỉnh sửa chân kết quả cho phép chọn từng chân riêng lẻ của thiết bị cho tải đó. Bỏ chọn chân 2 để cấu hình lại tải chỉ cho chân 15 (LED+), và điều chỉnh tham số Load Current thành, ví dụ, 75mA để biểu diễn dòng đèn nền LCD.

Tiếp theo, tạo một tải mạng 5V khác cho LCD1 và đặt chân 2 ở trạng thái hoạt động (với chân 15 bị vô hiệu hóa) để biểu diễn tải VDD, có thể được đặt thành Load Current thấp hơn phù hợp – ví dụ, 20mA.

Sau đó, mạng nguồn 5V có thể được phân tích lại để có được biểu diễn chính xác hơn về tải LCD1 qua các đường mạng.

Sự khác biệt trong phân bố dòng tải có thể thấy khi so sánh mật độ dòng điện của các track mạng nguồn LCD1 giữa cách bố trí tải ban đầu và cách bố trí tải đã cập nhật. Các hình ảnh phân tích Current Density bên dưới cho thấy kết quả của mô hình LCD1 tải đơn ban đầu ở bên trái, và kết quả tải đa mô hình đã cập nhật ở bên phải.

Lưu ý mật độ dòng điện trong các track cấp cho chân 2 (pad LCD ở phía bên trái) và 15. Phiên bản cập nhật cho thấy chính xác rằng phần lớn dòng điện của LCD đi tới chân 15 (pad LCD ở phía bên phải), thay vì phân bố đều giữa hai chân như trường hợp trước đó (hình bên trái).

 

Cài đặt mô phỏng

Kết quả từ một phân tích, và đặc biệt là mức độ tổn hao IR trong các shape trên bo mạch, cũng sẽ phụ thuộc vào đặc tính độ dẫn điện của đồng trên bo mạch và độ dày thành Via. Để xem và chỉnh sửa các thiết lập này, hãy chọn tab Simulation trong hộp thoại Settings – để truy cập hộp thoại, nhấp chuột phải vào tên phân tích hiện tại và chọn Settings từ menu ngữ cảnh.

Độ dẫn điện của kim loại

Phần Metal Conductivity của hộp thoại cung cấp thông tin chi tiết và các thiết lập cho giá trị độ dẫn điện (nghịch đảo của điện trở suất; 1/R) của kim loại được dùng trong thiết kế. Độ dẫn điện cơ bản (hoặc điện trở suất), hệ số nhiệt độ, và/hoặc nhiệt độ có thể được chọn hoặc sửa đổi trong hộp thoại để phản ánh các đặc tính cấu trúc bo mạch của thiết kế:

  • Pure Copper – đồng thường được giả định có độ dẫn điện là 5.88e7S/m tại 25°C, và hệ số nhiệt của độ dẫn điện là 0.4%/°C. Hệ số nhiệt độ dương này có nghĩa là việc tăng thiết lập Temp. Compensation trong hộp thoại từ 25°C lên 125°C (độ lệch 100°C) sẽ làm giảm độ dẫn điện mô phỏng xuống 40%, còn 3.53e7S/m, chẳng hạn.
  • PCB Copper – đây là thiết lập mặc định cho mô phỏng, và phản ánh các giá trị độ dẫn điện được nêu trong tài liệu ngành như đại diện cho kim loại có trong đồng điện kết tủa (ED) của PCB, được đo là 4.7e7S/m tại 25°C, với hệ số nhiệt là 0.4%/°C.
  • Custom – chọn tùy chọn này để nhập các giá trị Conductivity hoặc Resistivity cụ thể cho mô phỏng.

Lưu ý rằng giá trị Sim Conductivity được hiển thị biểu thị giá trị độ dẫn điện cuối cùng sau khi tính đến tất cả các tham số – giá trị Sim Resistivity là giá trị nghịch đảo của nó.

Via

Đặt giá trị Via Wall Thickness trong hộp thoại để chỉ định trọng lượng kim loại thành Via cho tất cả các Via trong phân tích mô phỏng thiết kế.

Thiết lập này có thể ảnh hưởng đáng kể đến tổn hao DC của mạng nguồn do điện trở vốn có của một Via thành mỏng (được mạ). Tuy nhiên, khi có kích thước/trọng lượng đủ lớn, một Via sẽ không cản trở hiệu năng DC của thiết kế, và sẽ cho thấy cùng mật độ dòng điện như các trace nguồn mà nó kết nối – cũng như không có tổn hao điện áp đáng kể giữa các điểm kết nối của nó. Một ví dụ phân tích DC về tổn hao qua Via được trình bày trong phần bên dưới.

Xét theo mô phỏng, kích thước Via và độ dày thành thực tế xác định lượng vật liệu dẫn điện mà Via biểu diễn, và do đó xác định điện trở/độ dẫn điện của nó. Mô phỏng giả định rằng đường kính Via biểu thị kích thước lỗ hoàn thiện, và độ dày thành via sau đó làm tăng đường kính Via. Do đó: Finished Hole Diameter + (2 x Wall_Thickness) = Drill Diameter.

Ví dụ 2

Ví dụ này minh họa cách triển khai một chuỗi các mạng được kết nối có thể được phân tích như một tổng thể, đồng thời tính đến các tham số của các phần tử nối tiếp liên kết chúng. Nó cũng cung cấp cái nhìn tổng quan về việc thêm các nguồn Voltage Regulator Model (VRM), vốn cũng hoạt động như các liên kết giữa các mạng, và cách xây dựng một phân cấp hoàn chỉnh của mạng nguồn trong thiết kế.

Ví dụ này mô hình hóa mạng PWR_IN đến 5V của dự án tham chiếu SpiritLevel-SL1, và bao gồm cả hai VRM 3.3V (VCCO) và 1.8V (VCCINT) để tạo ra một cấu trúc mạng nguồn hoàn chỉnh.

Các điều kiện ban đầu cho ví dụ mô phỏng PDN này là:

  • dự án PCB Spirit Level đang được mở trong Altium Designer
  • ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
  • các DC Net của thiết kế PCB đã được nhận diện trong hộp thoại PDN Analyzer DC Net Identification, như đã nêu ở trên.

Bắt đầu quá trình xây dựng mạng nguồn ví dụ bằng cách chỉ định net nguồn đầu vào (PWR_IN) trong một mô phỏng mới (chọn File » New Simulation, nếu cần). Như được chỉ ra trong schematic của dự án, tham số PDN <Power Net> là PWR_IN, <Ground Net> là GND, và Source là J1.

Mở rộng mạng thông qua các phần tử nối tiếp

Để mô hình hóa toàn bộ đường nguồn từ mạng PWR_IN tới mạng 5V, cần thêm cầu chì nối tiếp (F1) và các linh kiện công tắc (S1) cùng với net trung gian giữa chúng. Trong giao diện PDNA, các phần tử này được thêm vào bằng cách mở rộng tuần tự mạng nguồn. Mỗi “phần mở rộng” net được kết nối bằng một mô hình phần tử nối tiếp phổ dụng.

Một net được mở rộng bằng cách trước tiên nhấp chuột phải trong mạng mà bạn muốn thêm vào và chọn tùy chọn Extend Network từ menu ngữ cảnh. Trong hộp thoại Choose Net, chọn mạng được kết nối với PWR_IN bởi một phần tử nối tiếp, trong trường hợp này là NetD1_2 – mạng bắc cầu giữa F1 và chân 3 của S1, được nhận diện là chân 2 của diode D1.

Vì mạng này có khả năng chưa được đăng ký trong giai đoạn Nhận diện mạng DC ban đầu, hãy bỏ chọn tùy chọn List DC nets only trong hộp thoại Choose Net để hiển thị net đó cho việc lựa chọn.

Quá trình mở rộng net sẽ tự động thêm một Series Element giữa hai net – nhấp đúp vào phần tử này để chỉ định kết nối và tham số của nó trong hộp thoại Device Properties. Mô hình Series Element bao gồm một nguồn điện áp nối tiếp với một điện trở, cho phép mô hình hóa cơ bản các linh kiện như điện trở, cuộn cảm, diode và công tắc, v.v.

Trong trường hợp này, Series Element là linh kiện cầu chì F1, được chọn trong các tùy chọn RefDes kết nối và được gán giá trị Resistance nội danh định là 0.1Ω. Nếu Series Element là một linh kiện bán dẫn, chẳng hạn diode, thì tham số Voltage Drop sẽ được chỉ định cùng với giá trị Resistance nội của thiết bị.

Tiếp theo sơ đồ nguyên lý, bước kế tiếp là mở rộng net D1_2 tới net nguồn 5V thông qua linh kiện công tắc S1. Tương tự như trên, chọn Extend Net từ menu ngữ cảnh khi nhấp chuột phải và chọn net cần mở rộng tới trong hộp thoại Choose Net.

Phần tử nối tiếp được thêm vào trong trường hợp này là S1, phần tử này kết nối net D1_2 với mạng đầu ra 5V thông qua các chân 3 đến 2 (xem schematic). Vì công tắc đầu vào dự phòng của S1 (chân 1) được nối với kết nối đầu ra của nó (chân 2), và không mang dòng tải, nên ví dụ như chân 1 có thể được loại khỏi phân tích mạng bằng cách dùng pin selection options của hộp thoại Device Properties – nhấp đúp vào trường Pin(s) của mục terminal OUT.

Có thể thêm tải vào phần 5V của các mạng nguồn đã kết nối – trong trường hợp này là tải của module hiển thị LCD1.

Khi chạy lại phân tích, cả dữ liệu lẫn phần biểu diễn đồ họa trong PCB Editor sẽ bao gồm cả ba mạng nguồn đã kết nối, đồng thời hiển thị dòng điện và sụt áp được tính toán qua các Series Element liên kết.

Including Voltage Regulator Models

PDN Analyzer cung cấp các Voltage Regulator Model (VRM) chủ động có thể được chèn giữa các mạng điện áp đầu vào và đầu ra. Khi được thêm vào các mạng nguồn PDNA, chúng thể hiện đồng thời như một Load trên mạng điện áp đầu vào và một Source trên mạng điện áp đầu ra. Các tùy chọn mô hình VRM gồm có bộ điều áp tuyến tính, chuyển mạch và bộ điều áp chuyển mạch có cảm biến từ xa.

Dự án tham chiếu SpiritLevel-SL1 sử dụng các bộ điều áp tuyến tính để tạo ra các rail nguồn 3.3V (VCCO) và 1.8V (VCCINT). Khi bộ điều áp VCCO (U3) được thêm vào mạng mô phỏng PDNA, nó được biểu diễn như một tải trên mạng đầu vào 5V và như một Source cho mạng 3.3V. 

Để đặt bộ điều áp tuyến tính U3 làm tải trên mạng 5V (như đã thực hiện trong quy trình ở trên), hãy thêm một Load vào mạng 5V và chọn tùy chọn VRM (Linear) làm Device Type trong hộp thoại Device Properties. Thiết lập các kết nối của mô hình như được chỉ ra trong sơ đồ nguyên lý và chỉ định chân Ref làm kết nối GND của R14. Điểm tham chiếu này có thể nằm ở một vị trí khác và có thể phù hợp hơn trong khu vực lân cận trên PCB, tùy theo bố trí mạng GND.

Để hoàn tất VRM, đặt tham số điện áp đầu ra của nó (Vout: 3.3V), và tùy chọn thêm điện trở đầu ra (nội bộ), dòng bias tĩnh và bất kỳ Limits nào mà bạn muốn được phát hiện trong quá trình phân tích.

PDNA có tính năng tự động thêm mô hình phía đầu ra của VRM như một Source vào net điện áp đầu ra đích, và nếu cần thì tạo mạng đó.

Trong ví dụ này, nhấp chuột phải vào mô hình tải VRM vừa tạo (Load2: U3) và chọn tùy chọn Add VRM To New Network. Thao tác này sẽ tự động tạo mạng VCCO với mô hình phía đầu ra của VRM (Source 1: U3) làm một nguồn điện áp Source (3.3V).

Lưu ý rằng hai biểu hiện của VRM 3.3V, gồm mô hình đầu vào của nó như một Load trên net 5V và mô hình đầu ra của nó như một Source cho net 3.3V, có tính tương tác và thực chất là cùng một mô hình. Vì vậy, VRM có thể được truy cập và chỉnh sửa từ một trong hai mạng trong giao diện PDNA.

Mạng VCCO mới giờ có thể được chọn và thêm một Load phù hợp. Trong ví dụ này, đó là dòng tải 0.2A được rút qua nhiều chân của linh kiện U1.

Cấu trúc mạng nguồn hoàn chỉnh hiện bao gồm hai mạng (PWR_IN và VCCO) được kết nối với nhau bởi VRM loại tuyến tính 3.3V. Khi chọn cấp cao nhất của phân cấp mạng trong cấu trúc tệp PDNA hiện tại, đồ họa mạng sẽ cung cấp cái nhìn tổng quan dạng khối về các liên kết giữa các net nguồn.

Trong ví dụ này, VRM được thêm như một Load vào mạng 5V (điện áp đầu vào), sau đó được dùng để tự động tạo mạng điện áp đầu ra 3.3V (VCCO) với VRM làm một Source. Quy trình ngược lại cũng có thể thực hiện được, và trong một số trường hợp có thể thuận tiện hơn. Khi đó, VRM được thêm vào mạng điện áp đầu ra như một Source, và mô hình đó được thêm vào mạng điện áp “đầu vào” như một Load (Add VRM To New Network hoặc Add VRM To Existing Network).

Phân tích PDN sẽ cho ra kết quả cho mạng tổng hợp, bao gồm cả VRM. Về mặt đồ họa, PCB Editor sẽ hiển thị tất cả các mạng khi chọn cấp cao nhất của phân cấp mạng trong giao diện PDNA. Chọn một mạng riêng lẻ trong danh sách để giới hạn đồ họa hiển thị cho mạng đó, và bật/tắt các tùy chọn Net và Layer ở panel dưới để điều khiển thêm cách xem.

Lưu ý rằng đường đi mạng GND trong ví dụ này giờ sẽ bao gồm cả phần đóng góp dòng hồi tiếp từ các mạng PWR_IN và VCCO.

Mạng phân phối nguồn của dự án ví dụ có thể được hoàn thiện bằng cách thêm VRM còn lại (U4) và mạng đầu ra nguồn 1.8V của nó (VCCINT).

Thêm một Linear VRM vào mạng 5V như đã mô tả trước đó, và đặt tham số Vout của nó thành 1.8V.

Thêm VRM (ở đây là Load 3) vào một mạng mới để tạo mạng nguồn 1.8V (VCCINT).

Thêm một Load phù hợp vào mạng VCCINT – ở đây là các chân nguồn 1.8V của linh kiện U1.

Phân cấp mạng trong giao diện PDNA giờ sẽ hiển thị đầy đủ cả ba mạng liên kết với nhau.

Phân tích PDN sẽ cho ra kết quả cho mạng tổng hợp, bao gồm cả các VRM.

Một lần nữa lưu ý rằng mạng GND giờ bao gồm dòng hồi tiếp cho cả ba mạng, vốn dùng chung các shape trên lớp GND. Mức mật độ dòng điện cực đại của nó (65.8 A/mm2) hiện đã cao và có khả năng vượt quá giới hạn chấp nhận được.

Locating Power Integrity issues

PDN Analyzer cung cấp một loạt đầy đủ thông tin đồ họa và dữ liệu có thể dùng để đánh giá và xử lý sự cố power integrity của một thiết kế PCB đã được phân tích.

Lấy ví dụ ở trên, phân tích đường đi của mạng GND Top Layer cho thấy tồn tại mật độ dòng điện cao ở mức không thể chấp nhận, được chỉ ra bởi giá trị cực đại trên thang đo là 65.8A/mm2. Vị trí của khu vực có vấn đề không thể thấy ngay lập tức, nhưng có thể được làm lộ ra bằng tính năng Highlight Peak Values của PDNA.

Khi được chọn, với tùy chọn Filter được đặt thành Maxima, vùng Current Density cực đại sẽ được làm nổi bật và đánh dấu trên đồ họa phân tích trong PCB Editor.

Nhấp nút để lặp lại việc tô sáng đồ họa, hoặc dùng các nút liên quan () để lần lượt duyệt qua các giá trị/vị trí đỉnh cao nhất theo thứ tự. Đặt các tùy chọn Scope để bao gồm các đỉnh được tô sáng trong vùng PCB hiện đang hiển thị (In View), hoặc tất cả các đỉnh của toàn bộ layout (Design) – với tùy chọn sau, màn hình sẽ pan và zoom đến từng vị trí khi bạn duyệt qua.

Có thể suy ra thêm thông tin về một khu vực đáng quan ngại bằng cách bật tính năng Show Arrows của PDNA, tính năng này phủ nhiều mũi tên đồ họa chỉ hướng dòng điện (góc của mũi tên) và độ lớn tương đối (kích thước mũi tên) tại vị trí đó. Trong ví dụ này, nó xác nhận rằng vùng mật độ cao là đường hồi dòng từ U1 (ở phía trên) về vùng GND ở rìa dưới của bo mạch.

Một cách để giải quyết vấn đề này là tăng bề rộng trace tại khu vực đáng quan ngại.

Việc chỉnh sửa PCB có thể được thực hiện trong khi PDN Analyzer vẫn đang hoạt động, cho phép cải thiện layout theo cách lặp và sau đó phân tích lại. Nhấp nút Clear trong vùng Views để tắt kết quả PDNA trong PCB Editor rồi tiến hành chỉnh sửa PCB cần thiết.

Sau đó có thể chạy lại phân tích PDN (nhấp ) để kiểm tra kết quả power integrity. Hai hình dưới đây minh họa sự thay đổi của Current Density qua mạng GND (trên Top Layer) do tăng bề rộng trace tại điểm quan trọng đó – hình trên cho thấy kết quả Current Density ban đầu, còn hình dưới cho thấy đồ họa Current Density sau khi PCB được sửa đổi.

Những điểm đáng chú ý trong phép so sánh trước (hình trên) và sau (hình dưới) này là:

  • Mức Current Density cực đại trong lớp GND đã giảm xuống mức chấp nhận được, xấp xỉ bằng một phần mười giá trị trước đó – từ 65.8A/mm2  xuống 7.1A/mm2.
  • Các vùng dòng điện cực đại, giờ có giá trị thấp hơn nhiều, được phân bố đồng đều hơn trên các đường hồi GND thay vì tập trung vào một vị trí có vấn đề.
  • Để so sánh đồ họa trực quan hơn, hãy đặt thủ công thang đo Current Density về giá trị trước đó – chọn tùy chọn thang đo Manual, nhập 65.8 vào trường Max và nhấp nút để làm mới hiển thị.

Current Density Limit Violations

Một cách khách quan hơn để xác định và xử lý các vấn đề power integrity trong các đường dẫn dòng điện của thiết kế PCB là định nghĩa các giới hạn Current Density cụ thể để kích hoạt vi phạm khi bị vượt quá. Xem bên dưới để biết other types of violations.

Giới hạn Current Density cho các Surface/Internal Layer và Via được chỉ định trong tab Limits của hộp thoại Settings, được mở bằng cách nhấp chuột phải vào Name mô phỏng PDN hiện tại và chọn Settings từ menu ngữ cảnh. Các thiết lập Limit được áp dụng sẽ áp dụng cho tất cả Surface/Internal Layer và Via trong thiết kế bo mạch.

Các giới hạn Current Density được chỉ định áp dụng cho kết quả của lần phân tích hiện tại, và có thể được thay đổi cũng như đánh giá lại mà không cần chạy lại mô phỏng – việc phát hiện Limit là một quy trình hậu phân tích. Bất kỳ mạng nào chứa vi phạm sẽ được hiển thị với đường viền đỏ nét đứt.

Trong trường hợp ví dụ được hiển thị ở đây, mạng nguồn VCCO chứa các vi phạm Current Density. Khi chính mạng VCCO được chọn, đường dẫn nguồn VCCO được cho thấy là đang vi phạm thông qua đường viền được làm nổi bật.

Di chuột qua mạng đang vi phạm để hiển thị danh sách pop-up các vi phạm hiện tại của nó và chi tiết liên quan. Mục duy nhất trong trường hợp này cho biết rằng Current Density trong một Via (xấp xỉ 34.5A/mm2) vượt quá giới hạn đã định nghĩa (30A/mm2).

Nhấp đúp vào mục vi phạm để cross probe đến (pan và zoom đến) vị trí của nó trên bo mạch. Trong hình dưới đây, chế độ xem đồ họa PDNA được đặt thành chế độ 3D, giúp hiển thị rõ hơn Via đang được quan tâm và các kết nối Top/Bottom Layer của nó.

Lưu ý rằng nhằm mục đích minh họa một Violation đơn lẻ, Via đã được giảm kích thước trong thiết kế bo mạch của dự án Spirit Level project.

Dữ liệu liên quan cho Via này, bao gồm chỉ báo về vi phạm Current Density của nó, có sẵn trong tab Via của giao diện PDNA.

Danh sách thông tin Via áp dụng cho tất cả các mạng có trong thiết kế hiện tại. Bật/tắt các tiêu đề cột Net và Current Density để sắp xếp danh sách sao cho hiển thị các Via của mạng VCCO được sắp theo Current Density. Bất kỳ giá trị Current Density nào vượt quá giới hạn đã định nghĩa sẽ được tô đỏ.

Nhấp đúp vào bất kỳ mục nào trong danh sách Via để cross probe tới vị trí của nó trên đồ họa bo mạch PDNA.

Other Violations

Cùng với việc phát hiện các giới hạn Current Density đã chỉ định, PDN Analyzer cũng sẽ phát hiện các vi phạm hiệu năng mạng được nhắm mục tiêu, chẳng hạn như bất kỳ tham số Limit nào đã được chỉ định trong cấu hình mô phỏng khi thêm một Load, Source hoặc Series Element.

Các tham số Limit mô phỏng này bao gồm:

  • Dải điện áp chấp nhận được tại một Load
  • Dòng đầu ra tối đa từ một Source
  • Công suất tiêu tán cho phép trong một Linear Regulator Source, và dòng đầu ra tối đa của nó.
  • Dòng đầu ra tối đa từ một Switchmode Regulator Source.
  • Dòng tối đa qua một Series Element.
Không giống các tham số mô phỏng phần tử mạng (chẳng hạn điện áp Source hoặc cài đặt dòng Load), vốn được xử lý trong khi chạy phân tích, việc phát hiện mọi vi phạm tham số Limit (chẳng hạn điện áp tối thiểu được chỉ định tại một Load) là một quy trình hậu phân tích. Điều này có nghĩa là thay đổi giá trị của một tham số Limit sẽ được phát hiện ngay lập tức mà không cần chạy lại phân tích mô phỏng.

Nếu một tham số Limit đã được chỉ định (có giá trị khác 0), vi phạm tham số đó sẽ khiến phần tử mạng gây lỗi được làm nổi bật trong đồ họa mạng của giao diện PDNA. Di chuột qua phần tử để xem các tham số và kết quả phân tích của nó.

Trong ví dụ được hiển thị bên dưới, công suất tiêu tán được tính toán trong Source 1 (bộ điều áp điện áp U1) đã vượt quá tham số Power Dissipation tối đa được định nghĩa của nó là 2W.

Thông tin chi tiết hơn về hiệu năng của một mạng nguồn có sẵn trong tab mạng của nó, tab này trình bày dạng bảng của dữ liệu kết quả phân tích và bao gồm các giá trị tiêu thụ công suất mạng đã tính toán.

Example 3

Ví dụ này minh họa việc áp dụng các mô hình mô phỏng Switch Mode Power Supply (SMPS) (VRM) của PDN Analyzer trong một mạng nguồn, đồng thời cho thấy cách một mô hình mạng được cập nhật có thể mang lại kết quả phân tích nguồn chính xác hơn. Ví dụ cũng cung cấp cái nhìn tổng quan về việc sử dụng các tính năng Voltage Probe và Contour của PDNA để hiển thị dữ liệu điện áp tại các điểm hoặc khu vực cụ thể trong shape của layout bo mạch.

Ví dụ này dựa trên dự án tham chiếu DB46 Xilinx Daughter Board của Altium, và tập trung vào phần SMPS (U5) được dùng cho mạng nguồn 1.2V của thiết kế (1V2).

Một lần nữa, các điều kiện tiên quyết cho ví dụ mô phỏng PDN này là:

  • dự án DB46 Xilinx Daughter Board đang được mở trong Altium Designer
  • ứng dụng PDN Analyzer đang hoạt động (Tools » PDN Analyzer)
  • các DC Net của thiết kế PCB đã được nhận diện trong hộp thoại PDN Analyzer DC Net Identification, như đã outlined above. Lưu ý rằng trong ví dụ này, các mạng LX và AGND cũng cần thiết.

Bắt đầu quá trình xây dựng mạng nguồn ví dụ bằng cách chỉ định net nguồn đầu vào trong một mô phỏng mới (chọn File » New Simulation, nếu cần). Như được chỉ ra bởi sơ đồ nguyên lý ở trên, PDN <Power Net> là 5V và <Ground Net> là GND. Source cho mạng 5V là đầu nối header HDR_T1 hoặc HDR_B1.

Switch Mode VRM

Mô hình cho mạch SMPS của thiết kế được thêm vào mạng nguồn 5V bằng cách chọn VRM(SMPS) làm Load Device Type trong hộp thoại Device Properties. Như được chỉ ra bởi sơ đồ của mô hình trong hộp thoại, các nhóm chân IN và OUT được định nghĩa riêng biệt.

Để định nghĩa chính xác mô hình này cho mạch, hãy chỉ định LX làm đầu ra, U5 cho các tùy chọn RefDes và 1.2V làm tham số Vout – như được hiển thị trong sơ đồ ở trên. Tùy chọn đặt các tham số Rout và hiệu suất/dòng điện để tương ứng với thiết bị SMPS được sử dụng.

Hoàn tất việc triển khai mô hình SMPS bằng cách thêm VRM vào mạng đầu ra của nó (Add VRM To New Network), mạng này sẽ được tự động chọn làm mạng LX. Sau đó mạng LX có thể được mở rộng để bao gồm mạng nguồn 1.2V, theo schematic.

Các mạng LX và 1V2 được liên kết bởi Series Element L1 (cuộn cảm buck của SMPS), phần tử này nên được đặt để có điện trở nối tiếp phù hợp. Trong ví dụ này, điện trở được đặt ở mức tương đối cao là 0.2Ω.

Cuối cùng, thêm U4 làm Load 0.3A trên mạng 1V2 và chỉ định độ lệch điện áp tải chấp nhận được là +/-5%. Lưu ý rằng các tùy chọn giới hạn Current Density trong tab Limits của hộp thoại Settings dialog nên được đặt thành 0 (điều kiện No Limit mặc định) cho ví dụ này.

Chạy phân tích và lưu ý rằng Load trên mạng tổng hợp LX cho thấy có Violation, nguyên nhân là do điện áp mạng 1V2 tại tải (U4) thấp ở mức không thể chấp nhận được (khoảng 1.14V).

Data Probe

Cùng với việc diễn giải trực quan đồ họa PDNA và Scale trong PCB Editor, PDN Analyzer còn cung cấp một số công cụ để diễn giải kết quả phân tích tại các vùng hoặc điểm cụ thể trong layout thiết kế, chẳng hạn như Probe đang hoạt động.

Công cụ Probe cho phép ghi lại và so sánh dữ liệu Voltage hoặc Current Density tại các điểm được chỉ định trong layout thiết kế. Tính linh hoạt của công cụ này cung cấp một phương pháp để đánh giá chính xác dữ liệu phân tích trên bất kỳ mạng hoặc lớp nào. Tuy nhiên, trong ví dụ này, nó có thể được dùng để xác nhận nguồn gốc của sụt áp không chấp nhận được tại tải của mạng 1V2 – điều này rõ ràng là do điện trở của Series Element L1.

Để thực hiện phép đo chênh lệch điện áp bằng probe trên mạng 1V2, trước tiên hãy đặt PNDA chỉ hiển thị Layer MidLayer 1 (đây là đường 1.2V chính tới U4), và Net 1V2. Chọn nút để mở hộp thoại Probe và bật vị trí probe đầu tiên (). Dùng dấu chữ thập của con trỏ để chỉ định điểm điện áp cao nhất (nguồn của mạng 1V2 trên lớp này), sau đó chọn tùy chọn Difference của probe và chỉ định vị trí thứ hai () – điểm điện áp thấp nhất, tại tải U4.

Lưu ý rằng giá trị đọc Difference của probe chỉ ra mức sụt áp chỉ khoảng 3mV cho đường mạng. Tương tự, kiểm tra đường mạng LX (Top và Bottom Layer đang hoạt động), sẽ cho thấy mức sụt áp chỉ khoảng 0.5mV.

Thực hiện phép thử Voltage Difference bằng probe between hai mạng (Net LX và 1V2 được bật, Top và Bottom Layer) cho thấy mức sụt 60mV qua cuộn cảm L1, đây là tổn hao điện áp chính gây ra analysis Violation cụ thể này.

Mặc dù việc khảo sát bằng Voltage Probe được trình bày ở đây đã xác định nguyên nhân chính của tổn hao IR trong mạng nguồn, vấn đề này cũng có thể được xử lý trực tiếp hơn bằng cách kiểm tra dữ liệu điện áp chân thiết bị trong tab Pins của PDNA. Tính năng Probe đặc biệt phù hợp cho các điều tra chi tiết hơn, nơi độ chính xác vị trí của nó có thể được tận dụng tối đa.

SMPS-sense VRM

Mạch nguồn chuyển mạch được sử dụng trong ví dụ này thông thường sẽ dùng một cuộn cảm (L1) có giá trị điện trở thấp hơn nhiều, tuy nhiên kết quả phân tích ở đây nhấn mạnh rằng mô hình SMPS cơ bản không thể tính đến tổn hao qua L1 – dù nhìn chung điều này sẽ không phải là vấn đề trong một mạch thực tế.

Trong mạch SMPS của dự án ví dụ, tín hiệu phản hồi điện áp được cảm nhận bởi U5 (tại chân 8) được lấy từ chuỗi điện trở R25–R26, nằm giữa mạng đầu ra 1V2 và mạng analog ground AGND. Mạng sau được liên kết với mạng GND thông qua điện trở tie 0Ω là R118.

Lưu ý rằng cho mục đích của ví dụ này, dự án tham chiếu nguồn DB46 Xilinx Daughter Board đã được chỉnh sửa để bao gồm một network tie dựa trên điện trở (R118) giữa các mạng GND và AGND, thay cho kết nối đồng trực tiếp.

Để mô hình hóa chính xác hơn hành vi mạch xung quanh U5, có thể áp dụng mô hình Switch Mode cảm biến từ xa của PDNA thay cho thiết bị SMPS tiêu chuẩn. Mô hình này cung cấp các terminal cảm nhận điện áp riêng biệt (S+ và S-) có thể được “gắn” vào bất kỳ chân nào trên các mạng đầu ra được chỉ định – chẳng hạn như các chân của chuỗi điện trở cảm nhận điện áp trong mạch này.

Bước đầu tiên để tạo mô hình mạng hoàn chỉnh hơn cho mạch SMPS U5 là thêm mạng AGND vào mạng GND hiện có. Sử dụng tùy chọn Extend Network và chọn net AGND.

Mạng AGND được liên kết với mạng GND thông qua điện trở R118, như được thể hiện trong schematic ở trên, điện trở này nên được đặt với giá trị Resistance là 0Ω.

Để cập nhật mô hình SMPS trong mạng LX, hãy xóa thiết bị nguồn U5 hiện có (Source 1) rồi thêm mô hình SMPS Sense thay thế vào vị trí đó. Thiết lập các kết nối đầu cực IN và OUT của mô hình như trước. Các đầu cực cảm biến (S+/S-) được đặt tại mỗi đầu của chuỗi điện trở hồi tiếp của mạch như được chỉ ra trong sơ đồ nguyên lý.

Hãy lan truyền mô hình SMPS thay thế từ mạng LX sang mạng nguồn 5V để các mạng tương ứng với nhau, bằng cách xóa U5 Load của nó rồi áp dụng tùy chọn Add VRM To Existing Network » 5V Source trong mạng LX.

Sau đó có thể phân tích lại mạch đã cập nhật để đánh giá kết quả. Như thể hiện trong hình bên dưới, điện áp tải hiện đã nằm hoàn toàn trong yêu cầu +/-5% và không còn báo Violation. Đáp lại việc cảm nhận điện áp đầu ra tại mạng 1V2, SMPS đã bù cho phần sụt áp trong Series Element L1 – do đó, điện áp tại mạng LX 60mV cao hơn.

Mặc dù việc sử dụng mô hình SMPS-sense nâng cao cho mạch cụ thể này cho kết quả phân tích chính xác hơn, nhưng trong thực tế, việc sử dụng các thiết bị SMPS có khả năng cảm biến từ xa có thể liên quan đến các kết nối PCB trực tiếp từ các đầu cực cảm biến đến chính tải, thay vì đến một mạng hồi tiếp lân cận. Trong trường hợp này, cả hai đường cảm biến (S+ và S-) sẽ được định tuyến bằng các đường mạch PCB chuyên dụng tới hoặc gần các đầu tương ứng của tải.

Đường đẳng áp

Quyết định đặt các đường cảm biến từ xa của SMPS ở đâu là tối ưu (như đã nêu ở trên) là một trong nhiều ứng dụng có thể có của tính năng Voltage Contour của PDN Analyzer, vốn biểu thị bằng đồ họa các điểm chuyển tiếp điện áp quan trọng trong bố cục bo mạch.

Tính năng này cho phép phủ chồng các đường đẳng áp nét đứt qua (các) lớp đang hiển thị trong đồ họa PCB Editor. Có thể chỉ định nhiều đường đẳng áp và hiển thị chúng dưới dạng phần trăm của độ sụt áp mạng, hoặc dưới dạng điện áp tuyệt đối – xem các tùy chọn Indicate.

Cùng với tập hợp các đường đẳng áp tại những điểm phần trăm đã chỉ định, có thể thêm một đường khác bằng tùy chọn Slider, cung cấp phương pháp điều chỉnh liên tục để thiết lập điểm chuyển tiếp của đường.

Ví dụ, để xác định một điểm cảm biến tải dương phù hợp cho SMPS, sẽ là lý tưởng nếu đường cảm biến kết nối trong phạm vi nhỏ hơn, chẳng hạn, 20% của độ sụt áp tại tải. Đối với ví dụ SMPS-sense hiển thị ở trên, một đường mạch cảm biến từ U5 (S+) sẽ kết nối tới vùng đồng nguồn của mạng 1V2 tại bất kỳ điểm thuận tiện nào giữa các chân tải U4 (bên trái) và đường đẳng áp điện áp 20%.

Tương tự, để xác định các vị trí lấy tín hiệu phù hợp cho đường cảm biến âm (S-) của SMPS (U5), có thể đặt một đường đẳng áp điện áp, chẳng hạn 80%, cho đường hồi dòng của tải (U4) trong lớp GND. Trong trường hợp này, vì đây là dòng hồi tải âm, vị trí vùng đồng mass mong muốn cho kết nối đường cảm biến âm sẽ nằm trong chu vi của đường đẳng áp 80%.

Báo cáo phân tích

Để lưu kết quả của một phân tích toàn vẹn nguồn nhằm phục vụ việc kiểm tra thêm hoặc chia sẻ cho các bên liên quan, PDN Analyzer cung cấp chức năng Report về dữ liệu và tài liệu. Tính năng Report tạo ra một tài liệu rất toàn diện dựa trên HTML, bao gồm đồ họa và dữ liệu cho cả kết quả phân tích hiện tại lẫn chính thiết kế bo mạch.

Chọn nút để cấu hình các tùy chọn Report trong hộp thoại HTML Report. Chọn các ô bao gồm Results để thiết lập mức độ chi tiết được đưa vào Report và xem lại mọi hình ảnh đã chụp sẽ được đưa vào thư mục Report () – sử dụng nút trong giao diện chính để chụp ảnh kết quả phân tích.

Nhấp vào nút để tạo Report HTML tương tác và mở thư mục chứa nó, thư mục này sẽ bao gồm tất cả hình ảnh (kể cả những ảnh đã chụp) và tệp cấu hình phân tích liên quan (*.pdna).

AI-LocalizedBản địa hóa bằng AI
Nếu bạn phát hiện vấn đề, hãy chọn văn bản/hình ảnh và nhấnCtrl + Enterđể gửi phản hồi cho chúng tôi.
Tính khả dụng của tính năng

Các tính năng bạn có thể sử dụng phụ thuộc vào giải pháp Altium mà bạn đang có – Altium Develop, Altium Agile Teams, Altium Agile Enterprise, hoặc Altium Designer (đang trong thời hạn hiệu lực).

Nếu bạn không thấy một tính năng được nêu trong tài liệu có trong phần mềm thực tế của mình, liên hệ Bộ phận Kinh doanh của Altium để tìm hiểu thêm.

Tài liệu cũ

Tài liệu Altium Designer không còn được phân phiên bản. Nếu bạn cần truy cập tài liệu cho các phiên bản cũ hơn của Altium Designer, hãy truy cập mục Tài liệu cũ trên trang Trình cài đặt khác.

Nội dung