PDN Analyzer のサンプルガイド

PDN Analyzer（PDNA）アプリケーションの操作は比較的簡単で、基本的にはPI-DCシミュレーションのネットパラメーターを設定し、シミュレーションを実行して、その結果を読み取ります。PDN Analyzerの電源ネットシミュレーションで使用するデータは、現在読み込まれているPCB設計プロジェクトから直接取得されます。設計を繰り返し編集して電源供給経路のパワーインテグリティを改善し、PDNシミュレーションを再実行して結果を検証できます。

このPDN Analyzerの操作デモガイドでは、Altiumが提供する次の2つのリファレンス設計を使用します。

• SpiritLevel-SL1プロジェクト： ZIPをダウンロード
• DB46 Xilinx Daughter Boardプロジェクト： ZIPをダウンロード

このガイドでは、お使いのAltium DesignerでPDN Analyzerを利用でき、使用するPI-DC（DCパワーインテグリティ）の原理について基本的な知識があることを前提としています。

PDN Analyzerの機能へのアクセス方法とPI-DCシミュレーションの基本については、PDN Analyzerのページをご覧ください。

PDN Analyzerのインターフェース

PDN Analyzer拡張機能のインターフェースは、Altium Designerのモードレスウィンドウとして起動します。このウィンドウは、ワークスペース内の任意の場所や、利用可能であれば別の画面にも配置できます。メインのPDN Analyzerウィンドウを開くには、プロジェクトの回路図ドキュメントまたはPCBドキュメントを開き、Toolsメニューからアプリケーションを選択します（Tools » PDN Analyzer）。

単一の電源ネットワークを選択した状態のPDN Analyzer GUI。表示と結果の設定は、パネルの下部で行えます。

PDNAウィンドウのGUIは、上部にファイル／ネットの制御機能と、現在選択されている電源ネットワークの対話型表示を備え、下部では解析オプション、表示設定、結果データにアクセスできます。PDNAバージョン2は相互接続された複数のネットに対応しており、PCB設計全体のDCパワーインテグリティを、階層構造として、または個別の電源ネットとして解析できます。

電源ネットの階層全体を選択した状態のPDN Analyzer GUI。含まれるネットワークとレイヤーの表示は、パネルの下部で制御します。

PDNインターフェースには、パネル下部を表示しないコンパクト画面モード（File » Compact Layout）もあり、Altium Designerのメイン画面に水平または垂直にドッキングする場合に最適です。コンパクト画面モードまたは標準画面モードでドッキングを有効にするには、PDNAインターフェースのタイトルバーを右クリックし、コンテキストメニューからAllow Dockを選択して、HorizontallyまたはVerticallyオプションを選択します。

PDN Analyzerパネルのユーザーインターフェースの詳細については、以下の折りたたみセクションをご覧ください。 

DCネットの識別

PCB設計に対してPDN Analyzerを初めて開くと、一般的な電源ネットワークの命名規則に基づき、設計のネットデータからすべてのDC電源ネットワークの識別が試みられます。  電源ネットの候補がすべて識別されない場合は、該当するQualifiersフィルターオプションの選択を解除してください。すべてのネットを表示するには、Enable all nets for filteringオプションを選択します。

SelectチェックボックスでPDNAアナライザーで使用可能にする電源ネットを選択し、対応するNominal Voltageフィールドに適切な電圧レベルを入力します。Add Selectedボタンをクリックすると、Currently Identified DC Netsリストにデータが追加され、これらのネットが識別済みの電源ネットワークとして確定されます。

ダイアログに一覧表示されたネットの項目をダブルクリックすると、PCBレイアウト内の該当するネットにクロスプローブできます。

以下の解析例は、PDN Analyzerの主な機能と特長を示すものです。各例は、着目する点に応じてネットワークのパワーインテグリティをさまざまな方法で評価するために使用できる、多数のパラメーター設定のうちの1つを示しています。正常に完了した解析は、PDNA構成ファイル（*.pdna）として保存し、いつでも再読み込みできます。File » Save AsおよびFile » Openを使用します（デフォルトではプロジェクトのPDNAnalyzer_Configフォルダー内）。

例1

この例では、単純な電源ネットとその電流負荷を使用して、パワーインテグリティシミュレーションを設定する基本的な手順を示します。SpiritLevel-SL1リファレンスプロジェクトで、設計内のLCDディスプレイを負荷として接続した際の5V電源レールの配電経路と、そのグランドリターン経路を評価するように設定します。この例では、5V電源レールを単純な電圧源とみなし、そこに接続されているネットワーク（スイッチS1を介した接続など）は含めません。

このPDNシミュレーション例の前提条件は次のとおりです。

• Spirit Level PCBプロジェクトがAltium Designerで開かれていること
• PDN Analyzerアプリケーションが有効になっていること（Tools » PDN Analyzer）
• 前述の手順に従って、PDN Analyzer DC Net IdentificationダイアログでPCB設計のDCネットが識別されていること。

電源ネットとグランドネットを指定して、解析を開始します。GUIのネットワーク図で<Power Net>要素と<Ground Net>要素をダブルクリックすると、Choose Netダイアログが開き、識別済みの電源ネットを選択できます。

必要に応じて、ダイアログの絞り込み／フィルターオプションを使用して表示するネットを絞り込んだり増やしたりするか、メイン画面に戻って ボタンを選択し、DC電源ネットを再識別します。

指定した電源ネットワークとグランドネットワークの間に、電源または負荷の要素を追加できるようになります。GroundとPowerのステータスインジケーターがチェック済みの状態（✔）に変わることを確認してください。ネットワーク図のワークスペース内で右クリックし、コンテキストメニューからAdd Source（またはAdd Load）を選択して、Device Propertiesダイアログを開きます。ダイアログに示される手順は次のとおりです。

1. ネットワークに電源（この例では単純な電圧源）を追加するには、ダイアログのDevice TypeドロップダウンメニューからVoltage Sourceオプションを選択します。
2. 電源の接続一覧では、PDNAが電源ネットワークのパラメーターに基づいて適切なネット接続オプションを選択しようとします。この例では、5VネットとGNDネットの間の接続です。Refdesドロップダウンメニューのオプションを使用して、電源電圧のコンポーネント接続点を指定します。この例では、電源電圧の接続点をTP1に、グランドリターンを設計のDC入力ソケットJ1（ピン2および3）に指定します。
3. ダイアログの下部にある電源パラメーターでは、電圧源シミュレーションモデルの属性を指定します。ここでは、電源電圧（Vout）を5Vに設定し、モデルの内部抵抗（Rout）はデフォルトの0Ω設定のままにします。
4. 最後に、最大電源電流とピン電流（出力ピンが複数ある電源の場合）はデフォルト設定（0A: Don't Care）のままにします。Limitsに具体的な電流値を設定すると、シミュレーション結果がその値を超えた場合に、PDN解析で違反が報告されます。

ネットワークに電源を追加したときと同じ方法で負荷を追加し、Device Propertiesダイアログでそのパラメーターを指定します。

この例では、設計内のLCDコンポーネントが5Vレールから引き込む電流を表すため、電流シンク負荷（Device Type: IC (Current)）を追加します。Device Typeとして Resistorを選択すると、純抵抗負荷も使用できます。

負荷の接続をLCD1に設定し、5V電源から引き込むLoad Currentを指定します。単位の接頭辞（たとえば、0.5Aを表す500m）も使用できます。電圧のLimits設定は任意ですが、ここでは対応するボタンを使用して +/-10%に設定しています。これにより、負荷自体の電圧が4.5Vを下回る（または5.5Vを上回る）と、シミュレーションで違反が報告されます。

電源ネットワークを定義し、すべてのパラメーターを指定したら（すべてのネットワーク要素のステータスが✔になったら）、 ボタンを選択してPDN解析を実行できます。シミュレーションの進行状況は、Messagesタブに一連のイベントとして表示されます。処理を完了できない場合は、シミュレーション失敗の原因も表示されます。

PDN解析の結果は、ネットワーク図ですぐに確認できます。該当する箇所には、計算された負荷／電源の電圧値と電流値が表示され、パラメーター違反が発生したネットワーク部分がハイライト表示されます。この時点で、Visualタブにフォーカスが移り、アクティブになります。

ネットワーク内の任意の要素（負荷、電源、または直列要素）にカーソルを合わせると、指定したパラメーターや解析結果などの追加情報を確認できます。

PCBエディターでの視覚的な表示

シミュレーション結果は、PDNAのVisualタブにある設定に従って、Altium DesignerのPCBエディターにグラフィカルに表示できます。 表示オプションを設定し、5V Netの両方のLayers（TopおよびBottom）についてVoltageを表示します。これは初期のデフォルト表示設定です。解析結果は、既存のPCBグラフィックスオーバーレイに代わってPCBエディターに描画されます。

選択したネット経路（この例ではTP1の5V電源からLCD1コンポーネントまで）の電圧降下は、ビューの下部に表示される電圧スケールに対応した色のグラデーションで表示されます。電圧は、パーセント（Color ScaleのPer Railオプション）、または実際の電圧範囲（Displayedオプション）で表示されます。

下の画像では、基板のネットワーク経路に沿った色の変化が全体の電圧降下を表しています。IR損失による最小値（0%:、青）はLCD1コンポーネントに、最大値（100%：赤）は指定した電圧源の接続点（TP1）にあります。

ネットワークの対応する電流解析を表示するには、VisualタブのCurrent Densityオプションを選択します。ここでは、基板のネットワーク経路の色が電流密度の変動率を表します。100%（赤）はネットワーク経路のレイアウトで計算された最大電流密度を示し、0%（青）は最小値（通常は0A/mm2）を示します。

この例のGNDリターンパスのパワーインテグリティ解析結果を表示して分析するには、PDNAのVisualタブにあるNetリストで5Vネットワークの選択を解除し、GNDネットワークを選択します。グラウンドリターンパスは設計のTop層とBottom層の両方を通ります。PDNAのLayerリストで各項目を選択すると、PCBエディターでそれぞれを個別に表示できます。

下の画像は、Color ScaleスケールをDisplayedに設定した、GNDネットのBottom層の電圧表示です。電圧降下が最も大きい箇所（赤：約0.5mV）はLCDのGNDピンにあり、最も小さい箇所（青：約0V）は電圧源のリターンポイント（J1）にあります。

PDNAのCurrent Densityオプションに切り替えると、電流が最大となる「ホットスポット」が赤色で表示されます。最大電流密度の値（1.74 A/mm2）自体は非常に低く、許容範囲に十分収まっています。

表示の制御とオプション

PDN Analyzerには、Altium DesignerのPCBエディターで解析結果をどのようにグラフィカルに表示するかを指定する、いくつかの対話型表示オプションがあります。表示のColor Scaleに関するオプションに加えて、グラフィックを2Dレンダリングと3Dレンダリングの間で切り替えられます。後者では、ビア内部や層間の解析結果を詳しく把握できます。

エディター表示から解析結果をClearするオプションも用意されており、これを使用すると、グラフィック表示が標準の基板レイアウトに自動的に戻ります。一方、ビューのOverlayオプションは基板レイアウト表示を有効にし、現在表示されている解析結果とともに描画します。このオプションは、解析結果で注目している箇所が実際の基板レイアウトのどこに位置するかを確認する際に特に便利です。

負荷の操作

必要に応じてネットワークに負荷を追加し、電源解析を再実行して結果を評価できます。たとえば、設計の電源LEDによる小さな負荷電流（たとえば15mA）を追加するには、その直列抵抗（R15）を5Vレール接続として選択し、LEDのピンをGND接続として選択します。

PDN Analyzerでは、負荷に対してデバイスのピン接続を指定することもできます。これにより、ピンごとに異なる電流を消費する単一のコンポーネントデバイスに対して、複数の負荷モデルを作成できます。

サンプルプロジェクトのLCDデバイスが、このようなケースに該当します。ピン15（LED+）の5V接続はディスプレイのバックライトに電力を供給し、ピン2（VDD）の5V接続は内部ロジックに電力を供給します。実際には、ピン15はピン2よりも大幅に多くの電流を消費します。

単一のPDNA負荷モデルとして以前に追加した際には、LCD1の両方のピンがデフォルトで5V負荷接続として指定され、PDN解析ではLCD1の負荷電流がこれらのピンに均等に分配されていました。電源解析の精度を高めるには、LCD1コンポーネントを、各5Vピンとそれに対応する負荷電流ごとのtwo負荷モデルとして表現できます。この変更は、既存のLCD1負荷モデルのピンパラメーターを編集し、分離したピンに対して別の負荷を追加することで行えます。

ネットワーク図のアイコンをダブルクリックして既存のLCD1負荷モデルのDevice Propertiesダイアログを開き、5V電源ネット項目のPins(s)フィールドをダブルクリックします。ピン編集モードになり、その負荷に使用するデバイスのピンを個別に選択できるようになります。ピン2の選択を解除して、ピン15（LED+）のみの負荷に再設定し、LCDバックライトの電流を表すようにLoad Currentパラメーターを、たとえば75mAに調整します。

次に、LCD1用に別の5Vネットワーク負荷を作成し、ピン2を有効にします（ピン15は無効にします）。これはVDD負荷を表し、Load Currentを適切な低い値、たとえば20mAに設定できます。

その後、5V電源ネットワークを再解析することで、ネットワーク経路を流れるLCD1の負荷電流をより正確に把握できます。

元の負荷構成と更新後の負荷構成で、LCD1電源ネットワークの配線の電流密度を比較すると、負荷電流の分布の違いを確認できます。下の電流密度解析画像では、左側に元の単一負荷のLCD1モデルの結果を、右側に更新後の複数負荷の結果を示しています。

ピン2（左寄りのLCDパッド）とピン15に電力を供給する配線の電流密度に注目してください。更新後のモデルでは、以前（左の画像）のように2つのピンに電流が均等に分配されるのではなく、LCD電流の大部分がピン15（右寄りのLCDパッド）に流れる様子が正しく示されています。

シミュレーション設定

解析結果、特に基板上の銅箔形状で生じるIR損失の程度は、基板の銅の導電率とビア壁厚の指定にも依存します。これらの設定を表示・編集するには、SettingsダイアログのSimulationタブを選択します。このダイアログを開くには、現在の解析名を右クリックし、コンテキストメニューからSettingsを選択します。

金属の導電率

ダイアログのMetal Conductivityセクションには、設計で使用する金属の導電率（抵抗率の逆数：1/R）に関する詳細と設定が表示されます。設計の基板構成の特性を反映するため、ダイアログで基準導電率（または抵抗率）、温度係数、温度を選択または変更できます。

• Pure Copper – 一般に、銅の導電率は25°Cで5.88e7S/m、導電率の温度係数は 0.4%/°Cと仮定されます。この正の温度係数により、たとえばダイアログのTemp. Compensation設定を25°Cから125°Cへ上げると（差は100°C）、シミュレーションの導電率は40%低下し、3.53e7S/mになります。
• PCB Copper – これはシミュレーションのデフォルト設定であり、PCBの電解（ED）銅箔に含まれる金属の代表値として業界文献で報告されている導電率を反映しています。測定値は25°Cで4.7e7S/m、温度係数は0.4%/°Cです。
• Custom – シミュレーションに使用する導電率または抵抗率の値を具体的に入力するには、このオプションを選択します。

表示されるSim Conductivityの値は、すべてのパラメーターを考慮した最終的な導電率を表します。Sim Resistivityの値は、その逆数です。

ビア

ダイアログのVia Wall Thicknessの値を設定し、設計のシミュレーション解析におけるすべてのビアの壁面金属の重量を指定します。

壁面（めっき）の薄いビアには固有の抵抗があるため、この設定は電源ネットワークのDC損失に大きく影響することがあります。ただし、十分なサイズ／重量があれば、ビアが設計のDC性能を損なうことはなく、接続する電源配線と同じ電流密度を示し、接続点間で大きな電圧損失も生じません。ビアを通過する際の損失のDC解析例は、後のセクションに示しています。

シミュレーションでは、ビアのサイズと壁厚によって、ビアとして表現される導電性材料の量、ひいてはその抵抗／導電率が実質的に決まります。シミュレーションでは、ビア径は仕上がり穴径を表すものとし、そこにビアの壁厚が加わることでビア径が大きくなると想定しています。したがって、Finished Hole Diameter + (2 x Wall_Thickness) = Drill Diameter。

例2

この例では、相互接続する直列素子のパラメーターを考慮しながら、接続された複数のネットワークを構築し、全体として解析する方法を示します。また、ネットワーク間の接続としても機能する電圧レギュレーターモデル（VRM）ソースの追加方法と、設計の電源ネットワークの完全な階層を構築する方法についても説明します。

この例では、SpiritLevel-SL1リファレンスプロジェクトのPWR_INから5Vまでのネットワークをモデル化し、3.3V（VCCO）と1.8V（VCCINT）の両方のVRMを含めて、完全な電源ネットワーク構造を作成します。

このPDNシミュレーション例の前提条件は、次のとおりです。

• Spirit Level PCBプロジェクトがAltium Designerで開かれていること
• PDN Analyzerアプリケーションがアクティブであること（Tools » PDN Analyzer）
• 前述のとおり、PCB設計のDCネットがPDN Analyzer DC Net Identificationダイアログで識別されていること。

新しいシミュレーションで入力電源ネット（PWR_IN）を指定し、サンプルの電源ネットワークの構築を開始します（必要に応じてFile » New Simulationを選択します）。プロジェクトの回路図に示されているように、PDNの<Power Net>パラメーターはPWR_IN、<Ground Net>はGND、SourceはJ1です。

直列素子を介したネットワークの拡張

PWR_INネットワークから5Vネットワークまでの電源経路全体をモデル化するには、直列に接続されたヒューズ（F1）とスイッチ（S1）の各部品、およびそれらの間のネットを追加する必要があります。PDNAインターフェースでは、電源ネットワークを順次拡張することで、これらを追加します。各ネットの「拡張」部分は、汎用の直列素子モデルで接続されます。

ネットを拡張するには、まず拡張元のネットワーク内で右クリックし、コンテキストメニューからExtend Networkオプションを選択します。Choose Netダイアログで、直列素子を介してPWR_INに接続されているネットワークを選択します。この場合はNetD1_2です。これは、F1とS1のピン3をつなぐネットワークで、ダイオードD1のピン2として識別されます。

このネットワークは、最初のDCネットの識別段階では登録されていない可能性が高いため、Choose NetダイアログでList DC nets onlyオプションの選択を解除し、そのネットを選択できるようにします。

ネットの拡張処理では、2つのネット間に直列素子が自動的に追加されます。この素子をダブルクリックし、Device Propertiesダイアログで接続とパラメーターを指定します。直列素子モデルは、抵抗と直列に接続された電圧源で構成されており、抵抗、インダクター、ダイオード、スイッチなどの部品の基本的なモデル化が可能です。

この場合、直列素子はヒューズ部品F1です。接続のRefDesオプションとしてこれを選択し、公称内部Resistanceを0.1Ωに設定します。直列素子がダイオードなどの半導体デバイスの場合は、デバイスの内部Resistance値とともに、Voltage Dropパラメーターを指定します。

回路図に沿って、次にスイッチ部品S1を介してネットD1_2を5V電源ネットまで拡張します。前述と同様に、右クリックのコンテキストメニューからExtend Netを選択し、Choose Netダイアログで拡張先のネットを選択します。

この場合、追加される直列素子はS1で、ピン3からピン2を介してD1_2ネットを5V出力ネットワークに接続します（回路図を参照）。S1の未使用のスイッチ入力（ピン1）は出力接続（ピン2）に接続されており、負荷電流が流れないため、ここでは例として、Device Propertiesダイアログのピン選択オプションを使用して、ピン1をネットワーク解析から除外できます。OUT端子のエントリのPin(s)フィールドをダブルクリックしてください。

これで、接続された電源ネットワークの5V部分に負荷を追加できます。この例では、ディスプレイモジュールLCD1の負荷を追加します。

解析を再実行すると、データとPCBエディターのグラフィック表示の両方に、接続された3つすべての電源ネットワークが含まれ、相互接続する直列素子を流れる電流と、その素子での電圧降下の計算結果が表示されます。

電圧レギュレーターモデルの組み込み

PDN Analyzerには、電圧の入力ネットワークと出力ネットワークの間に挿入できるアクティブな電圧レギュレーターモデル（VRM）が用意されています。PDNAの電源ネットワークに追加すると、電圧入力ネットワークでは負荷、電圧出力ネットワークではソースとして機能します。VRMモデルには、リニア、スイッチング、リモートセンシング対応スイッチング電圧レギュレーターのオプションがあります。

SpiritLevel-SL1リファレンスプロジェクトでは、リニア電圧レギュレーターを使用して、3.3V（VCCO）と1.8V（VCCINT）の電源レールを生成しています。VCCOレギュレーター（U3）をPDNAシミュレーションネットワークに追加すると、5V入力ネットワークでは負荷、3.3Vネットワークではソースとして表示されます。 

リニアレギュレーターU3を5Vネットワークの負荷として配置するには（上記の手順で構築したネットワーク）、5Vネットワークに負荷を追加し、Device PropertiesダイアログでDevice TypeとしてVRM (Linear)オプションを選択します。回路図に従ってモデルの接続を設定し、RefピンをR14のGND接続として指定します。GNDネットワークのレイアウトによっては、この基準点をPCB上の近傍にある別の、より適切な位置に設定することもできます。

VRMの設定を完了するには、出力電圧パラメーター（Vout: 3.3V）を設定し、必要に応じて出力（内部）抵抗、静止バイアス電流、および解析中に検出したいLimitsを指定します。

PDNAには、VRMの出力側モデルをソースとして対象の出力電圧ネットに自動的に追加し、必要に応じてそのネットワークを作成する機能があります。

この例では、作成したばかりのVRM負荷モデル（Load2: U3）を右クリックし、Add VRM To New Networkオプションを選択します。これにより、VRM（Source 1: U3）の出力側モデルを電圧ソース（3.3V）とするVCCOネットワークが自動的に作成されます。

これで、新しいVCCOネットワークを選択して、適切な負荷を追加できます。この例では、部品U1の複数のピンが消費する0.2Aの負荷電流を設定します。

完成した電源ネットワーク構成には、3.3Vのリニア型VRMによって相互接続された2つのネットワーク（PWR_INとVCCO）が含まれています。現在のPDNAファイル構造でネットワーク階層の最上位を選択すると、ネットワークのグラフィックに、電源ネットの相互接続の概要がブロック形式で表示されます。

PDN解析では、VRMを含む複合ネットワークの結果が得られます。PDNAインターフェースでネットワーク階層の最上位を選択すると、PCBエディターにすべてのネットワークがグラフィカルに表示されます。リスト内の個別のネットワークを選択すると、描画対象をそのネットワークに限定できます。また、下部パネルのNetおよびLayerオプションを切り替えることで、表示をさらに制御できます。

残りのVRM（U4）とその1.8V電源出力ネットワーク（VCCINT）を追加すると、サンプルプロジェクトの電源分配ネットワークが完成します。

前述の手順に従ってリニアVRMを5Vネットワークに追加し、そのVoutパラメーターを1.8Vに設定します。

VRM（ここではLoad 3）を新しいネットワークに追加して、1.8V（VCCINT）電源ネットワークを作成します。

適切な負荷をVCCINTネットワークに追加します。ここでは、コンポーネント U1の1.8V電源ピンを追加します。

PDNAインターフェースのネットワーク階層に、相互接続された3つのネットワークがすべて表示されます。

PDN解析では、VRMを含む複合ネットワークの結果が得られます。

ここでも、GNDネットワークには、共通のGND層の銅箔形状を使用する3つすべてのネットワークのリターン電流が含まれる点に注意してください。最大電流密度（65.8 A/mm2）は高くなり、許容限界を超える可能性があります。

パワーインテグリティの問題箇所の特定

PDN Analyzerは、解析したPCB設計のパワーインテグリティの評価やトラブルシューティングに使用できる、幅広いグラフィック情報とデータを提供します。

上記の例では、Top LayerのGNDネットワーク経路の解析結果から、スケールの最大値65.8A/mm2が示すように、許容できない高い電流密度が存在することがわかります。問題のある領域の位置はすぐにはわかりませんが、PDNAのHighlight Peak Values機能を使用して特定できます。

この機能を選択し、FilterオプションをMaximaに設定すると、電流密度がピークとなる領域がPCBエディターの解析グラフィック上でハイライトされ、マークが表示されます。

ボタンをクリックすると、グラフィックのハイライト表示を再実行できます。また、関連するボタン（）を使用すると、ピーク値の高い順に測定値と位置を確認できます。Scopeオプションでは、現在表示されているPCB領域内のピークをハイライト対象にするか（In View)）、レイアウト全体のすべてのピークを対象にするか（Design）を設定します。後者の場合、順に確認するたびに各位置へパンおよびズームします。

PDNAのShow Arrows機能を有効にすると、問題のある領域に関するさらに詳しい情報を得られます。この機能は、各位置の電流の方向を矢印の角度で、相対的な大きさを矢印のサイズで示す複数の矢印を重ねて表示します。この例では、高密度の領域が、上部のU1から基板下端付近のGND領域へ向かう電流のリターン経路であることを確認できます。

この問題を解決する方法の1つは、問題のある領域のトラック幅を広げることです。

PDN Analyzerを起動したままPCBを編集できるため、レイアウトの改善と再解析を繰り返し行えます。Views領域のClearボタンをクリックして、PCBエディターでのPDNA結果の表示を無効にし、必要なPCB編集を行います。

その後、PDN解析を再実行（をクリック）して、パワーインテグリティの結果を確認できます。下の2つの画像は、問題箇所のトラック幅を広げたことによる、GNDネットワーク（Top Layer上）の電流密度の変化を示しています。上の画像は初期の電流密度の結果、下の画像はPCB変更後の電流密度のグラフィックです。

この変更前（上の画像）と変更後（下の画像）の比較で注目すべき点は、次のとおりです。

• GND層の最大電流密度は、以前の値の約10分の1となる許容可能なレベルまで低下しています（65.8A/mm2 から7.1A/mm2）。
• 電流が最大となる領域の値は大幅に低下し、問題のある1か所に集中するのではなく、GNDリターン経路全体により均等に分散しています。
• グラフィックを同じ条件で比較するには、電流密度のスケールを以前の値に手動で設定します。Manualスケールオプションを選択し、Maxフィールドに65.8を入力して、ボタンをクリックし、表示を更新します。

電流密度の制限値違反

PCB設計の電流経路におけるパワーインテグリティの問題をより客観的に特定して解決するには、超過すると違反が発生する具体的な電流密度の制限値を定義します。その他の種類の違反については、以下を参照してください。

表面層／内層およびビアの電流密度の制限値は、SettingsダイアログのLimitsタブで指定します。このダイアログは、現在のPDNシミュレーション名を右クリックし、コンテキストメニューからSettingsを選択すると開きます。設定した制限値は、基板設計内のすべての表面層／内層およびビアに適用されます。

指定した電流密度の制限値は現在の解析結果に適用され、シミュレーションを再実行せずに変更して再評価できます。制限値の超過検出は、解析後の処理として行われます。違反を含むネットワークは、赤い破線の輪郭で表示されます。

ここに示す例では、VCCO電源ネットワークに電流密度の違反が含まれています。VCCOネットワーク自体を選択すると、VCCO電源経路の輪郭がハイライトされ、違反があることが示されます。

違反のあるネットワークにカーソルを合わせると、現在の違反とその詳細がポップアップリストに表示されます。この例の1件の項目は、ビアの電流密度（約34.5A/mm2）が定義済みの制限値（30A/mm2）を超えていることを示しています。

違反の項目をダブルクリックすると、基板上の該当位置にクロスプローブ（パンおよびズーム）します。下の画像では、PDNAのグラフィック表示を3Dモードに設定しており、問題のビアとそのトップ層／ボトム層への接続がより明確に表示されています。

このビアに関連するデータは、電流密度の違反の表示も含め、PDNAインターフェースのViaタブで確認できます。

ビア情報のリストには、現在の設計に含まれるすべてのネットワークが対象として含まれます。NetとCurrent Densityの列見出しを切り替えてリストを並べ替えると、VCCOネットワークのビアを電流密度順に表示できます。定義した制限値を超える電流密度の値は、赤色でハイライトされます。

その他の違反

PDN Analyzerは、指定された電流密度の制限値の検出に加えて、負荷、電源、直列素子の追加時にシミュレーション設定で指定された制限パラメーターなど、対象ネットワークの性能に関する違反も検出します。

これらのシミュレーションの制限パラメーターには、次のものがあります。

• 負荷での許容電圧範囲
• 電源の最大出力電流
• リニアレギュレーター電源の許容損失電力と最大出力電流
• スイッチングレギュレーター電源の最大出力電流
• 直列素子に流れる最大電流

制限パラメーターが指定されている（ゼロ以外の値が設定されている）場合、そのパラメーターに違反すると、該当するネットワーク素子がPDNAインターフェースのネットワーク図でハイライト表示されます。素子にカーソルを合わせると、そのパラメーターと解析結果を確認できます。

以下の例では、Source 1（電圧レギュレーターU1）で計算された損失電力が、定義された最大損失電力パラメーターの値2Wを超えています。

電源ネットワークの性能に関する詳細情報は、そのネットワークのタブで確認できます。このタブには解析結果データが表形式で表示され、計算されたネットワークの消費電力値も含まれます。

例3

この例では、電源ネットワークにPDN Analyzerのスイッチング電源（SMPS）シミュレーションモデル（VRM）を適用し、ネットワークモデルを更新することで、より正確な電源解析結果が得られることを示します。また、PDNAの電圧プローブ機能と等高線機能を使用して、基板レイアウト形状内の特定の地点や領域の電圧データを表示する方法についても概要を説明します。

この例は、AltiumのDB46 Xilinx Daughter Boardリファレンスプロジェクトに基づいており、設計の1.2V電源ネットワーク（1V2）に使用されるSMPSセクション（U5）に焦点を当てています。

このPDNシミュレーションの例でも、前提条件は次のとおりです。

• DB46 Xilinx Daughter BoardプロジェクトがAltium Designerで開かれていること
• PDN Analyzerアプリケーションがアクティブであること（Tools » PDN Analyzer）
• 前述の手順に従い、PDN Analyzer DC Net IdentificationダイアログでPCB設計のDCネットが識別されていること。この例では、ネットワークLXとAGNDも必要です。

新しいシミュレーションで入力電源ネットを指定して、例の電源ネットワークの構築を開始します（必要に応じてFile » New Simulationを選択します）。上の回路図に示すように、PDNの<Power Net>は5V、<Ground Net>はGNDです。5VネットワークのSourceは、コネクターヘッダーHDR_T1またはHDR_B1です。

スイッチング方式VRM

Device Propertiesダイアログで、負荷のDevice TypeとしてVRM(SMPS)を選択することで、設計のSMPS回路のモデルを5V電源ネットワークに追加します。ダイアログ内のモデルの回路図に示すように、INピン群とOUTピン群は個別に定義されます。

この回路のモデルを正しく定義するには、上の回路図に示すように、出力にLX、RefDesオプションにU5、Voutパラメーターに1.2Vを指定します。必要に応じて、使用するSMPSデバイスに合わせてRoutおよび効率／電流パラメーターを設定します。

VRMをその出力ネットワーク（Add VRM To New Network）に追加して、SMPSモデルの実装を完了します。このネットワークは、LXネットワークとして自動的に選択されます。その後、回路図に従って、1.2V電源ネットワークを含むようにLXネットワークを拡張できます。

LXネットワークと1V2ネットワークは、直列素子L1（SMPSの降圧インダクター）で接続されています。この素子には、適切な直列抵抗を設定する必要があります。この例では、説明のため、やや高めの値である0.2Ωに設定します。

最後に、1V2ネットワーク上の0.3A負荷としてU4を追加し、許容負荷電圧偏差を+/-5%に指定します。この例では、SettingsダイアログのLimitsタブにある電流密度の制限オプションを、0（デフォルトの制限なしの状態）に設定してください。

解析を実行すると、複合ネットワークLXの負荷に違反が表示されます。これは、負荷（U4）における1V2ネットワークの電圧が、許容できないほど低い（約1.14V）ためです。

データプローブ

PDN Analyzerには、PCBエディター内のPDNAグラフィックとスケールによる視覚的な確認に加えて、アクティブなProbeなど、設計レイアウト内の特定の領域や地点の解析結果を確認するための各種ツールが用意されています。

プローブツールを使用すると、設計レイアウト内の指定した地点の電圧または電流密度データを記録し、比較できます。この汎用性の高いツールにより、任意のネットワークやレイヤーの解析結果データを正確に評価できます。この例では、1V2ネットワークの負荷で発生している許容できない電圧降下の原因を確認するために使用します。この電圧降下は、明らかにL1直列素子の抵抗によるものです。

1V2ネットワークの電圧差をプローブで測定するには、まずPDNAでLayer MidLayer 1（U4への主な1.2V経路）とNet 1V2のみを表示するように設定します。ボタンを選択してProbeダイアログを開き、最初のプローブ位置（）を有効にします。十字カーソルで電圧が最も高い地点（このレイヤー上の1V2ネットワークの供給元）を指定し、プローブの  Differenceオプションをオンにして、2番目の位置（）、つまりU4負荷にある電圧が最も低い地点を指定します。

プローブのDifferenceの読み取り値から、このネットワーク経路の電圧降下はわずか約3mVであることがわかります。同様に、LXネットワークの経路を確認します（TopとBottom Layerをアクティブにします）。こちらの電圧降下も、わずか約0.5mVです。

2つのネットワークbetweenでプローブによる電圧差の測定を行うと（Net LXと1V2を有効にし、TopとBottom Layerを使用）、インダクターL1の両端で60mVの電圧降下が確認できます。これが、この解析違反を引き起こす主な電圧損失です。

SMPSセンスVRM

この例で使用しているスイッチング電源回路では、通常、抵抗値がはるかに小さいインダクター（L1）を使用します。ただし、ここでの解析結果から、基本的なSMPSモデルではL1による損失を考慮できないことがわかります。もっとも、実際の回路では通常、これが問題になることはありません。

サンプルプロジェクトのSMPS回路では、U5がピン8で検出するフィードバック電圧は、1V2出力ネットワークとアナロググラウンドネットワークAGNDの間にある抵抗列R25–R26から得られます。後者は、0Ωの接続抵抗R118を介してGNDネットワークに接続されています。

この例では、元のDB46 Xilinx Daughter Boardリファレンスプロジェクトを変更し、GNDネットワークとAGNDネットワークの間の直接的な銅箔接続を、抵抗によるネットワーク間接続（R118）に置き換えています。

U5周辺の回路動作をより正確にモデル化するには、標準のSMPSデバイスの代わりに、PDNAのリモートセンシング対応スイッチング電源モデルを適用できます。このモデルには独立した電圧検出端子（S+およびS-）があり、この回路の電圧検出用抵抗列のピンなど、指定した出力ネットワーク上の任意のピンに「接続」できます。

U5 SMPS回路のより完全なネットワークモデルを作成するには、まず既存のGNDネットワークにAGNDネットワークを追加します。Extend Networkオプションを使用し、AGNDネットを選択します。

上の回路図に示すように、AGNDネットワークは抵抗R118を介してGNDネットワークに接続されています。この抵抗のResistance値は0Ωに設定します。

LXネットワークのSMPSモデルを更新するには、既存のU5ソースデバイス（Source 1）を削除し、代わりにSMPS Senseモデルを追加します。モデルのIN端子とOUT端子の接続は、前と同じように設定します。検出端子（S+/S-）は、回路図に示すように、回路のフィードバック抵抗列の両端にそれぞれ設定します。

ネットワーク間の整合性を保つため、LXネットワークで置き換えたSMPSモデルを、ソース側の5Vネットワークにも反映します。これを行うには、そのU5負荷を削除してから、LXネットワークでAdd VRM To Existing Network » 5Vソースオプションを適用します。

これで、更新した回路を再解析して結果を評価できます。  下の画像に示すように、負荷電圧は+/-5%の要件を十分に満たす範囲に収まり、違反は表示されなくなりました。SMPSは、1V2ネットワークで検出した出力電圧に応じて、直列素子L1での電圧損失を補償しています。そのため、LXネットワークの電圧は60mV高くなっています。

この回路では、高度なSMPS-senseモデルを使用することで、より正確な解析結果が得られます。ただし、リモートセンシング機能を備えたSMPSデバイスを実際に使用する場合は、検出端子を近くのフィードバックネットワークではなく、負荷そのものにPCB上で直接接続することがあります。この場合、両方のセンスライン（S+およびS-)）を専用のPCB配線で引き回し、それぞれ負荷の対応する端部またはその近傍に接続します。

電圧等高線

上記のようなSMPSのリモートセンスラインの最適な接続位置の判断は、PDN AnalyzerのVoltage Contour機能のさまざまな用途の1つです。この機能は、基板レイアウト上の主要な電圧変化点をグラフィカルに表示します。

この機能を使用すると、PCBエディターに表示されているレイヤー上に、破線の電圧等高線を重ねて表示できます。複数の等高線を指定し、ネットワークの電圧降下に対する割合、または実際の電圧値として表示できます。Indicateオプションを参照してください。

指定した割合ごとの等高線に加えて、Sliderオプションを使用してさらに1本の線を追加できます。このオプションでは、等高線の位置を連続的に調整できます。

たとえば、SMPSの適切な正側負荷検出ポイントを決める場合、負荷からの電圧差が電圧降下の20%未満となる位置にセンスラインを接続することが望まれます。上記のSMPS-senseの例では、U5（S+）からのセンスライン配線を、1V2ネットワークの電源銅箔領域に接続します。接続位置は、左側のU4負荷ピンと20%電圧等高線の間にある、都合のよい任意のポイントです。

同様に、SMPS（U5）の負側センスライン（S-）に適した検出位置を決めるには、GNDレイヤー上の負荷（U4）のリターン経路に対して、たとえば80%の電圧等高線を設定します。この場合は負側の負荷リターン電流であるため、負側センスラインの接続に適したグラウンド銅箔上の位置は、80%等高線で囲まれた領域の内側になります。

解析レポート

電源インテグリティ解析の結果を保存し、後で詳しく検討したり関係者に配布したりできるように、PDN AnalyzerにはデータとドキュメントのReport機能が用意されています。レポート機能は、現在の解析結果と基板設計そのものの両方について、画像やデータを含む非常に包括的なHTML形式のドキュメントを生成します。

ボタンを選択し、HTML Reportダイアログでレポートのオプションを設定します。Resultsのチェックボックスでレポートに含める情報の詳細度を設定し、レポートフォルダー（）に含めるキャプチャ画像を確認します。解析結果の画像をキャプチャするには、メインインターフェースのボタンを使用します。

ボタンをクリックすると、インタラクティブなHTMLレポートが生成され、その保存先フォルダーが開きます。このフォルダーには、キャプチャした画像を含むすべての画像と、関連する解析設定ファイル（*.pdna）が格納されます。