Xác minh thiết kế bo mạch của bạn

Trình chỉnh sửa PCB là một môi trường thiết kế dựa trên quy tắc, trong đó bạn có thể xác định nhiều loại ràng buộc thiết kế để kiểm tra nhằm đảm bảo tính toàn vẹn của bảng mạch. Tính năng DRC trực tuyến sẽ theo dõi các quy tắc đã bật trong khi bạn làm việc và ngay lập tức đánh dấu bất kỳ vi phạm thiết kế nào được phát hiện. Ngoài ra, bạn cũng có thể chạy DRC hàng loạt để kiểm tra xem thiết kế có tuân thủ các quy tắc hay không và tạo báo cáo chi tiết về các quy tắc đã bật cũng như bất kỳ vi phạm nào được phát hiện.

Trước đó trong hướng dẫn này, bạn đã xem xét và cấu hình một số ràng buộc thiết kế, bao gồm khoảng cách điện, chiều rộng đường dẫn và kiểu via đường dẫn. Ngoài ra, còn có một số quy tắc thiết kế khác được tự động định nghĩa khi tạo một bảng mạch mới.

Cấu hình và chạy Kiểm tra Quy tắc Thiết kế (DRC)

Main page: Thiết lập và chạy DRC

Thiết kế được kiểm tra xem có vi phạm nào không bằng cách chạy kiểm tra quy tắc thiết kế (DRC). Cả DRC trực tuyến và hàng loạt đều được cấu hình trong Design Rule Checker hộp thoại được truy cập bằng cách chọn lệnh Tools » Design Rule Check lệnh từ menu chính.

Kiểm tra quy tắc thiết kế được chạy bằng cách nhấp vào nút “” ở dưới cùng của hộp thoại. DRC sẽ chạy, sau đó Messages bảng điều khiển sẽ mở ra và liệt kê tất cả các vi phạm được phát hiện. Nếu Create Report File tùy chọn này đã được bật trong hộp thoại, một Design Rule Verification Report sẽ mở ra trong một tab tài liệu riêng biệt. Báo cáo này nêu chi tiết các quy tắc được kích hoạt để kiểm tra, số lượng vi phạm được phát hiện và thông tin cụ thể về từng vi phạm.

1. Chọn Tools » Design Rule Check lệnh từ menu chính để mở Design Rule Checker hộp thoại.

2. Trên Report Options trang của hộp thoại, hãy đảm bảo rằng Create Report File tùy chọn này đã được bật.

   

3. Trên Rules to Check trang của hộp thoại, nhấp chuột phải vào khu vực lưới và chọn mục Batch DRC - Used On mục này.

   

4. Tắt DRC hàng loạt cho các quy tắc điểm kiểm tra. Để thực hiện việc này, hãy chọn Testpoint phần trong cây và bỏ chọn các Batch hộp kiểm cho bốn loại quy tắc trong danh mục này.

   

5. Nhấp vào nút “ ” ở dưới cùng của hộp thoại để chạy DRC. Hộp Design Rule Checker Hộp thoại sẽ đóng lại và báo cáo sẽ mở ra. Báo cáo sẽ bao gồm (ít nhất):

   • 4 Vi phạm về độ rộng tối thiểu của dải lớp phủ hàn – độ rộng tối thiểu của một dải lớp phủ hàn nhỏ hơn giá trị cho phép.

   • 4 vi phạm về "Clearance Constraint" – giá trị khoảng cách điện được đo giữa các đối tượng trên các lớp tín hiệu nhỏ hơn giá trị tối thiểu quy định.

   
   Phần trên của báo cáo liệt kê chi tiết các quy tắc được kích hoạt để kiểm tra và số lượng vi phạm được phát hiện. Nhấp vào một quy tắc để chuyển đến và kiểm tra các vi phạm đó.

   
   Phần dưới của báo cáo hiển thị từng quy tắc bị vi phạm, kèm theo danh sách các đối tượng vi phạm. Nhấp vào mục vi phạm để chuyển đến đối tượng đó trên PCB.

   Các vi phạm được phát hiện cũng sẽ được liệt kê trong Messages bảng điều khiển mở ra. 

   

Xác định vị trí và khắc phục các trường hợp vi phạm

Main page: Kiểm tra và khắc phục các vi phạm thiết kế

Với tư cách là nhà thiết kế, bạn phải xác định vị trí vi phạm trên PCB, xác định tình trạng của nó và mức độ vi phạm thực tế, đồng thời tìm ra cách khắc phục vi phạm phù hợp nhất.

Khắc phục các vi phạm về khoảng cách

Trong thiết kế hướng dẫn, có bốn trường hợp vi phạm ràng buộc Khoảng cách giữa các pad của footprint bóng bán dẫn. Có hai cách để giải quyết các vi phạm này:

• Giảm kích thước các pad của footprint bóng bán dẫn để tăng khoảng cách giữa các pad, hoặc

• Cấu hình ràng buộc để cho phép khoảng cách nhỏ hơn giữa các pad của footprint transistor.

Vì khoảng cách 0,25 mm là khá rộng rãi và khoảng cách thực tế khá gần với giá trị này (0,22 mm), nên trong tình huống này, một lựa chọn tốt là cấu hình các quy tắc để cho phép khoảng cách nhỏ hơn. Giải pháp này là chấp nhận được trong tình huống này vì thành phần duy nhất khác có các pad lỗ xuyên là đầu nối, với các pad cách nhau 1 mm. Nếu không phải như vậy, giải pháp tốt nhất là thêm một ràng buộc khoảng cách thứ hai chỉ nhắm vào các pad của bóng bán dẫn, như đã thực hiện đối với các quy tắc mở rộng lớp phủ hàn.

1. Nhấp vào tab tài liệu PCB ở phía trên không gian thiết kế để biến nó thành tài liệu đang hoạt động.

2. Chọn lệnh Design » Constraint Manager lệnh từ menuchínhđể mở Trình quản lý ràng buộc.

3. Trên Clearances của Trình quản lý ràng buộc, nhấp vào bên trong All Nets / All Nets ô trong ma trận khoảng cách.

4. Thay đổi TH Pad – to – TH Pad giá trị thành 0,22 mm trong vùng lưới ở phía dưới. Để thực hiện việc này, hãy nhấp vào ô, nhập 0.22, rồi nhấn Enter.

   

   

    

5. Lưu các thay đổi trong Trình quản lý ràng buộc (File » Save to PCB).

Khắc phục các vi phạm về dải mỏng tối thiểu của lớp phủ chống hàn

Lớp phủ hàn là một lớp mỏng giống như sơn mài được phủ lên bề mặt ngoài của bảng mạch, tạo lớp bảo vệ và cách điện cho đồng. Các lỗ hở được tạo ra trên lớp phủ để các linh kiện và dây dẫn có thể được hàn vào đồng. Chính những lỗ hở này được hiển thị dưới dạng các đối tượng trên lớp phủ hàn trong trình chỉnh sửa PCB (lưu ý rằng lớp phủ hàn được định nghĩa theo kiểu âm – các đối tượng bạn thấy sẽ trở thành các lỗ trên lớp phủ hàn thực tế).

Trong quá trình sản xuất, lớp phủ hàn được áp dụng bằng các kỹ thuật khác nhau. Phương pháp có chi phí thấp nhất là in lụa lên bề mặt bảng mạch thông qua một khuôn. Để bù đắp cho các vấn đề về căn chỉnh lớp, các lỗ trên lớp phủ hàn thường lớn hơn các pad, được phản ánh qua giá trị mở rộng 4 mil (~0,1 mm) được sử dụng trong quy tắc thiết kế mặc định.

Có các kỹ thuật khác để phủ lớp mặt nạ hàn, mang lại độ chính xác cao hơn trong việc căn chỉnh lớp và định nghĩa hình dạng chính xác hơn. Nếu sử dụng các kỹ thuật này, độ giãn nở của lớp mặt nạ hàn có thể nhỏ hơn hoặc thậm chí bằng không. Việc giảm kích thước lỗ trên khuôn sẽ giảm nguy cơ xuất hiện các mảnh vụn của lớp mặt nạ hàn hoặc vi phạm khoảng cách giữa lớp in lụa và lớp mặt nạ hàn.

Một trường hợp vi phạm do mảnh hàn thừa. Màu tím biểu thị độ giãn nở của lớp phủ hàn xung quanh mỗi pad.

Các vi phạm như những vấn đề về lớp phủ hàn này không thể được giải quyết nếu không xem xét kỹ thuật chế tạo sẽ được sử dụng để sản xuất bảng mạch hoàn chỉnh.

Ví dụ, nếu đây là một bảng mạch đa lớp phức tạp dành cho sản phẩm cao cấp, thì rất có thể công nghệ lớp phủ hàn chất lượng cao sẽ được áp dụng, cho phép độ giãn nở của lớp phủ hàn rất nhỏ hoặc bằng không. Tuy nhiên, một bảng mạch hai mặt đơn giản như trong hướng dẫn này thường được sản xuất như một sản phẩm giá rẻ, đòi hỏi phải sử dụng công nghệ lớp phủ hàn giá rẻ. Điều đó có nghĩa là việc giải quyết các vi phạm liên quan đến lớp phủ hàn bằng cách giảm độ giãn nở của lớp phủ hàn cho toàn bộ bảng mạch không phải là giải pháp phù hợp.

Giống như nhiều khía cạnh khác trong thiết kế PCB, giải pháp nằm ở việc cân nhắc kỹ lưỡng các sự đánh đổi một cách tập trung để giảm thiểu tác động của chúng.

Để giải quyết vi phạm này, bạn có thể:

• Tăng kích thước lỗ mở của lớp phủ hàn để loại bỏ hoàn toàn lớp phủ giữa các pad của transistor, hoặc

• Giảm chiều rộng tối thiểu chấp nhận được của dải hàn, hoặc

• Giảm kích thước lỗ hở lớp phủ hàn để mở rộng dải hở đến chiều rộng chấp nhận được.

Đây là một quyết định thiết kế sẽ được đưa ra dựa trên kiến thức của bạn về linh kiện cũng như công nghệ chế tạo và lắp ráp sẽ được sử dụng. Mở lớp mặt nạ để loại bỏ hoàn toàn dải mặt nạ giữa các miếng đệm bóng bán dẫn có nghĩa là sẽ có nhiều khả năng tạo ra các cầu hàn giữa các miếng đệm đó, trong khi giảm kích thước lỗ mở của lớp mặt nạ sẽ vẫn để lại một dải, điều này có thể chấp nhận được hoặc không, và cũng sẽ dẫn đến khả năng xảy ra các vấn đề về đăng ký giữa mặt nạ và miếng đệm.

Trong hướng dẫn này, bạn sẽ kết hợp phương án thứ hai và thứ ba, giảm chiều rộng dải hẹp tối thiểu xuống một giá trị phù hợp với các thiết lập đang được sử dụng trên bảng mạch này, đồng thời giảm độ mở rộng của mặt nạ, nhưng chỉ áp dụng cho các pad của transistor.

1. Bước đầu tiên là giảm chiều rộng dải hẹp cho phép. Mở All Rules cửa sổ Trình quản lý ràng buộc bằng cách nhấp vào nút tương ứng ở phía trên cùng của Trình quản lý ràng buộc.

2. Trong cây thư mục bên trái, tìm và chọn Solder Mask Sliver loại quy tắc trong Manufacturing danh mục, sau đó chọn quy tắc hiện có có tên MinimumSolderMaskSliver trong khu vực lưới chính.

3. Giá trị bằng khoảng cách giữa các pad là 0,22 mm (~8,7 mil) sẽ phù hợp cho một thiết kế như thế này. Chỉnh sửa Minimum Solder Mask Sliver giá trị này 0.22 trong vùng ràng buộc của quy tắc.

   

4. Bước tiếp theo là thêm một quy tắc mở rộng mặt nạ chỉ dành cho các bóng bán dẫn, giúp giảm mức mở rộng mặt nạ xuống 0. Việc này có nghĩa là lỗ mở trên mặt nạ hàn sẽ có kích thước bằng với pad, khiến chiều rộng dải mặt nạ hàn giữa các pad bằng với khoảng cách giữa các pad (0,22 mm). Nhấp vào Solder Mask Expansion loại quy tắc trong Mask danh mục của cây bên trái để hiển thị các quy tắc hiện có thuộc loại này. Sẽ có một quy tắc có tên SolderMaskExpansion với giá trị mở rộng là 0,1016 mm (4 mil).

   

   Vì chỉ có các pad của transistor vi phạm quy tắc, bạn sẽ không chỉnh sửa giá trị này. Thay vào đó, bạn sẽ tạo một quy tắc mới.

5. Để thêm một quy tắc Mở rộng Lớp Mặt nạ Hàn mới, nhấp chuột phải vào một khoảng trống trên khu vực lưới chính và chọn Add Custom Rule từ menu ngữ cảnh. Một quy tắc mới có tên SolderMaskExpansion_1 sẽ được tạo ra.

   

6. Nhấp đúp vào tên của quy tắc mới trong khu vực lưới chính và nhập SolderMaskExpansion_Transistor để thay đổi tên của nó.

7. Nhấp vào quy tắc để hiển thị các thiết lập của nó ở phần dưới cùng của Trình quản lý ràng buộc.

8. Xác định phạm vi của quy tắc mới. Có thể tạo truy vấn phạm vi bằng tính năng Trình tạo truy vấn. Nhấp vào nút “” bên cạnh Object Match trường và chọn Open Query Builder lệnh. Trong Building Query from Board hộp thoại mở ra, chọn Associated with Footprint từ danh sách thả xuống trong Condition Type / Operator cột, sau đó chọn ONSC-TO-92-3-29-11 từ danh sách thả xuống trong Condition Value cột. Sau khi nhấp vào OK trong hộp thoại, truy vấn HasFootprint('ONSC-TO-92-3-29-11') sẽ xuất hiện trong Object Match trường.

   ❯ ❮ IDJavaScript: Tutorial_CM_SolderMaskExpansion_New_Query_AD25_2

9. Đặt 0 cho Expansion top và Expansion bottom các giá trị.

   

10. Lưu các thay đổi trong Trình quản lý ràng buộc (File » Save to PCB).

11. Đóng Trình quản lý ràng buộc bằng cách nhấp chuột phải vào tab của nó ở phía trên cùng của không gian thiết kế và chọn Close Multivibrator.PcbDoc [Constraints] lệnh từ menu ngữ cảnh.

12. Lưu tài liệu PCB vào máy tính bằng cách nhấp chuột phải vào mục tương ứng trong Projects bảng điều khiển và chọn Save từ menu ngữ cảnh.

Chạy Kiểm tra Quy tắc Thiết kế sau khi khắc phục các vi phạm

Bây giờ, hãy chạy lại DRC để đảm bảo rằng tất cả các vi phạm đã được khắc phục.

1. Mở Design Rule Checker hộp thoại (Tools » Design Rule Check) và đảm bảo rằng Create Report File tùy chọn này đã được bật trên Report Options trang.

2. Nhấp vào nút " ".

3. Một báo cáo mới sẽ được tạo và mở trong một tab tài liệu riêng biệt. Hãy đảm bảo rằng báo cáo đó không chứa bất kỳ vi phạm quy tắc nào.

   

   Nếu có vi phạm, hãy khắc phục chúng, sau đó tạo lại báo cáo.

4. Xóa báo cáo DRC đã tạo khỏi dự án. Báo cáo này sẽ được tạo trong quá trình phát hành thiết kế. Để thực hiện việc này, hãy tìm tệp báo cáo trong mục Generated\Documents mục tương ứng trong Projects bảng điều khiển, nhấp chuột phải vào tệp đó và chọn lệnh Remove from Project lệnh. Trong Remove from project hộp thoại hiện ra, chọn Delete file tùy chọn.

   

5. Đóng tất cả các tài liệu hiện đang mở. Bạn có thể thực hiện việc này bằng cách nhấp chuột phải vào tab tài liệu ở phía trên cùng của không gian thiết kế và chọn Close All Documents lệnh từ menu ngữ cảnh.

6. Lưu dự án vào Không gian làm việc. Để thực hiện việc này, hãy nhấp vào Save to Server nút điều khiển bên cạnh mục dự án trong Projects bảng điều khiển, nhập một nhận xét có ý nghĩa vào Comment trường của Save to Server hộp thoại vừa mở ra (ví dụ: PCB design complete), sau đó nhấp vào OK nút.