Konfigurieren und Ausführen einer Signalintegritätsanalyse

Wenn das Design für eine Signalintegritätsanalyse vorbereitet ist, konfigurieren Sie die Analyse selbst nach Bedarf und führen Sie sie wie auf dieser Seite beschrieben aus.

Konfigurieren der SI-Setup-Optionen

Wenn Sie Tools » Signal Integrity auswählen und allen Komponenten Modelle zugewiesen sind, wird das Dialogfeld SI Setup Options beim ersten Ausführen dieses Befehls in einem geöffneten Projekt angezeigt.

Das Dialogfeld SI Setup Options

1. Legen Sie die Leiterbahnimpedanz und die durchschnittliche Leiterbahnlänge nach Bedarf fest. Diese Routing-Eigenschaften sind nur erforderlich, wenn es Netze gibt, die noch nicht auf eine PCB übertragen wurden, oder ungeroutete Netze in der PCB vorhanden sind.

   Beachten Sie, dass die Registerkarten Supply Nets und Stimulus nur im Modus „Nur Schaltplan“ angezeigt werden.
2. Klicken Sie auf Analyze Design, um die anfängliche Standard-Screening-Analyse auszuführen und das Fenster Signal Integrity anzuzeigen, in dem Sie weitere Netze für die Reflexions- oder Übersprechanalyse auswählen können.

Vier Standard-Toleranzregeln sowie alle im Schaltplan oder in der PCB festgelegten Signalintegritätsregeln sind beim ersten Analysieren des Designs aktiviert und werden ausgeführt. Diese Toleranzen können später im Fenster Signal Integrity festgelegt werden, indem Sie auf die Schaltfläche Menu klicken und Set Tolerances auswählen.

Signal-Integrity-Setup-Optionen im Modus „Nur Schaltplan“

Wenn im Projekt keine PCB verfügbar ist, können Sie die SI-Setup-Optionen jederzeit ändern, indem Sie im Fenster Signal Integrity auf die Schaltfläche Menu klicken und Setup Options auswählen. Das Dialogfeld SI Setup Options wird angezeigt.

Auf der Registerkarte Track Setup kann die Standardlänge von Leiterbahnen für die Simulation konfiguriert werden. Diese wird nicht verwendet, wenn eine PCB vorhanden ist, da die PCB Breitenregeln verwendet; d. h., wenn die Option Use Manhattan length deaktiviert ist, verwendet die PCB diesen Wert. Legen Sie auf dieser Registerkarte auch Track Impedance fest.

Klicken Sie auf die Registerkarten Supply Nets und Stimulus, um Informationen zu Netz- und Stimulusregeln anzuzeigen und zu aktivieren. Diese Registerkarten bieten eine weitere Möglichkeit, diese Eigenschaften zu definieren, zusätzlich zur normalen Methode über Regeln in der PCB oder im Schaltplan.

Die Registerkarten des Dialogfelds SI Setup Options, wenn es im Modus „Nur Schaltplan“ aufgerufen wird

Verwenden des Signal-Integrity-Fensters

Nach Durchführung der anfänglichen Einrichtung wird das Fenster Signal Integrity mit Daten aus der soeben ausgeführten Screening-Analyse geladen. Die Ergebnisse dieser Analyse sowie eine Anzeige, welche Netze die verschiedenen Tests bestanden haben, werden in der Liste auf der linken Seite des Fensters angezeigt. Problematische Netze können dann durch Ausführen schneller Reflexions- und Übersprechanalysen detaillierter untersucht werden. Durch die Möglichkeit, virtuelle Abschlüsse hinzuzufügen, können Sie feststellen, welche zusätzliche Schaltung dem Design hinzugefügt werden muss, um diese Problembereiche zu beheben und so die effizienteste Signalintegritätsleistung zu erzielen.

Das Fenster Signal Integrity wird verwendet, um den Signalintegritätsanalyseprozess zu konfigurieren und zu steuern.

Anzeigen der Screening-Ergebnisse

Die anfängliche Screening-Analyse bietet eine schnelle Simulation vieler Netze, damit Sie mehr Informationen erhalten und kritische Netze für eine genauere Untersuchung identifizieren können, z. B. für eine detaillierte Reflexions- und/oder Übersprechanalyse. Die Liste auf der linken Seite zeigt die Ergebnisse dieser Analyse in Tabellenform an. Für jedes Netz im Design können die folgenden Spalteninformationen angezeigt werden:

Verwenden Sie die Schaltfläche Menu oder klicken Sie mit der rechten Maustaste in die Tabelle, um auf das Untermenü Show/Hide Columns zuzugreifen, in dem Sie die Anzeige von Datenspalten nach Bedarf aktivieren/deaktivieren können.

Jedes Netz kann einer von drei Kategorien angehören: Passed, Failed oder Not Analyzed.

	Ein Passed-Netz hatte alle Werte innerhalb der durch die Tests definierten Grenzen.
	Ein Failed-Netz hatte mindestens einen Wert außerhalb der definierten Toleranzgrenzen. Alle fehlgeschlagenen Werte werden gelb dargestellt.
	Ein Not Analyzed-Netz konnte aus irgendeinem Grund nicht geprüft werden. Um den Grund anzuzeigen, aktivieren Sie die Spalte Analysis Errors.

Fehlgeschlagene Netze

Häufige Gründe dafür, dass ein Netz im Screening nicht analysiert werden kann, sind das Vorhandensein eines Steckverbinders, einer Diode oder eines Transistors sowie fehlende Ausgangspins oder mehrere Ausgangspins. Wenn Netze geprüft werden, die bidirektionale Pins enthalten und im Netz kein dedizierter Ausgangspin vorhanden ist, wird jeder bidirektionale Pin separat als Ausgangspin simuliert. Das Worst-Case-Ergebnis dieser Simulationen wird angezeigt.

Es ist möglich, dass Netze andere Fehler aufweisen, die sowohl beim Screening als auch bei weiteren Simulationen zu falschen Analyseergebnissen führen. Diese Netze erscheinen mit ihrem gesamten Zeileneintrag in Rot. Außerdem werden Netze, die simuliert wurden (d. h. Netze, die auf einer PCB noch nicht geroutet sind), hellgrau dargestellt.

Prüfen fehlgeschlagener oder nicht analysierter Netze

So zeigen Sie die Ursache eines fehlgeschlagenen oder nicht analysierten Netzes an:

• Wenn die gesamte Zeile eines Netzes rot hervorgehoben ist, wählen Sie sie aus, klicken Sie dann mit der rechten Maustaste und wählen Sie Show Errors. Dadurch werden dem Fenster Messages auch Meldungen hinzugefügt, die per Cross-Probing verwendet werden können, um Probleme zu beheben.

  

• Um alle verfügbaren Informationen für ein ausgewähltes Netz anzuzeigen, klicken Sie mit der rechten Maustaste und wählen Sie Details. Das Dialogfeld Full Details zeigt alle Ergebnisse der Screening-Analyse an, die in der Ergebnistabelle dargestellt werden können, zusammen mit Folgendem:
  • Component Count – wie viele Komponenten Pads haben, die mit dem ausgewählten Netz verbunden sind.
  • Track Count – aus wie vielen einzelnen gerouteten Leiterbahnsegmenten das gesamte geroutete Netz besteht.
  • Minimum Impedance (Ohms) – die minimale Impedanz des Netzes unter Berücksichtigung der Einzelimpedanzen aller Leiterbahnsegmente im Netz.
  • Maximum Impedance (Ohms) – die maximale Impedanz des Netzes unter Berücksichtigung der Einzelimpedanzen aller Leiterbahnsegmente im Netz.

  

• Wählen Sie Cross Probe aus dem Kontextmenü (oder klicken Sie auf Menu), um per Cross-Probing zum ausgewählten Netz entweder im Schaltplan oder auf der PCB zu springen.

  Verwenden Sie die Tastenkombination F4, um die Anzeige des Fensters Signal Integrity (und anderer Fenster, die sich derzeit im „Floating“-Modus befinden) umzuschalten und schnell zwischen dem Fenster und Ihrem Design zu wechseln.
• Zeigen Sie an, welche Netze mit einem einzelnen Netz oder einer Gruppe von Netzen gekoppelt sind, indem Sie die gewünschten Netze auswählen, dann mit der rechten Maustaste klicken und Find Coupled Nets wählen. Dadurch werden alle Netze ausgewählt, die mit diesen ausgewählten Netzen gekoppelt sind. Die Kriterien dafür, welche Netze als gekoppelt gelten, können im Dialogfeld Signal Integrity Preferences konfiguriert werden (zugänglich durch Klicken auf die Schaltfläche Menu und Auswahl von Preferences im Fenster Signal Integrity).
• Nützliche Informationen können in die Zwischenablage kopiert und zur weiteren Verarbeitung oder Berichterstellung in andere Anwendungen eingefügt werden. Wählen Sie die gewünschten Netze aus und wählen Sie Copy aus dem Kontextmenü. Außerdem können die angezeigten Informationen angepasst werden, indem Sie über den Befehl Show/Hide Columns im Kontextmenü auswählen, welche Spalten angezeigt werden sollen.
• Ein Bericht, der die durch die Analyse erzeugten Ergebnisse hervorhebt, ist ebenfalls verfügbar, wenn Sie Display Report im Rechtsklick-Menü im Bereich Signal Integrity auswählen. Dadurch wird die Berichtsdatei Signal Integrity Tests Report.txt im Texteditor geöffnet und dem Projekt hinzugefügt.

Einstellungen festlegen

Sie können verschiedene Einstellungen festlegen, die für alle von Ihnen definierten Analysen gelten. Dazu gehören allgemeine Einstellungen, die Integrationsmethode und Genauigkeitsschwellenwerte. Alle an den Einstellungen vorgenommenen Änderungen gelten für alle Projekte.

Klicken Sie im Bereich Signal Integrity auf die Schaltfläche Menu und wählen Sie Preferences, um den Dialog Signal Integrity Preferences zu öffnen.

Der Dialog Signal Integrity Preferences

• Verwenden Sie die Registerkarte General, um die Fehlerbehandlungsoptionen festzulegen, die Hinweise und/oder Warnungen anzeigen, wenn im Design Fehler vorhanden sind, die sich auf die Durchführung einer Signal-Integrity-Analyse beziehen. Alle auftretenden Hinweise oder Warnungen werden als Meldungen im Bereich Messages aufgeführt. Wenn die Option Show Warnings aktiviert ist und Warnungen vorhanden sind, erscheint ein Bestätigungsdialog für Warnungen, wenn versucht wird, auf den Bereich Signal Integrity zuzugreifen. Zusätzlich können Sie festlegen, dass der Bereich Signal Integrity ausgeblendet wird, nachdem Sie die Anzeige von Wellenformen gewählt haben. Sie können außerdem die Standardeinheiten für Signal-Integrity-Messungen festlegen sowie bestimmen, ob Diagrammtitel und FFT-Diagramme angezeigt werden, wenn die resultierenden Wellenformen im SimData-Editor dargestellt werden.

• Die Registerkarte Configuration definiert verschiedene simulationsbezogene Schwellenwerte, wie den maximalen Abstand zwischen gekoppelten Netzen und die Mindestlänge, damit ein Abschnitt als gekoppelter Abschnitt betrachtet wird.

• Die Registerkarte Integration definiert die für die Analyse verwendete numerische Integrationsmethode. Die Methode Trapezoidal ist relativ schnell und genau, neigt jedoch unter bestimmten Bedingungen zu Oszillationen. Die Methoden Gear erfordern längere Analysezeiten, sind jedoch tendenziell stabiler. Die Verwendung einer höheren Gear-Ordnung führt theoretisch zu genaueren Ergebnissen, erhöht jedoch die Analysezeit. Standard ist Trapezoidal.

• Die Registerkarte Accuracy im Dialog Signal Integrity Preferences definiert Toleranzschwellenwerte und Grenzwerteinstellungen für verschiedene an der Analyse beteiligte Berechnungsalgorithmen.

  Accuracy Options

  Option	Beschreibung
  RELTOL	Relative Toleranz zur Berechnung von Strom- und Spannungswerten
  ABSTOL	Absolute Toleranz zur Berechnung von Stromwerten
  VNTOL	Absolute Toleranz zur Berechnung von Spannungswerten
  TRTOL	Faktor zur Abschätzung des Integrationsfehlers
  NRVABS	Grenzwert für den Abschneidefehler unter Verwendung des Newton-Raphson-Algorithmus
  DTMIN	Minimal zulässige Zeitschrittgröße
  ITL	Maximale Anzahl von Iterationen unter Verwendung des Newton-Raphson-Algorithmus
  LIMPTS	Maximale Anzahl von Wertepaaren in der Ausgabedatei für jede Spannungskurve

• Verwenden Sie die Registerkarte DC Analysis, um Toleranzschwellenwerte und Grenzwerteinstellungen für verschiedene mit der DC-Analyse verbundene Parameter festzulegen.

Toleranzen festlegen

Standardmäßige Overshoot- und Undershoot-Tests sind definiert, da diese wahrscheinlich die besten Merkmale sind, um zu bestimmen, welche Netze am problematischsten sein könnten. Vier Standard-Toleranzregeln sowie alle im Schaltplan oder auf der PCB festgelegten Signal-Integrity-Regeln sind beim ersten Analysieren des Designs aktiviert und werden ausgeführt. Um diese Regeln zu aktivieren oder zu deaktivieren, klicken Sie im Bereich Signal Integrity auf die Schaltfläche Menu und wählen Sie Set Tolerances. Der Dialog Set Screening Analysis Tolerances wird angezeigt.

Der Dialog Set Screening Analysis Tolerances

Klicken Sie auf das Kontrollkästchen Enabled neben einem Regeltyp, um diese Regel für die Ausführung bei der Designanalyse zu aktivieren.

Klicken Sie auf PCB Signal Integrity Rules (wenn Sie sich nicht im Nur-Schaltplan-Modus befinden), um den Dialog PCB Rules and Constraints Editor zu öffnen, in dem Sie erforderliche Signal-Integrity-Regeln hinzufügen oder ändern können. Klicken Sie auf OK, bis Sie zum Bereich Signal Integrity zurückkehren.

Analysen vorbereiten

Bevor die Analysen ausgeführt werden, müssen die Netze ausgewählt werden, die weiter analysiert werden sollen. Sie können außerdem Puffer bearbeiten, um die Bauteiltechnologie und Pin-Eigenschaften anzuzeigen oder zu ändern, und bei Bedarf Terminierungen zu Netzen hinzufügen.

Zu analysierende Netze auswählen

Um eine weitergehende Analyse von Netzen (Reflexion und/oder Übersprechen) durchzuführen, müssen die Netze in der rechten Liste des Bereichs Signal Integrity ausgewählt werden. Doppelklicken Sie auf ein Netz in der linken Liste, um es auszuwählen und in die rechte Liste zu verschieben. Alternativ können Sie die Pfeilschaltflächen verwenden, um Netze in diesen ausgewählten Zustand hinein oder aus ihm heraus zu verschieben. Sie können mehrere Netze in der linken Liste auswählen, indem Sie die Tasten Shift oder Ctrl gedrückt halten.

Sie können per Cross-Probing zu den ausgewählten Netzen im entsprechenden Schaltplan- oder PCB-Dokument springen, indem Sie die Optionen Cross Probe im Rechtsklick-Menü auswählen. Das Zieldokument wird im Designbereich aktiviert und die ausgewählten Netze werden entsprechend den auf der Seite System – Navigation page des Dialogs Preferences definierten Hervorhebungsmethoden angezeigt.

Sobald sich Netze in diesem ausgewählten Zustand befinden, ist es möglich, vor dem Ausführen einer Simulation weitere Konfigurationen für sie vorzunehmen.

Victim- und Aggressor-Netze festlegen

Bei Übersprechanalysen ist es erforderlich, ein Victim- oder ein Aggressor-Netz festzulegen. Beachten Sie, dass diese Funktion aufgrund der Art der Analyse nur verfügbar ist, wenn zwei oder mehr Netze ausgewählt wurden (in die rechte Liste verschoben wurden).

Wählen Sie ein Netz in der rechten Netzliste aus, klicken Sie mit der rechten Maustaste darauf und wählen Sie je nach Bedarf Set Aggressor oder Set Victim. Der Status der Netze wird aktualisiert. Um die Festlegung der Netze aufzuheben, wählen Sie Clear Status im Rechtsklick-Menü.

Richtung bidirektionaler Pins festlegen

Es ist möglich, die Richtung bidirektionaler Pins in einem bestimmten Netz festzulegen. Um die Richtung festzulegen, wählen Sie das betroffene Netz in der oberen rechten Liste aus. Darunter wird dann eine Liste der Pins für dieses Netz angezeigt. Ändern Sie in der Pinliste den Ein-/Ausgangsstatus für jeden ausgewählten bidirektionalen Pin, indem Sie mit der rechten Maustaste klicken und im Rechtsklick-Menü einen Status auswählen. Diese Ein-/Ausgangseinstellungen werden mit dem Projekt gespeichert, damit sie beim nächsten Verwenden dieses Bereichs wieder verfügbar sind.

Sie können auch per Cross-Probing zum Pin/Pad im entsprechenden Schaltplan- oder PCB-Dokument springen, indem Sie die Optionen Cross Probe im Rechtsklick-Menü auswählen. Das Zieldokument wird im Designbereich aktiviert und der ausgewählte Pin/das ausgewählte Pad wird entsprechend den auf der Seite System – Navigation page des Dialogs Preferences definierten Hervorhebungsmethoden angezeigt.

Puffer bearbeiten

Möglicherweise möchten Sie die Bauteiltechnologie und Pin-Eigenschaften anzeigen oder ändern, z. B. Eingangs- und Ausgangsmodelle sowie die Pin-Richtung. Sie können nur Bauteile ändern, die mit dem aktuell ausgewählten Netz in der rechten Liste verbunden sind. Über die Option Edit Buffer im Rechtsklick-Menü in der Pinliste erhalten Sie Zugriff auf den Datendialog des Bauteils.

Der angezeigte Dialog und die verfügbaren Optionen hängen vom Typ des Bauteils ab, zu dem der Pin gehört, z. B. Widerstand, IC, BJT usw. Der gezeigte Dialog Integrated Circuit gilt für einen IC-Bauteiltyp.

Der Dialog Integrated Circuit

Wenn Sie für einen Pin Technology und Direction auswählen, wird eine Liste relevanter Eingangs- und/oder Ausgangsmodelle zur Auswahl angezeigt. Änderungen an Technologie und Richtung werden nur lokal in der Analyse verwendet und nicht gespeichert, wenn der Bereich zurückgesetzt wird.

Die Felder des Bauteils Technology, Input Model und Output Model sind kontextsensitiv. Wenn Sie eine Bauteiltechnologie auswählen, werden die Standardmodelle des Bauteils aus dieser Technologie übernommen. Beachten Sie, dass bei bereits zugewiesenen spezifischen Pin-Modellen (zum Beispiel im Rahmen des Imports eines IBIS-Modells) durch das Ändern der Bauteiltechnologie keine erneute Zuweisung von Pin-Modellen für diese Pins erfolgt.

Terminierungen

Die in einer Signalwellenform sichtbaren Oszillationen sind auf Mehrfachreflexionen auf der zugehörigen Übertragungsleitung (Leiterbahn) zurückzuführen. Diese Reflexionen oder das „Ringing“ treten in PCB-Designs am häufigsten aufgrund einer Impedanzfehlanpassung zwischen Treiber und Empfänger auf – üblicherweise bei einem Treiber mit niedriger Impedanz und einem Empfänger mit hoher Impedanz.

Eine gute Signalqualität an der Last würde idealerweise null Reflexionen (kein Ringing) bedeuten. Das Ausmaß des Ringings kann durch eine Terminierung auf ein für das Design akzeptables Maß reduziert werden.

Der Bereich Signal Integrity enthält einen Terminierungsberater, mit dem Sie „virtuelle Terminierungen“ an einer von Ihnen definierten Position in ein Netz einfügen können. Auf diese Weise können Sie verschiedene Terminierungsstrategien testen, ohne physische Änderungen an Ihrer Leiterplatte vorzunehmen.

Verfügbare Terminierungssimulationen sind:

• Series Res
• Parallel Res to VCC
• Parallel Res to GND
• Parallel Res to VCC and GND
• Res and Cap to GND
• Parallel and Cap to GND
• Parallel Schottky Diodes

Jeder Terminierungstyp kann in der Terminierungsliste aktiviert oder deaktiviert werden. Bei der Durchführung von Reflexions- und Übersprechanalysen können mehrere Terminierungstypen aktiviert werden – für jeden wird ein separater Satz von Wellenformen erzeugt. So können Sie die beste Terminierung für das Design bestimmen, um eine optimale Signalqualität auf Übertragungsleitungen zu erreichen und dadurch Reflexionen (Ringing) auf ein akzeptables Maß zu reduzieren.

Wenn eine Reflexions- oder Übersprechanalyse ausgeführt wird, wird jeder aktivierte Abschlusstyp ausprobiert und erzeugt einen separaten Satz von Wellenformen. Wenn der Serial Res-Abschluss verwendet wird, wird er an allen Ausgangspins im ausgewählten Netz platziert. Bei anderen Abschlusstypen wird der Abschluss an allen Eingangspins im Netz platziert.

Um die besten Ergebnisse für die Abschlüsse zu erzielen, ist es außerdem erforderlich, die Werte der beteiligten Bauteile anhand der Eigenschaften des Netzes festzulegen.

• Wenn ein Abschluss ausgewählt wird, wird darunter ein Diagramm angezeigt, das diesen Abschluss darstellt. In diesem Diagramm können sowohl Mindest- als auch Höchstwerte für die in den Abschlüssen verwendeten Widerstände und Kondensatoren festgelegt werden.
• Mindest- und Höchstwerte werden verwendet, wenn die Sweep-Anzahl (in der Liste der Abschlüsse angezeigt) auf einen Wert größer als eins gesetzt ist.
• Für weitere Informationen zu einem Abschlusstyp wählen Sie ihn aus und klicken auf die Schaltfläche ? (Hilfe). Wenn Sie die Option Suggest aktivieren, werden vorgeschlagene Werte berechnet (gemäß der Formel, die im Informations-Popup für jeden Abschlusstyp angegeben ist) und grau dargestellt. Sie können diese Werte übernehmen oder die Option Suggest deaktivieren und bei Bedarf eigene Werte eingeben.
• Wenn Sie die Analyse mit einem durchlaufenen Wertebereich für die Abschlusskomponenten ausführen möchten, stellen Sie sicher, dass die Option Perform Sweep aktiviert ist, und legen Sie die erforderliche Anzahl von Sweep Steps fest, wenn die Analysen ausgeführt werden. Die bei jedem Sweep der Analyse verwendeten Werte hängen von den eingegebenen Mindest- und Höchstwerten sowie vom im Feld Sweep Steps gewählten Wert ab (wenn z. B. Sweep Steps auf 2 gesetzt ist, wird beim ersten Durchlauf der Analyse der Mindestwert und beim zweiten der Höchstwert verwendet). Beachten Sie, dass für jeden Sweep zu Vergleichszwecken ein separater Satz von Wellenformen erzeugt wird.

Platzieren eines Abschlusses im Schaltplan

Sobald die Wellenformen erstellt und der optimale Abschluss ermittelt wurde, kann es sinnvoll sein, diesen Abschluss direkt im Schaltplanblatt zu platzieren. Dies kann über das Rechtsklick-Menü in der Liste Termination erfolgen. Beachten Sie, dass jede Platzierung nur für das aktuell ausgewählte Netz gilt.

Wenn Sie die ausgewählte Abschlussschaltung tatsächlich im Schaltplan platzieren möchten, anstatt sie nur als „virtuellen Abschluss“ zu verwenden:

1. Klicken Sie im Abschnitt Termination des Fensters Signal Integrity mit der rechten Maustaste und wählen Sie Place on Schematic.

2. Das Dialogfeld Place Termination wird angezeigt und ermöglicht das Festlegen verschiedener Eigenschaften, z. B. welche Bibliothekskomponenten für die Abschlussbauteile verwendet werden sollen, ob eine automatische oder manuelle Platzierung verwendet werden soll, ob an allen anwendbaren Pins oder nur am ausgewählten Pin platziert werden soll und welche exakten Werte für die Bauteile verwendet werden sollen. Klicken Sie auf OK, um fortzufahren.

   
   Das Dialogfeld Place Termination

3. Der Signal Integrity Analyzer findet das Quell-Schaltplandokument, zu dem der Pin gehört. Anschließend fügt er an einer freien Stelle im Dokument die erforderlichen Bauteile mit den korrekten Werten (Widerstände, Kondensatoren oder was auch immer erforderlich ist) sowie die Versorgungsobjekte hinzu. Verbinden Sie diese Abschlussschaltung mit dem entsprechenden Pin im Schaltplan.

Beachten Sie, dass es danach wahrscheinlich weiterhin erforderlich ist, die Komponenten korrekt mit dem Pin zu verdrahten. Wenn außerdem auch eine PCB beteiligt ist, müssen diese ebenfalls synchronisiert und im PCB geroutet werden. Synchronisieren Sie das PCB, um auch diese Bauteile hinzuzufügen, indem Sie Design » Update PCB auswählen.

Ausführen der Analysen

Sobald die Netze wie erforderlich konfiguriert wurden (und alle Abschlussoptionen ausgewählt sind), klicken Sie im Fenster Signal Integrity auf die Schaltfläche Reflections oder Crosstalks, um die Wellenformen zu erzeugen.

• Für eine Reflexionsanalyse können ein oder mehrere Netze simuliert werden. Die Anzahl sollte jedoch in einem vernünftigen Rahmen bleiben, da sich die Analysezeit bei der Analyse einer großen Anzahl von Netzen erheblich erhöht.

  Der Signal Integrity Analyzer berechnet Spannungen an Knoten eines Netzes unter Verwendung von Routing- und Lageninformationen aus dem PCB sowie zugehörigen Treiber- und Empfänger-I/O-Puffermodellen. Ein 2D-Feldlöser berechnet automatisch die elektrischen Eigenschaften der Übertragungsleitungen. Bei der Modellierung wird davon ausgegangen, dass die Verluste im DC-Pfad klein genug sind, um ignoriert zu werden.

• Für eine Übersprechanalyse müssen mindestens zwei Netze berücksichtigt werden. Normalerweise werden bei einer Übersprechanalyse jeweils zwei oder drei Netze betrachtet, üblicherweise ein Netz und seine beiden unmittelbaren Nachbarn.

  Das Maß des Übersprechens (oder das Ausmaß von EMI) ist direkt proportional zu den Reflexionen auf einer Signalleitung. Wenn die Bedingungen für die Signalqualität erfüllt sind und Reflexionen durch korrekten Signalabschluss auf ein nahezu vernachlässigbares Maß reduziert werden, d. h. das Signal mit minimaler Signalabweichung an seinem Ziel ankommt, wird auch das Übersprechen minimiert. Weitere Informationen finden Sie unter Abschlüsse.

  Eine Übersprechanalyse ist nur möglich, wenn eine Post-Layout-Signalintegritätsanalyse aus einem PCB-Designdokument durchgeführt wird. Dies liegt daran, dass für diese Art der Analyse geroutete Netze erforderlich sind.

Nach dem Klicken auf eine Schaltfläche beginnt die Analyse und es wird eine Simulationsdatendatei (<ProjectName>.sdf) erzeugt. Diese Datei wird als separater Tab geöffnet und zeigt die Ergebnisse der Analysen im SimData Editor an.

Weitere Informationen finden Sie unter Arbeiten mit Ergebnissen der Signalintegritätsanalyse.