PDN Analyzer (by CST) 예제 가이드

PDN Analyzer(PDNA) 애플리케이션은 비교적 사용하기 쉬우며, 기본적으로 PI-DC 시뮬레이션 Net 매개변수를 설정하고 시뮬레이션을 실행한 다음 결과를 해석하는 방식으로 사용합니다. PDN Analyzer 전원 Net 시뮬레이션에 사용되는 데이터는 현재 로드된 PCB 설계 프로젝트에서 직접 가져옵니다. 프로젝트를 반복적으로 편집하여 전원 공급 경로의 전원 무결성을 개선한 후 PDN 시뮬레이션을 다시 실행하여 결과를 확인할 수 있습니다.

이 PDN Analyzer 사용 데모 가이드에서는 Altium에서 제공하는 두 가지 참조 설계를 사용합니다.

• SpiritLevel-SL1 프로젝트: ZIP 다운로드
• DB46 Xilinx Daughter Board 프로젝트: ZIP 다운로드

이 가이드는 사용 중인 Altium Designer에서 PDN Analyzer를 사용할 수 있고, PI-DC(DC 전원 무결성) 원리를 기본적으로 이해하고 있다는 전제하에 작성되었습니다.

PDN Analyzer 기능에 액세스하는 방법과 PI-DC 시뮬레이션의 기본 사항은 PDN Analyzer 페이지를 참조하세요.

PDN Analyzer 인터페이스

PDN Analyzer 확장 기능의 인터페이스는 Altium Designer의 비모달 창으로 열리며, 워크스페이스 내 편리한 위치나 다른 화면이 있는 경우 해당 화면에 배치할 수 있습니다. 기본 PDN Analyzer 창을 열려면 프로젝트의 Schematic 또는 PCB 문서를 열고 Tools 메뉴(Tools » PDN Analyzer)에서 애플리케이션을 선택하세요.

하나의 전원 네트워크가 선택된 PDN Analyzer GUI입니다. 하단 Panel 영역에서 표시 및 결과 Configuration을 설정할 수 있습니다.

PDNA 창 GUI의 상단 영역에는 파일/Net 제어 기능과 현재 선택된 전원 네트워크의 대화형 표현이 배치되어 있으며, 하단 Panel 영역에서는 분석 옵션, 표시 설정 및 결과 데이터에 액세스할 수 있습니다. PDNA 버전 2는 서로 연결된 여러 Net을 지원하므로, 전체 PCB 설계의 DC 전원 무결성을 계층 구조 또는 개별 전원 Net 단위로 분석할 수 있습니다.

전체 전원 Net 계층 구조가 선택된 PDN Analyzer GUI입니다. 포함된 네트워크와 레이어의 표시는 하단 Panel 영역에서 제어합니다.

PDN 인터페이스는 하단 Panel 영역이 없는 간소화 화면 모드(File » Compact Layout)도 제공하며, 이 모드는 Altium Designer 기본 화면에 가로/세로로 도킹하기에 적합합니다. 간소화 또는 표준 화면 모드에서 화면 도킹을 활성화하려면 PDNA 인터페이스의 제목 표시줄을 마우스 오른쪽 버튼으로 클릭하고, 컨텍스트 메뉴에서 Allow Dock를 선택한 다음 Horizontally 또는 Vertically 옵션을 선택하세요.

PDN Analyzer Panel의 사용자 인터페이스에 대한 자세한 내용은 아래의 접이식 섹션을 참조하세요. 

DC Net 식별

PCB 설계에서 PDN Analyzer를 처음 열면 일반적인 전원 네트워크 명명 규칙을 기반으로 설계의 Net 데이터에서 모든 DC 전원 네트워크를 식별하려고 시도합니다.  잠재적인 전원 Net이 모두 식별되지 않았다면 해당 Qualifiers 필터 옵션을 선택 해제하거나, 모든 Net을 보려면 Enable all nets for filtering 옵션을 선택하세요.

Select 확인란을 사용하여 PDNA 분석기에서 사용할 전원 Net을 선택하고, 해당 Nominal Voltage 필드에 적절한 전압 레벨을 입력하세요. Add Selected 버튼을 클릭하면 Currently Identified DC Nets 목록이 채워지고 이러한 Net이 식별된 전원 네트워크로 확정됩니다.

대화 상자의 Net 목록 항목을 두 번 클릭하면 PCB 레이아웃에서 해당 Net을 크로스 프로빙할 수 있습니다.

아래 분석 예제는 PDN Analyzer의 주요 기능과 특징을 보여줍니다. 각 예제는 관심 대상에 따라 네트워크의 전원 무결성을 다양한 방식으로 평가하는 데 사용할 수 있는 여러 파라미터 구성 중 하나만을 보여줍니다. 성공적으로 완료된 분석은 PDNA 구성 파일(*.pdna)로 저장하고 언제든지 다시 불러올 수 있습니다. File » Save As 및 File » Open(기본적으로 프로젝트의 PDNAnalyzer_Config 폴더에 저장)

예제 1

이 예제에서는 간단한 전원 네트와 전류 부하를 사용하여 전원 무결성 시뮬레이션을 설정하는 기본 방법을 설명합니다. SpiritLevel-SL1 참조 프로젝트에서 설계의 LCD 디스플레이를 부하로 연결했을 때 5V 전원 레일의 분배와 접지 귀환 경로를 평가하도록 구성되어 있습니다. 이 경우 5V 전원 레일은 단순한 전압원으로 간주하며, 여기에 연결된 네트워크(예: 스위치 S1를 통해 연결된 네트워크)는 포함하지 않습니다.

이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다.

• Altium Designer에서 Spirit Level PCB 프로젝트가 열려 있어야 합니다.
• PDN Analyzer 애플리케이션이 활성화되어 있어야 합니다(Tools » PDN Analyzer).
• 위에서 설명한 대로 PDN Analyzer DC Net Identification 대화 상자에서 PCB 설계의 DC 네트를 식별한 상태여야 합니다.

전원 및 접지 네트를 지정하여 분석 프로세스를 시작합니다. GUI 네트워크 그래픽에서 <Power Net> 및 <Ground Net> 요소를 두 번 클릭하여 Choose Net 대화 상자를 열면 식별된 전원 네트 중에서 선택할 수 있습니다.

필요한 경우 대화 상자의 조건/필터 옵션을 사용하여 나열된 네트의 범위를 좁히거나 넓힐 수 있습니다. 또는 메인 화면으로 돌아가  버튼을 선택하여 DC 전원 네트를 다시 식별할 수 있습니다.

이제 지정된 전원 및 접지 네트워크 사이에 소스 또는 부하 요소를 추가할 수 있습니다. Ground 및 Power 상태 표시기가 체크된 상태(✔)로 바뀌는 것을 확인할 수 있습니다. 네트워크 그래픽 작업 영역에서 마우스 오른쪽 버튼을 클릭하고 컨텍스트 메뉴에서 Add Source(또는 Add Load)을 선택하여 Device Properties 대화 상자를 엽니다. 대화 상자에 표시된 단계는 다음과 같습니다.

1. 네트워크에 전원 소스(이 경우 단순한 전압원)를 추가하려면 대화 상자의 Device Type 드롭다운 메뉴에서 Voltage Source 옵션을 선택합니다.
2. 소스 연결 목록에서 PDNA는 전원 네트워크 파라미터를 기반으로 올바른 네트 연결 옵션을 선택하려고 시도합니다. 여기서는 5V 및 GND 네트 사이의 연결입니다. Refdes 드롭다운 메뉴 옵션을 사용하여 소스 전압의 컴포넌트 연결 지점을 지정합니다. 이 예제에서 소스 전압 지점은 TP1로 지정하고, 접지 귀환 지점은 설계의 DC 입력 소켓 J1(핀 2 및 3)으로 지정합니다.
3. 대화 상자 하단의 소스 파라미터는 전압원 시뮬레이션 모델의 속성을 지정합니다. 여기서는 소스 전압(Vout)을 5V로 설정하고 모델의 내부 저항(Rout)은 기본 설정인 0Ω로 유지합니다.
4. 마지막으로 최대 소스 전류와 핀 전류(출력 핀이 여러 개인 소스의 경우)는 기본 설정(0A: Don't Care)으로 유지합니다. Limits에 특정 전류값을 설정하면 시뮬레이션 결과가 해당 값을 초과할 때 PDN 분석에서 위반을 표시합니다.

네트워크에 소스를 추가할 때와 같은 방법으로 부하를 추가하고 Device Properties 대화 상자에서 파라미터를 지정합니다.

이 경우 설계의 LCD 컴포넌트가 5V 레일에서 소비하는 전류를 나타내기 위해 전류 싱크 부하(Device Type: IC (Current))를 추가합니다. Device Type으로  Resistor를 선택하면 순수 저항성 부하 옵션도 사용할 수 있습니다.

부하 연결을 LCD1로 설정하고 5V 전원에서 소비할 Load Current를 지정합니다. 단위 접두사(예: 0.5A를 나타내는 500m)도 지원됩니다. 전압 Limits 설정은 선택 사항이지만, 여기서는 관련 버튼을 사용하여  +/-10%으로 설정했습니다. 이렇게 하면 부하 자체의 전압이 4.5V 미만으로 떨어지거나 5.5V를 초과할 때 시뮬레이션 위반이 발생합니다.

전원 네트워크를 정의하고 모든 파라미터를 지정했다면(모든 네트워크 요소에 ✔ 상태 표시),  버튼을 선택하여 PDN 분석을 실행할 수 있습니다. 시뮬레이션 진행 상황은 Messages 탭에 연속된 이벤트로 표시되며, 프로세스를 완료할 수 없는 경우 시뮬레이션 실패 원인도 표시됩니다.

PDN 분석의 즉각적인 결과는 네트워크 그래픽에서 확인할 수 있습니다. 여기에는 계산된 부하/소스 전압 및 전류 수준(해당하는 경우)이 포함되며, 파라미터 위반이 발생한 네트워크 구간이 강조 표시됩니다. 이제 Visual 탭이 선택되어 활성화됩니다.

네트워크의 요소(부하, 소스 또는 직렬 요소) 위에 커서를 올리면 지정된 파라미터와 분석 결과 등의 추가 정보를 볼 수 있습니다.

PCB Editor에서 시각적으로 렌더링하기

이제 PDNA의 Visual 탭에서 제공하는 설정을 통해 Altium Designer PCB 편집기에서 시뮬레이션 결과를 그래픽으로 볼 수 있습니다.  5V Net의 두 Layers(Top 및 Bottom) 모두에 대해 Voltage가 표시되도록 시각화 옵션을 설정합니다. 이는 초기 기본 표시 설정입니다. 분석 결과는 기존 PCB 그래픽 오버레이를 대체하여 PCB Editor에 렌더링됩니다.

선택한 네트 경로의 전압 강하(이 경우 TP1의 5V 소스에서 LCD1 컴포넌트까지)는 화면 하단에 제시된 전압 눈금에 대응하는 색상 그라데이션으로 렌더링됩니다. 이는 전압 백분율(Color Scale 아래의 Per Rail 옵션) 또는 실제 전압 범위(Displayed 옵션)로 표시됩니다.

아래 이미지에서 보드의 네트워크 경로를 따라 변화하는 색상은 전체 전압 강하를 나타냅니다. IR 손실로 인한 최저 수준(0%:, 파란색)은 LCD1 컴포넌트에 있으며, 최고 수준(100%, 빨간색)은 지정된 전압원 지점(TP1)에 있습니다.

네트워크의 해당 전류 분석을 표시하려면 Visual 탭의 Current Density 옵션을 선택합니다. 여기서 보드의 네트워크 경로에 표시되는 색상 수준은 전류 밀도 변화의 백분율에 해당합니다. 100%(빨간색)는 네트워크 경로 레이아웃에서 계산된 최대 전류 밀도를 나타내며, 0%(파란색)는 최솟값으로, 대부분 0A/mm2입니다.

예제의 GND 귀환 경로에 대한 전력 무결성 결과를 표시하고 분석하려면 PDNA의 Visual 탭 아래에 있는 Net 목록에서 5V 네트워크 옵션을 선택 해제한 다음 GND 네트워크를 선택합니다. 접지 귀환 경로는 설계의 Top 및 Bottom 레이어를 모두 통과하며, PDNA의 Layer 목록에서 각 항목을 선택하면 PCB Editor에서 개별적으로 표시할 수 있습니다.

아래 이미지는 Color Scale 스케일을 Displayed로 설정한 상태에서 GND Net의 Bottom 레이어에 대한 전압 표시를 보여줍니다. 전압 강하가 가장 큰 지점(빨간색: 약 0.5mV)은 LCD의 GND 핀에 있으며, 전압 강하가 가장 작은 지점(파란색: 약 0V)은 전압원 귀환 지점(J1)에 있습니다.

PDNA의 Current Density 옵션으로 전환하면 전류가 가장 집중되는 '핫스폿'이 빨간색으로 표시됩니다. 최대 전류 밀도 값 자체(1.74 A/mm2)는 매우 낮으며 허용 한도 내에 충분히 들어옵니다.

표시 제어 및 옵션

PDN Analyzer는 Altium Designer PCB Editor에서 분석 결과를 그래픽으로 표현하는 방식을 결정하는 여러 대화형 표시 옵션을 제공합니다. 표시 Color Scale 옵션과 함께, 그래픽 렌더링을 2D와 3D 간에 전환할 수 있습니다. 후자는 비아 내부와 레이어 사이의 분석 결과를 파악하는 데 유용합니다.

Editor 화면에서 분석 결과를 Clear하는 옵션도 제공되며, 이 옵션을 사용하면 그래픽 렌더링이 자동으로 표준 보드 레이아웃으로 돌아갑니다. 반면, 보기의 Overlay 옵션을 활성화하면 보드 레이아웃 보기가 현재 표시된 분석 결과와 함께 렌더링됩니다. 이 옵션은 분석 결과에서 관심 있는 지점이 실제 보드 레이아웃의 어디에 있는지 확인할 때 특히 유용합니다.

부하 작업

필요에 따라 네트워크에 부하를 추가하고 전력 분석을 다시 실행하여 결과를 평가할 수 있습니다. 예를 들어 설계의 전원 LED로 인한 작은 부하 전류(예: 15mA)를 추가하려면 직렬 저항(R15)을 5V 레일 연결로 선택하고 LED 핀을 GND 연결로 선택합니다.

PDN Analyzer에서는 부하에 사용할 소자 핀 연결을 지정할 수도 있습니다. 따라서 핀마다 소비 전류가 다른 단일 컴포넌트 소자에 대해 여러 부하 모델을 만들 수 있습니다.

예제 프로젝트의 LCD 소자가 이러한 경우에 해당합니다. 핀 15의 5V 연결(LED+)은 디스플레이 백라이트에 전원을 공급하고, 핀 2의 5V 연결(VDD)은 내부 로직에 전원을 공급합니다. 실제로 핀 15는 핀 2보다 훨씬 많은 전류를 소비합니다.

앞서 추가할 때 단일 PDNA 부하 모델로 추가했으므로, LCD1의 두 핀이 모두 기본적으로 5V 부하 연결로 지정되었고 PDN 분석은 LCD1 부하 전류를 두 핀에 균등하게 분배했습니다. 전력 분석의 정확도를 높이려면 LCD1 컴포넌트를 각 5V 핀과 해당 부하 전류에 대응하는 two 부하 모델로 표현할 수 있습니다. 기존 LCD1 부하 모델의 핀 파라미터를 편집한 다음, 분리된 핀에 대한 부하를 추가하면 됩니다.

네트워크 그래픽에서 기존 LCD1 부하 모델의 아이콘을 두 번 클릭하여 Device Properties 대화 상자를 연 다음, 5V 전원 Net 항목의 Pins(s) 필드를 두 번 클릭합니다. 그러면 핀 편집 모드가 활성화되어 해당 부하에 사용할 개별 소자 핀을 선택할 수 있습니다. 핀 2를 선택 해제하여 핀 15(LED+)만 사용하도록 부하를 재구성하고, LCD 백라이트 전류를 나타내도록 Load Current 파라미터를 예를 들어 75mA로 조정합니다.

다음으로 LCD1에 대한 또 다른 5V 네트워크 부하를 만들고, 핀 15는 비활성화하고 핀 2를 활성화하여 VDD 부하를 나타내도록 합니다. 이 부하는 적절히 낮은 Load Current(예: 20mA)로 설정할 수 있습니다.

그런 다음 5V 전원 네트워크를 다시 분석하면 네트워크 경로를 통해 흐르는 LCD1 부하를 더 정확하게 파악할 수 있습니다.

기존 부하 구성과 업데이트된 부하 구성에서 LCD1 전원 네트워크 트랙의 전류 밀도를 비교하면 부하 전류 분포의 차이를 확인할 수 있습니다. 아래 전류 밀도 분석 이미지에서 왼쪽은 기존 단일 부하 LCD1 모델의 결과이고, 오른쪽은 업데이트된 다중 부하 모델의 결과입니다.

핀 2(왼쪽에 있는 LCD Pad)와 핀 15에 전원을 공급하는 트랙의 전류 밀도에 주목하세요. 업데이트된 버전은 이전처럼 두 핀에 전류가 균등하게 분배되는 대신(왼쪽 이미지), LCD 전류의 대부분이 핀 15(오른쪽에 있는 LCD Pad)로 흐르는 것을 올바르게 보여줍니다.

시뮬레이션 설정

분석 결과, 특히 보드 도형에서 발생하는 IR 손실의 정도는 보드 구리의 전도도와 비아 벽 두께 사양에 따라서도 달라집니다. 이 설정을 확인하고 편집하려면 Settings 대화 상자에서 Simulation 탭을 선택합니다. 대화 상자를 열려면 현재 분석 이름을 마우스 오른쪽 버튼으로 클릭하고 컨텍스트 메뉴에서 Settings를 선택합니다.

금속 전도도

대화 상자의 Metal Conductivity 섹션에서는 설계에 사용된 금속의 전도도 값(비저항의 역수, 1/R)에 대한 세부 정보와 설정을 제공합니다. 설계의 보드 구성 특성을 반영하도록 대화 상자에서 기본 전도도(또는 비저항), 온도 계수 및/또는 온도를 선택하거나 수정할 수 있습니다.

• Pure Copper – 일반적으로 구리는 25°C에서 전도도가 5.88e7S/m이고 전도도 온도 계수가 0.4%/°C인 것으로 가정합니다. 이 양의 온도 계수는 예를 들어 대화 상자의 Temp. Compensation 설정을 25°C에서 125°C로 높이면(100°C 차이) 시뮬레이션 전도도가 40%만큼 감소하여 3.53e7S/m이 된다는 의미입니다.
• PCB Copper – 시뮬레이션의 기본 설정으로, PCB 전해 도금(ED) 구리에 사용되는 금속의 대표적인 값으로 업계 문헌에 보고된 전도도 값을 반영합니다. 이 값은 25°C에서 4.7e7S/m로 측정되며, 온도 계수는 0.4%/°C입니다.
• Custom – 시뮬레이션에 사용할 특정 전도도 또는 비저항 값을 입력하려면 이 옵션을 선택합니다.

표시된 Sim Conductivity 값은 모든 파라미터를 고려한 최종 전도도 값이며, Sim Resistivity 값은 그 역수입니다.

비아

대화 상자의 Via Wall Thickness 값을 설정하여 설계 시뮬레이션 분석에 사용되는 모든 비아의 벽 금속 중량을 지정합니다.

벽(도금)이 얇은 비아의 고유 저항으로 인해 이 설정은 전원 네트워크의 DC 손실에 상당한 영향을 줄 수 있습니다. 그러나 크기와 중량이 충분한 비아는 설계의 DC 성능을 저해하지 않으며, 연결된 전원 트레이스와 동일한 전류 밀도를 보이고 연결 지점 사이에 유의미한 전압 손실도 발생하지 않습니다. 비아를 통한 손실의 DC 분석 예제는 아래 섹션에 나와 있습니다.

시뮬레이션에서 비아 크기와 벽 두께는 비아가 나타내는 전도성 재료의 양을 실질적으로 결정하며, 따라서 비아의 저항/전도도를 결정합니다. 시뮬레이션에서는 비아 직경이 완성된 홀 크기를 나타내며, 여기에 비아 벽 두께가 더해져 비아 직경이 커진다고 가정합니다. 따라서: Finished Hole Diameter + (2 x Wall_Thickness) = Drill Diameter.

예제 2

이 예제에서는 네트워크를 상호 연결하는 직렬 소자의 파라미터를 고려하면서, 연결된 여러 네트워크를 하나의 전체로 분석할 수 있도록 구현하는 방법을 보여줍니다. 또한 네트워크 간 상호 연결 역할도 하는 전압 레귤레이터 모델(VRM) 소스를 추가하는 방법과 설계의 전원 네트워크에 대한 완전한 계층 구조를 구성하는 방법을 개괄적으로 설명합니다.

이 예제는 SpiritLevel-SL1 참조 프로젝트의 PWR_IN에서 5V까지의 네트워크를 모델링하며, 3.3V(VCCO) 및 1.8V(VCCINT) VRM을 모두 포함하여 완전한 전원 네트워크 구조를 만듭니다.

이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다.

• Spirit Level PCB 프로젝트가 Altium Designer에 열려 있어야 합니다.
• PDN Analyzer 애플리케이션이 활성화되어 있어야 합니다(Tools » PDN Analyzer).
• 위에서 설명한 대로 PDN Analyzer DC Net Identification 대화 상자에서 PCB 설계의 DC Net이 식별되어 있어야 합니다.

새 시뮬레이션에서 입력 전원 Net(PWR_IN)을 지정하여 예제 전원 네트워크 구성을 시작합니다(필요한 경우 File » New Simulation 선택). 프로젝트 Schematic에 표시된 대로 PDN의 <Power Net> 파라미터는 PWR_IN, <Ground Net>은(는) GND, Source은(는) J1입니다.

직렬 소자를 통한 네트워크 확장

PWR_IN 네트워크에서 5V 네트워크까지의 전체 전원 경로를 모델링하려면 직렬 퓨즈(F1) 및 스위치(S1) 컴포넌트와 그 사이의 Net을 추가해야 합니다. PDNA 인터페이스에서는 전원 네트워크를 순차적으로 확장하여 이를 추가합니다. 각 Net '확장'은 범용 직렬 소자 모델로 연결됩니다.

Net을 확장하려면 먼저 확장할 네트워크를 마우스 오른쪽 버튼으로 클릭하고 컨텍스트 메뉴에서 Extend Network 옵션을 선택합니다. Choose Net 대화 상자에서 직렬 소자를 통해 PWR_IN에 연결된 네트워크를 선택합니다. 이 경우에는 NetD1_2이며, 이는 F1과 S1의 핀 3을 연결하는 네트워크로, 다이오드 D1의 핀 2로 식별됩니다.

이 네트워크는 초기 DC Net 식별 단계에서 등록되지 않았을 가능성이 높으므로, Choose Net 대화 상자에서 List DC nets only 옵션을 선택 해제하여 해당 Net을 선택할 수 있도록 표시합니다.

Net 확장 과정에서 두 Net 사이에 직렬 소자가 자동으로 추가됩니다. 이 소자를 두 번 클릭하여 Device Properties 대화 상자에서 연결 및 파라미터를 지정합니다. 직렬 소자 모델은 저항과 직렬로 연결된 전압 소스로 구성되므로, 저항, 인덕터, 다이오드, 스위치 등의 컴포넌트를 기본적으로 모델링할 수 있습니다.

이 경우 직렬 소자는 퓨즈 컴포넌트 F1이며, 연결을 위한 RefDes 옵션에서 이를 선택하고 공칭 내부 Resistance을(를) 0.1Ω(으)로 지정합니다. 직렬 소자가 다이오드와 같은 반도체 소자라면 소자의 내부 Resistance 값과 함께 Voltage Drop 파라미터를 지정합니다.

Schematic을 따라 진행하면, 다음 단계는 스위치 컴포넌트 S1을(를) 통해 Net D1_2을(를) 5V 전원 Net으로 확장하는 것입니다. 위와 마찬가지로 마우스 오른쪽 버튼 클릭 컨텍스트 메뉴에서 Extend Net을(를) 선택하고 Choose Net 대화 상자에서 확장할 대상 Net을 선택합니다.

이 경우 추가된 직렬 소자는 S1이며, 핀 3과 핀 2를 통해 D1_2 Net을 5V 출력 네트워크에 연결합니다(Schematic 참조). S1의 여분 스위치 입력(핀 1)은 출력 연결부(핀 2)에 묶여 있고 부하 전류가 흐르지 않으므로, 예를 들어 Device Properties 대화 상자의 핀 선택 옵션을 사용하여 네트워크 분석에서 핀 1을 제외할 수 있습니다. OUT 단자 항목의 Pin(s) 필드를 두 번 클릭합니다.

이제 연결된 전원 네트워크의 5V 구간에 부하를 추가할 수 있습니다. 이 경우에는 디스플레이 모듈 LCD1의 부하입니다.

분석을 다시 실행하면 데이터와 PCB Editor의 그래픽 표현에 연결된 세 전원 네트워크가 모두 포함되며, 상호 연결하는 직렬 소자를 통해 흐르는 전류와 전압 강하의 계산 결과가 표시됩니다.

전압 레귤레이터 모델 포함하기

PDN Analyzer는 전압 입력 네트워크와 출력 네트워크 사이에 삽입할 수 있는 능동 전압 레귤레이터 모델(VRM)을 제공합니다. PDNA 전원 네트워크에 추가하면 전압 입력 네트워크에서는 부하로, 전압 출력 네트워크에서는 소스로 나타납니다. VRM 모델 옵션에는 선형, 스위칭 모드, 원격 감지 스위칭 모드 전압 레귤레이터가 포함됩니다.

SpiritLevel-SL1 참조 프로젝트는 선형 전압 레귤레이터를 사용하여 3.3V(VCCO) 및 1.8V(VCCINT) 전원 레일을 생성합니다. VCCO 레귤레이터(U3)를 PDNA 시뮬레이션 네트워크에 추가하면 5V 입력 네트워크에서는 부하로, 3.3V 네트워크에서는 소스로 표시됩니다. 

선형 레귤레이터 U3을(를) 5V 네트워크의 부하로 배치하려면(위 절차에서 구현한 방식), 5V 네트워크에 부하를 추가하고 Device Properties 대화 상자에서 Device Type(으)로 VRM (Linear) 옵션을 선택합니다. Schematic에 표시된 대로 모델의 연결을 설정하고 Ref 핀을 R14의 GND 연결로 지정합니다. GND 네트워크 레이아웃에 따라 이 기준점은 PCB의 인접 영역 내에서 더 적합한 다른 위치에 있을 수도 있습니다.

VRM 설정을 완료하려면 출력 전압 파라미터(Vout: 3.3V)를 설정하고, 선택적으로 출력(내부) 저항, 정지 바이어스 전류 및 분석 중 감지하려는 Limits을(를) 지정합니다.

PDNA는 VRM의 출력 측 모델을 타겟 출력 전압 Net에 소스로 자동 추가하고, 필요한 경우 해당 네트워크를 생성하는 기능을 제공합니다.

이 예제에서는 방금 생성한 VRM 부하 모델(Load2: U3)을 마우스 오른쪽 버튼으로 클릭하고 Add VRM To New Network 옵션을 선택합니다. 그러면 VRM(Source 1: U3)의 출력 측 모델을 전압 소스(3.3V)로 사용하는 VCCO 네트워크가 자동으로 생성됩니다.

이제 새 VCCO 네트워크를 선택하고 적절한 부하를 추가할 수 있습니다. 이 예제에서는 컴포넌트 U1의 여러 핀이 소비하는 0.2A의 부하 전류입니다.

완성된 전원 네트워크 구성에는 이제 3.3V 선형 VRM으로 서로 연결된 두 네트워크(PWR_IN 및 VCCO)가 포함됩니다. 현재 PDNA 파일 구조에서 네트워크 계층의 최상위 수준을 선택하면 네트워크 그래픽에 전원 Net 간 상호 연결이 블록 형태의 개요로 표시됩니다.

PDN 분석은 VRM을 포함한 전체 네트워크에 대한 결과를 제공합니다. PDNA 인터페이스에서 네트워크 계층 구조의 최상위 수준을 선택하면 PCB Editor에 모든 네트워크가 그래픽으로 표시됩니다. 목록에서 개별 네트워크를 선택하면 해당 네트워크만 그래픽으로 표시되며, 하단 패널의 Net 및 Layer 옵션을 전환하여 보기를 추가로 제어할 수 있습니다.

나머지 VRM(U4)과 해당 1.8V 전원 출력 네트워크(VCCINT)를 추가하면 예제 프로젝트의 전력 분배 네트워크를 완성할 수 있습니다.

앞서 설명한 대로 5V 네트워크에 선형 VRM을 추가하고, 해당 Vout 파라미터를 1.8V로 설정합니다.

VRM(여기서는 Load 3)을 새 네트워크에 추가하여 1.8V(VCCINT) 전원 네트워크를 생성합니다.

VCCINT 네트워크에 적절한 부하를 추가합니다. 여기서는 컴포넌트 U1의 1.8V 전원 핀을 추가합니다.

이제 PDNA 인터페이스의 네트워크 계층 구조에 서로 연결된 세 개의 네트워크가 모두 표시됩니다.

PDN 분석은 VRM들을 포함한 전체 네트워크에 대한 결과를 제공합니다.

이제 GND 네트워크에는 공통 GND 레이어 도형을 사용하는 세 네트워크 모두의 귀환 전류가 포함된다는 점에 다시 유의하십시오. 최대 전류 밀도 수준(65.8 A/mm2)이 이제 높아져 허용 한계를 초과할 가능성이 있습니다.

전원 무결성 문제 위치 찾기

PDN Analyzer는 분석한 PCB 설계의 전원 무결성을 평가하고 문제를 해결하는 데 활용할 수 있는 폭넓은 그래픽 및 데이터 정보를 제공합니다.

위 예제에서 Top Layer GND 네트워크 경로의 분석 결과는 최대 눈금값 65.8A/mm2에서 알 수 있듯이 허용할 수 없을 정도로 높은 전류 밀도가 있음을 나타냅니다. 문제 영역의 위치는 바로 드러나지 않지만, PDNA의 Highlight Peak Values 기능을 사용하면 확인할 수 있습니다.

이 기능을 선택하고 Filter 옵션을 Maxima로 설정하면, PCB Editor의 분석 그래픽에서 전류 밀도가 가장 높은 영역이 강조 표시되고 마커로 표시됩니다.

버튼을 클릭하면 그래픽 강조 표시를 반복할 수 있으며, 관련 버튼()을 사용하면 가장 높은 피크값과 해당 위치를 순서대로 확인할 수 있습니다. Scope 옵션을 설정하여 현재 보이는 PCB 영역의 피크를 강조 표시하거나(In View)), 전체 레이아웃의 모든 피크를 강조 표시할 수 있습니다(Design). 후자의 경우 각 위치를 순서대로 확인할 때 해당 위치로 화면이 이동하고 확대/축소됩니다.

PDNA의 Show Arrows 기능을 활성화하면 문제 영역에 대한 추가 정보를 파악할 수 있습니다. 이 기능은 각 위치의 전류 방향(화살표 각도)과 상대적인 크기(화살표 크기)를 나타내는 여러 화살표 그래픽을 중첩하여 표시합니다. 이 예제에서는 고밀도 영역이 위쪽의 U1에서 보드 하단 가장자리의 GND 영역으로 이어지는 전류 귀환 경로임을 확인할 수 있습니다.

이 문제를 해결하는 한 가지 방법은 문제 영역의 Track 폭을 늘리는 것입니다.

PDN Analyzer가 활성화된 상태에서도 PCB를 편집할 수 있으므로 레이아웃을 반복적으로 개선한 후 다시 분석할 수 있습니다. Views 영역의 Clear 버튼을 클릭하여 PCB Editor에서 PDNA 결과 표시를 비활성화한 다음, 필요한 PCB 편집을 진행합니다.

그런 다음 PDN 분석을 다시 실행하여( 클릭) 전원 무결성 결과를 확인할 수 있습니다. 아래 두 이미지는 해당 주요 지점의 Track 폭을 늘렸을 때 GND 네트워크(Top Layer)의 전류 밀도가 어떻게 변하는지 보여줍니다. 위쪽 이미지는 초기 전류 밀도 결과를, 아래쪽 이미지는 PCB 수정 후의 전류 밀도 그래픽을 보여줍니다.

수정 전(위쪽 이미지)과 수정 후(아래쪽 이미지)를 비교할 때 주목할 점은 다음과 같습니다.

• GND 레이어의 최대 전류 밀도 수준이 이전 값의 약 10분의 1인 허용 가능한 수준으로 감소했습니다(65.8A/mm2 에서 7.1A/mm2로).
• 최대 전류 영역의 값이 훨씬 낮아졌으며, 하나의 문제 지점에 집중되는 대신 GND 귀환 경로 전반에 더 고르게 분포합니다.
• 그래픽을 더 직접적으로 비교하려면 전류 밀도 눈금을 이전 값으로 수동 설정합니다. Manual 눈금 옵션을 선택하고 Max 필드에 65.8를 입력한 다음, 버튼을 클릭하여 화면을 새로 고칩니다.

전류 밀도 한계 위반

PCB 설계의 전류 경로에서 전원 무결성 문제를 더 객관적으로 찾아 해결하려면, 초과 시 위반이 발생하도록 구체적인 전류 밀도 한계를 정의할 수 있습니다. 다른 위반 유형에 대해서는 아래를 참조하십시오.

표면/내부 레이어 및 비아의 전류 밀도 한계는 Settings 대화 상자의 Limits 탭에서 지정합니다. 이 대화 상자는 현재 PDN 시뮬레이션 이름을 마우스 오른쪽 버튼으로 클릭하고 상황에 맞는 메뉴에서 Settings를 선택하여 열 수 있습니다. 지정한 한계 설정은 보드 설계의 모든 표면/내부 레이어와 비아에 적용됩니다.

지정한 전류 밀도 한계는 현재 분석 결과에 적용되며, 시뮬레이션을 다시 실행하지 않고도 변경하고 재평가할 수 있습니다. 한계 초과 감지는 분석 후 처리 과정이기 때문입니다. 위반이 포함된 네트워크는 빨간색 점선 Outline으로 표시됩니다.

여기에 표시된 예제에서는 VCCO 전원 네트워크에 전류 밀도 위반이 있습니다. VCCO 네트워크 자체를 선택하면 VCCO 전원 경로의 Outline이 강조 표시되어 위반 상태임을 나타냅니다.

위반이 발생한 네트워크 위에 커서를 올리면 현재 위반 사항과 관련 세부 정보가 팝업 목록으로 표시됩니다. 이 경우 하나의 Entry가 표시되며, 비아의 전류 밀도(약 34.5A/mm2)가 정의된 한계(30A/mm2)를 초과했음을 나타냅니다.

위반 Entry를 두 번 클릭하면 보드의 해당 위치로 크로스 프로빙됩니다(화면 이동 및 확대/축소). 아래 이미지에서는 PDNA 그래픽 보기가 3D 모드로 설정되어 있어 문제의 비아와 상단/하단 레이어 연결이 더 명확하게 표시됩니다.

이 비아의 전류 밀도 위반 표시를 비롯한 관련 데이터는 PDNA 인터페이스의 Via 탭에서 확인할 수 있습니다.

비아 정보 목록은 현재 설계에 포함된 모든 네트워크에 적용됩니다. Net 및 Current Density 열 머리글을 전환하여 VCCO 네트워크의 비아가 전류 밀도순으로 표시되도록 목록을 정렬합니다. 정의된 한계를 초과하는 전류 밀도 값은 빨간색으로 강조 표시됩니다.

기타 위반 사항

PDN Analyzer는 지정된 전류 밀도 한계값을 감지하는 것 외에도, 부하, 전원 또는 직렬 소자를 추가할 때 시뮬레이션 구성에서 지정한 한계값 파라미터 등 대상 네트워크의 성능 위반 사항도 감지합니다.

이러한 시뮬레이션 한계값 파라미터에는 다음이 포함됩니다.

• 부하에서 허용되는 전압 범위
• 전원의 최대 출력 전류
• 선형 레귤레이터 전원에서 허용되는 전력 손실과 최대 출력 전류
• 스위칭 레귤레이터 전원의 최대 출력 전류
• 직렬 소자를 통과하는 최대 전류

한계값 파라미터가 지정되어 있는 경우(값이 0이 아닌 경우), 해당 파라미터를 위반하면 PDNA 인터페이스의 네트워크 그래픽에서 문제가 있는 네트워크 소자가 강조 표시됩니다. 소자 위에 커서를 올리면 해당 파라미터와 분석 결과를 확인할 수 있습니다.

아래 예에서는 Source 1(전압 레귤레이터 U1)의 계산된 전력 손실이 정의된 최대 전력 손실 파라미터 값인 2W을 초과했습니다.

전원 네트워크의 성능에 관한 자세한 정보는 해당 네트워크 탭에서 확인할 수 있습니다. 이 탭에서는 분석 결과 데이터를 표 형식으로 표시하며, 계산된 네트워크 전력 소비 값도 제공합니다.

예제 3

이 예제에서는 전원 네트워크에 PDN Analyzer의 스위칭 모드 전원 공급 장치(SMPS) 시뮬레이션 모델(VRM)을 적용하는 방법과, 업데이트된 네트워크 모델로 더 정확한 전력 분석 결과를 얻는 방법을 보여 줍니다. 또한 PDNA의 전압 프로브 및 등고선 기능을 사용하여 보드 레이아웃 형상의 특정 지점이나 영역에 대한 전압 데이터를 표시하는 방법도 간략히 설명합니다.

이 예제는 Altium의 DB46 Xilinx Daughter Board 참조 프로젝트를 기반으로 하며, 설계의 1.2V 전원 공급 네트워크(1V2)에 사용되는 SMPS 구간(U5)에 중점을 둡니다.

이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다.

• Altium Designer에서 DB46 Xilinx Daughter Board 프로젝트가 열려 있어야 합니다.
• PDN Analyzer 애플리케이션이 활성화되어 있어야 합니다(Tools » PDN Analyzer).
• 앞서 설명한 대로 PDN Analyzer DC Net Identification 대화 상자에서 PCB 설계의 DC Net이 식별되어 있어야 합니다. 이 예제에서는 LX 및 AGND 네트워크도 필요합니다.

새 시뮬레이션에서 입력 전원 네트를 지정하여 예제 전원 네트워크 구성을 시작합니다(필요한 경우 File » New Simulation 선택). 위 회로도에 표시된 것처럼 PDN의 <Power Net>은 5V이고, <Ground Net>은 GND입니다. 5V 네트워크의 Source은 커넥터 헤더 HDR_T1 또는 HDR_B1입니다.

스위칭 모드 VRM

Device Properties 대화 상자에서 부하 Device Type으로 VRM(SMPS)을 선택하여 설계의 SMPS 회로 모델을 5V 전원 네트워크에 추가합니다. 대화 상자의 모델 회로도에 표시된 것처럼 IN 핀 세트와 OUT 핀 세트는 별도로 정의됩니다.

회로에 맞게 이 모델을 올바르게 정의하려면 위 회로도에 표시된 대로 출력을 LX로, RefDes 옵션을 U5으로, Vout 파라미터를 1.2V로 지정합니다. 필요에 따라 Rout 및 효율/전류 파라미터를 사용 중인 SMPS 장치에 맞게 설정합니다.

VRM을 출력 네트워크(Add VRM To New Network)에 추가하여 SMPS 모델 구현을 완료합니다. 이 네트워크는 자동으로 LX 네트워크로 선택됩니다. 그런 다음 회로도에 따라 LX 네트워크를 확장하여 1.2V 전원 네트워크를 포함할 수 있습니다.

LX 및 1V2 네트워크는 직렬 소자 L1(SMPS 벅 인덕터)로 연결되며, 이 소자는 적절한 직렬 저항을 갖도록 설정해야 합니다. 이 예제에서는 다소 높은 값인 0.2Ω로 설정합니다.

마지막으로 1V2 네트워크에 U4을 0.3A 부하로 추가하고, 허용 가능한 부하 전압 편차를 +/-5%으로 지정합니다. 이 예제에서는 Settings 대화 상자의 Limits 탭에 있는 전류 밀도 한계값 옵션을 0(기본값인 제한 없음 상태)로 설정해야 합니다.

분석을 실행하면 복합 네트워크 LX의 부하에 위반이 표시됩니다. 이는 부하(U4)에서 1V2 네트워크의 전압이 허용 범위보다 낮기 때문입니다(약 1.14V).

데이터 프로브

PDN Analyzer는 PCB Editor의 PDNA 그래픽과 스케일을 통한 시각적 해석 외에도, 활성 Probe 등 설계 레이아웃의 특정 영역이나 지점에서 분석 결과를 해석할 수 있는 여러 도구를 제공합니다.

프로브 도구를 사용하면 설계 레이아웃에서 지정한 지점의 전압 또는 전류 밀도 데이터를 기록하고 비교할 수 있습니다. 이 도구는 활용도가 높아 모든 네트워크나 레이어의 분석 데이터 결과를 정확하게 판단하는 데 사용할 수 있습니다. 이 예제에서는 1V2 네트워크 부하에서 발생한 허용 범위를 벗어난 전압 강하의 원인을 확인하는 데 사용할 수 있으며, 그 원인은 명백히 L1 직렬 소자의 저항입니다.

1V2 네트워크의 전압 차이를 프로브로 측정하려면 먼저 PNDA에서 Layer MidLayer 1(U4로 이어지는 주 1.2V 경로) 및 Net 1V2만 표시하도록 설정합니다. 버튼을 선택하여 Probe 대화 상자를 열고 첫 번째 프로브 위치()를 활성화합니다. 십자 커서로 전압이 가장 높은 지점(이 레이어에서 1V2 네트워크의 전원 지점)을 지정한 다음, 프로브의  Difference 옵션을 선택하고 두 번째 위치(), 즉 U4 부하에서 전압이 가장 낮은 지점을 지정합니다.

프로브의 Difference 측정값을 보면 해당 네트워크 경로의 전압 강하는 약 3mV에 불과합니다. 같은 방식으로 LX 네트워크 경로를 확인하면(Top 및 Bottom Layer 활성화), 전압 강하가 약 0.5mV에 불과한 것으로 나타납니다.

두 네트워크(Net LX 및 1V2 활성화, Top 및 Bottom Layer) between 프로브로 전압 차이를 측정하면 인덕터 L1 양단에서 60mV의 전압 강하가 나타납니다. 이것이 해당 분석 위반을 유발하는 주된 전압 손실입니다.

SMPS 감지 VRM

이 예제에 사용된 스위치 모드 전원 공급 회로는 일반적으로 저항값이 훨씬 낮은 인덕터(L1)를 사용합니다. 하지만 여기의 분석 결과는 기본 SMPS 모델이 L1을 통한 손실을 고려할 수 없다는 점을 보여줍니다. 다만 실제 회로에서는 대체로 문제가 되지 않습니다.

예제 프로젝트의 SMPS 회로에서 U5이 핀 8에서 감지하는 피드백 전압은 1V2 출력 네트워크와 아날로그 접지 네트워크 AGND 사이에 있는 저항 체인 R25–R26에서 얻습니다. 아날로그 접지 네트워크는 0Ω 타이 저항 R118을 통해 GND 네트워크에 연결됩니다.

이 예제에서는 원본 DB46 Xilinx Daughter Board 참조 프로젝트를 수정하여 GND 네트워크와 AGND 네트워크 사이의 직접적인 구리 연결을 저항 기반 네트워크 타이(R118)로 대체했습니다.

U5 주변의 회로 동작을 더 정확하게 모델링하려면 표준 SMPS 소자 대신 PDNA의 원격 감지 스위치 모드 모델을 적용할 수 있습니다. 이 모델은 별도의 전압 감지 단자(S+ 및 S-)를 제공하며, 이 단자를 지정된 출력 네트워크의 모든 핀에 ‘연결’할 수 있습니다. 예를 들어 이 회로의 전압 감지 저항 체인 핀에 연결할 수 있습니다.

U5 SMPS 회로를 위한 더 완전한 네트워크 모델을 만드는 첫 번째 단계는 기존 GND 네트워크에 AGND 네트워크를 추가하는 것입니다. Extend Network 옵션을 사용하여 AGND Net을 선택합니다.

위의 Schematic에 표시된 것처럼 AGND 네트워크는 저항 R118을 통해 GND 네트워크에 연결됩니다. 이 저항의 Resistance 값은 0Ω로 설정해야 합니다.

LX 네트워크의 SMPS 모델을 업데이트하려면 기존 U5 소스 소자(Source 1)를 삭제한 다음, 그 자리에 대체 모델인 SMPS Sense 모델을 추가합니다. 모델의 IN 및 OUT 단자 연결은 이전과 동일하게 설정합니다. 감지 단자(S+/S-)는 Schematic에 표시된 대로 회로의 피드백 저항 체인 양 끝에 각각 연결되도록 설정합니다.

네트워크가 서로 일치하도록 교체한 SMPS 모델을 LX 네트워크에서 원본 5V 네트워크로 전파합니다. 이를 위해 해당 네트워크의 U5 부하를 삭제한 다음 LX 네트워크에서 Add VRM To Existing Network » 5V 소스 옵션을 적용합니다.

그런 다음 업데이트된 회로를 다시 분석하여 결과를 평가할 수 있습니다.  아래 이미지에 표시된 것처럼 부하 전압이 이제 +/-5% 요구 사항을 충분히 충족하며 위반이 표시되지 않습니다. SMPS는 1V2 네트워크의 출력 전압을 감지하여 직렬 요소 L1의 전압 손실을 보상했습니다. 그 결과 LX 네트워크의 전압이 60mV만큼 높아졌습니다.

이 회로에서는 고급 SMPS-sense 모델을 사용하면 더 정확한 분석 결과를 얻을 수 있지만, 실제로 원격 감지 기능이 있는 SMPS 소자를 사용할 때는 감지 단자를 인근 피드백 네트워크가 아닌 부하 자체에 PCB로 직접 연결할 수도 있습니다. 이 경우 두 감지 라인(S+ 및 S-))은 전용 PCB Track을 통해 각각 부하의 해당 끝 또는 그 근처까지 배선됩니다.

전압 등고선

위에서 설명한 SMPS 원격 감지 라인의 최적 배치 위치를 결정하는 것은 PDN Analyzer의 Voltage Contour 기능을 활용하는 여러 방법 중 하나입니다. 이 기능은 보드 레이아웃의 주요 전압 전이 지점을 그래픽으로 표시합니다.

이 기능을 사용하면 PCB Editor 그래픽에 표시된 레이어 위에 점선으로 된 전압 등고선을 겹쳐 표시할 수 있습니다. 여러 등고선을 지정할 수 있으며, 네트워크 전압 강하의 백분율 또는 실제 전압값으로 표시할 수 있습니다. Indicate 옵션을 참조하세요.

지정된 백분율 지점의 등고선 집합에 더해 Slider 옵션으로 선을 하나 더 추가할 수 있습니다. 이 옵션을 사용하면 선의 전이 지점을 연속적으로 조정할 수 있습니다.

예를 들어 SMPS의 적절한 양극 부하 감지 지점을 결정하려면, 부하에서의 전압 강하가 이를테면 20% 미만인 범위 내에 감지 라인을 연결하는 것이 바람직합니다. 위의 SMPS-sense 예제에서는 U5(S+)에서 나오는 감지 라인 Track을 왼쪽의 U4 부하 핀과 20% 전압 등고선 사이에서 연결하기 편리한 지점의 1V2 네트워크 전원 영역에 연결하면 됩니다.

마찬가지로 SMPS(U5)의 음극 감지 라인(S-)에 적합한 감지 위치를 결정하려면 GND 레이어의 부하(U4) 귀환 경로에 이를테면 80%의 전압 등고선을 설정할 수 있습니다. 이 경우 음극 부하 귀환 전류이므로, 음극 감지 라인을 연결하기에 적합한 접지 영역은 80% 등고선의 경계 안쪽입니다.

분석 보고서

전원 무결성 분석 결과를 저장하여 추가로 검토하거나 관련 담당자에게 배포할 수 있도록 PDN Analyzer는 데이터 및 문서 Report 기능을 제공합니다. 보고서 기능은 현재 분석 결과와 보드 설계 자체에 대한 그래픽 및 데이터를 포함하는 매우 포괄적인 HTML 기반 문서를 생성합니다.

버튼을 선택하여 HTML Report 대화 상자에서 보고서 옵션을 구성합니다. Results 포함 확인란을 선택하여 보고서에 포함할 세부 정보 수준을 설정하고, 보고서 폴더()에 포함할 캡처 이미지를 검토합니다. 분석 결과 이미지를 캡처하려면 기본 인터페이스의 버튼을 사용합니다.

버튼을 클릭하면 대화형 HTML 보고서가 생성되고 해당 보고서가 저장된 폴더가 열립니다. 이 폴더에는 캡처한 이미지를 포함한 모든 이미지와 관련 분석 구성 파일(*.pdna)이 포함됩니다.