PDN Analyzer(PDNA) 애플리케이션은 사용 방법이 비교적 간단하며, 기본적으로 PI-DC 시뮬레이션 넷 파라미터를 설정하고 시뮬레이션을 실행한 다음 결과를 해석하는 과정으로 이루어집니다. PDN Analyzer 전원 넷 시뮬레이션에 사용되는 데이터는 현재 로드된 PCB 설계 프로젝트에서 직접 가져오며, 전원 공급 경로의 전원 무결성을 개선하기 위해 프로젝트를 반복적으로 편집한 뒤 PDN 시뮬레이션을 다시 실행하여 결과를 테스트할 수 있습니다.
PDN Analyzer 사용을 다루는 이 데모 가이드는 Altium에서 제공하는 두 가지 레퍼런스 설계를 사용합니다:
The SpiritLevel-SL1 project: ZIP 다운로드
The DB46 Xilinx Daughter Board project: ZIP 다운로드
또한 PDN Analyzer 설치에는 여러 분석 구성 파일 예제가 포함된 SpiritLevel PCB 프로젝트가 포함되어 있습니다. PDNA File » Explore Samples 메뉴 옵션을 통해 프로젝트와 샘플에 접근한 다음 압축을 해제하세요.
이 가이드는 Altium Designer 인스턴스에서 PDN Analyzer를 사용할 수 있으며, 사용된 PI-DC(DC Power Integrity) 원리에 대한 기본 이해가 있다는 것을 전제로 합니다.
PDN Analyzer 기능에 접근하는 방법과 PI-DC 시뮬레이션의 기본 사항은 PDN Analyzer 페이지 를 참고하세요.
PDN Analyzer 인터페이스
PDN Analyzer 확장 기능의 인터페이스는 Altium Designer의 비모달 창으로 호출되며, 작업 공간의 편리한 위치나(가능하다면) 다른 화면에 배치할 수 있습니다. 메인 PDN Analyzer 창을 열려면 프로젝트의 회로도 또는 PCB 문서를 열고 Tools 메뉴에서 애플리케이션을 선택하세요(Tools » PDN Analyzer ).
단일 전원 네트워크가 선택된 PDN Analyzer GUI. 표시 및 결과 구성은 하단 패널 섹션에서 사용할 수 있습니다.
PDNA 창 GUI는 상단 섹션이 파일/넷 제어와 현재 선택된 전원 네트워크(들)의 대화형 표현에 할당되어 있고, 하단 패널 섹션은 분석 옵션, 표시 설정 및 결과 데이터에 접근할 수 있도록 구성되어 있습니다. PDNA 버전 2는 여러 개의 상호 연결된 넷을 지원하므로, 전체 PCB 설계의 DC 전원 무결성을 계층 구조로 분석하거나 개별 전원 넷으로 분석할 수 있습니다.
전체 전원 넷 계층이 선택된 PDN Analyzer GUI. 포함된 네트워크와 레이어의 표시는 하단 패널 섹션에서 제어됩니다.
PDN 인터페이스는 하단 패널 섹션을 포함하지 않는 컴팩트 화면 모드(File » Compact Layout )도 제공하며, 이는 메인 Altium Designer 화면에서 가로/세로 도킹에 이상적입니다. 컴팩트 또는 표준 화면 모드에서 화면 도킹을 활성화하려면 PDNA 인터페이스 제목 표시줄에서 마우스 오른쪽 버튼을 클릭하고 컨텍스트 메뉴에서 Allow Dock 를 선택한 다음 Horizontally 또는 Vertically 옵션을 선택하세요.
아래의 접을 수 있는 섹션에서 PDN Analyzer 패널의 사용자 인터페이스에 대한 자세한 내용을 확인하세요.
PDN Analyzer Panel
레이아웃 모드
도킹 가능한 PDN Analyzer 패널은 소프트웨어의 PCB Editor와 함께 사용하는 것이 가장 좋습니다. 그러면 분석 실행의 시각적 결과를 설계의 구리 레이아웃에서 즉시 확인할 수 있습니다. 패널이 플로팅(도킹 해제) 모드일 때는 PCB Editor에 대한 시각적 접근을 유지하기 위해 두 번째 모니터로 이동할 수 있으며, 또는 메인 설계 화면에서 패널을 세로/가로로 도킹하여 PCB Editor와 화면 공간을 공유할 수도 있습니다.
후자의 경우, 패널은 메인 구성 창을 별도의 탭 옵션(Config )으로 이동하는 컴팩트 인터페이스 모드를 제공합니다. 이 모드로 전환하려면 구성 창/탭에서 패널의 Compact Layout 옵션을 선택하세요.
컴팩트 레이아웃 모드에서는 Configuration 창이 탭 접근 방식으로 바뀌어 PCB Editor를 위한 화면 공간을 확보합니다.
구성
Configuration 창(또는 Config 탭)은 시뮬레이션 네트워크 제어에 사용되며, 현재 선택된 전원 네트워크(들)의 대화형 그래픽 표현을 제공합니다.
시뮬레이션 및 네트워크 관리
Configuration 창/탭의 왼쪽 섹션은 시뮬레이션 파일 관리를 위해 사용되며, 시뮬레이션에 로드된 전원 네트워크의 계층 뷰를 제공합니다. 전체 네트워크 구조 또는 개별 전원 네트워크를 선택할 수 있습니다. 이 섹션의 옵션은 다음과 같습니다:
New Simulation – 단일 전원/그라운드 네트워크를 기반으로 새 PDN 시뮬레이션을 시작합니다.
Open – 이전에 저장했거나 예제로 제공되는 시뮬레이션 구성 파일(*.pdna)을 엽니다.
Save – 활성 시뮬레이션 구성을 현재 이름으로 디스크에 저장합니다.
Save As – 활성 시뮬레이션 구성을 원하는 이름으로 디스크에 저장합니다.
Explore – 활성 시뮬레이션 위치에서 Windows 파일 브라우저를 엽니다.
Explore Samples – 설치에 포함된 예제 프로젝트 위치(Zip 아카이브로 저장됨)에서 Windows 파일 브라우저를 엽니다. 이 프로젝트를 편리한 위치에 압축 해제하세요. 또한 이 프로젝트에는 예제 PDN Analyzer 구성 파일 세트가 포함되어 있으며, 각 파일은 특정 구리 온도(25°C(명목), 100°C, 175°C)로 설정되어 있습니다.
Compact layout – 위에서 설명한 대체 화면 모드입니다.
Right click options – 최상위 시뮬레이션 이름을 마우스 오른쪽 버튼으로 클릭하여 접근합니다.
Import (1.x) – 이전 1.xx 버전의 PDN Analyzer(*.pidc_config)에서 저장한 시뮬레이션 구성을 로드합니다.
New Network – 현재 시뮬레이션 구성 내에 새 베이스 레벨 네트워크를 생성합니다.
Remove – 선택한 시뮬레이션을 언로드합니다.
Delete – 시뮬레이션에서 선택한 네트워크를 제거합니다(개별 네트워크 이름에서 마우스 오른쪽 버튼 옵션으로 사용 가능).
Clear Results – 이전 시뮬레이션 실행에서 캐시된 결과를 포함하여 전원 네트워크 분석 결과를 초기화합니다.
Revert – 마지막 시뮬레이션 분석 결과와 해당 구성을 복원합니다.
Save – 활성 시뮬레이션 구성을 현재 이름(*.pdna)으로 디스크에 저장합니다.
Save As – 활성 시뮬레이션 구성을 원하는 이름으로 디스크에 저장합니다.
Copy – 선택한 네트워크 시뮬레이션을 복제합니다.
Explore – Windows 파일 브라우저에서 현재 시뮬레이션의 /PDNAnalyzer_Output 폴더를 엽니다. 여기에는 가장 최근에 실행된 시뮬레이션에 대한 완전한 상세 이벤트 로그 파일(PDNAnalyzer.log)이 포함됩니다.
Settings – 현재 시뮬레이션 구성에 대한 Settings dialog 를 엽니다. 설정은 내보내기/가져오기(*.pdna.settings)가 가능하며 기본값으로 재설정할 수 있습니다.
Simulation 탭 – 실제 보드 구리의 Metal Conductivity 설정과 레이어 연결 비아의 중량(벽 두께)을 지정합니다.
Limits 탭 – 두 가지 크기의 구리 레이어 및 비아에 대해 시뮬레이션이 감지한 최대 전류 밀도 한계를 지정합니다.
Misc 탭 – 적용 전류 밀도 단위, 데이터 스무딩(Noise Filtering), 그리고 설계의 0V 기준을 설정하는 데 사용되는 전압 오프셋 방식 등 시뮬레이션 파라미터를 설정합니다.
PDN Analyzer DC Net Identification 대화상자를 엽니다. 이 대화상자는 PDN Analyzer를 처음 호출할 때도 열립니다. 시스템은 현재 PCB 설계 내에서 적합한 DC 전원 넷을 자동으로 감지하려고 시도합니다.
Qualifiers – 설계의 DC 넷을 올바르게 식별하기 위해 필요하다면 한정자(qualifier) 필터 선택을 해제합니다. 필터는 연결 수와 일반적인 전원 네트워크 명명 규칙을 기반으로 합니다.
Potential DC Nets – 설계에서 식별된 전원 넷의 표 형식 목록입니다. DC 전원 분석에 필요하도록 Enable all 및/또는 Hide rejected 옵션을 사용해 목록을 채우세요.
Name – 보드 설계의 넷 데이터에서 추출된 넷 이름입니다. 연관된 검색 필드를 사용해 입력한 키워드로 목록을 필터링할 수 있습니다.
Nominal Voltage – 분석을 위한 기본 소스 데이터로 전원 넷에 적절한 전압을 입력합니다.
Select – 체크박스를 사용해 PDN 시뮬레이션에 등록(식별)할 넷을 지정합니다.
Reject/Add Selected – Currently Identified DC Nets 목록에 채워질 넷을 관리합니다.
Currently Identified DC Nets – Potential DC Nets 목록에서 채워진, PDN 시뮬레이션에서 사용 가능한 전원 넷의 표 형식 목록입니다.
Select –
넷 항목을 클릭하면 PCB Editor에서 해당 넷으로 크로스 프로빙됩니다.
전원 네트워크 그래픽
Configuration 창의 본문은 시뮬레이션의 네트워크 트리(왼쪽)에서 선택된 전원 네트워크 구조를 대화형 그래픽으로 표현합니다. 최상위 시뮬레이션 이름을 선택하면 그래픽은 하위 전원 네트워크의 전체 연결성을 보여주며, 하위 네트워크 그래픽 요소를 더블 클릭하면 해당 하위 네트워크를 열 수 있습니다. 또한 이 대화형 그래픽은 마우스 오른쪽 버튼 옵션을 사용하거나 그래픽 요소를 더블 클릭하여 PCB 설계의 넷 데이터와 연결성을 기반으로 전원 네트워크를 구성하는 데 사용됩니다.
활성 요소(Source, Load, 직렬 디바이스 등) 위에 커서를 올리면 해당 속성, 연결성, 그리고 해당되는 경우 분석 결과의 요약을 확인할 수 있습니다.
► 다양한 유형의 전원 네트워크 생성에 대한 자세한 정보는 아래의 Example 1 , Example 2 , Example 3 를 참고하세요.
구성 그래픽 또는 그 요소 중 하나를 마우스 오른쪽 버튼으로 클릭하면 다음 옵션에 접근할 수 있습니다:
New Network – 현재 시뮬레이션 내에 새 기본 레벨 네트워크(전원 및 그라운드 넷)를 생성합니다.
Edit Net – Choose Net 대화상자에서 전원 네트워크의 설정을 지정합니다(네트워크 요소를 더블클릭해도 열 수 있음). 이 대화상자에는 시뮬레이션에서 사용 가능한 넷의 선택 목록( PDN Analyzer Net Identification 대화상자에서 정의되며,
Extend Net – 자동으로 삽입되는 직렬(Series) 요소를 통해 선택된 넷에 다른 넷을 추가할 때 사용합니다. 추가할 넷은 Choose Net 대화상자에서 선택하며, 삽입된 직렬 소자는 해당 요소를 더블클릭하여 Device Properties 대화상자에서 구성합니다. 자세한 내용은 Extending Networks Through Series Elements 를 참고하세요.
Add Source – Device Properties 대화상자를 통해 지정한 전원/그라운드 넷 쌍 사이에 전압 소스 또는 전압 레귤레이터 모델(VRM) 소스 장치를 추가합니다. 이 대화상자는 기존 Source 요소를 더블클릭해도 열 수 있습니다. VRM 작업에 대한 자세한 내용은 Including Voltage Regulator Models 를 참고하세요.
Add Load – Device Properties 대화상자를 통해 지정한 전원/그라운드 넷 쌍 사이에 저항(Resistor), 전류 싱크(current sink) 또는 전압 레귤레이터 모델(VRM) 부하 장치를 추가합니다. 이 대화상자는 기존 Load 요소를 더블클릭해도 열 수 있습니다.
Delete – 시뮬레이션에서 전원 넷을 제거합니다. 네트워크에는 최소한 전원 넷 1개와 그라운드 넷 1개가 포함되어야 합니다.
Settings – 위에서 설명한 Settings 대화상자를 엽니다.
기존 장치 요소(Load, Source 등)를 추가하거나 편집할 때 사용하는 Device Properties 대화상자는 장치 유형, 연결성 및 파라미터를 지정하기 위한 설정을 제공합니다.
대화상자에서 사용할 수 있는 설정 옵션은 배치/편집 중인 장치 요소의 기능에 따라 달라지지만, 일반적으로 다음과 같습니다.
Device Type – 드롭다운 메뉴를 사용해 장치 유형을 선택합니다. 사용 가능한 옵션은 요소 유형(Source, Load 등)에 의해 결정됩니다.
Set Connectivity – 목록의 Net 및 Refdes 드롭다운 옵션을 사용해 사용 가능한 넷과 노드에서 장치의 Terminal 연결을 선택합니다. 단자(Terminals)는 Schematic 시뮬레이션 모델 그래픽에 표시된 대로입니다. 넷 연결 Pins 은 지정한 노드의 넷 연결성에 따라 자동으로 할당됩니다.
Filter – List DC Nets Only 옵션을 사용해 사용 가능한 Net 옵션을 제한하고, Group Pins by Name 옵션을 사용해 서로 연결된 장치 핀을 결합합니다. 후자가 비활성화되면 Pins 필드를 클릭해 표시되는 Select 체크박스를 사용하여 필요에 따라 개별 핀을 선택/해제할 수 있습니다. 자세한 내용은 Working with Loads 의 LCD 예제를 참고하세요.
Set Parameters – 사용 가능한 파라미터 옵션은 배치(또는 편집) 중인 장치 유형에 따라 달라지지만, 일반적으로 전압 소스의 출력 전압 및 내부 저항, 전류 싱크의 부하 전류, 저항 부하의 저항값 등 기본 속성을 정의합니다.
Limits – 시뮬레이션 실행 시 Violation을 트리거하는 장치의 전압/전류/전력 제한입니다. Violation은 문제 요소 그래픽 주위의 빨간 점선 테두리와 네트워크 이름에 연결된 빨간 아이콘으로 표시됩니다. 예시는 Current Density Limit Violations 또는 Other Violations 를 참고하세요.
Messages tab
Messages 탭에는 가장 최근에 실행된 PDN 분석의 시뮬레이션 이벤트가 순차적으로 나열되며, 발생한 모든 Violation도 포함됩니다. 시뮬레이션 실행이 실패한 경우에는 문제를 요약한 이벤트 항목이 목록에 포함됩니다. 시뮬레이션 실행에 대한 자세한 정보는 구성의 Explore 옵션을 통해 사용할 수 있는 PDN_Analyser.log 파일을 참고하세요.
Visual tab
PDN Analyzer 인터페이스의 Visual 탭은 PCB Editor에서 전원 네트워크 분석 데이터가 표시되는 방식을 높은 수준으로 제어할 수 있게 해줍니다. PCB 레이아웃 렌더링에 포함할 정보 유형, 결과 데이터의 스케일링, 관심 지점의 강조 표시 여부 및 방식, 내보낼 정보 등을 지정할 수 있습니다. PCB Editor에서 렌더링되는 레이아웃은 PDN Analyzer의 Configuration 네트워크 계층에서 현재 선택된 전원 네트워크에 적용됩니다.
PCB 레이아웃 표시를 설정할 때 Visual 탭의 기본 설정을 시작점으로 사용하세요. 기본값은 2D 모드에서 모든 전원 레일 넷에 걸친 색상 그라데이션 전압 프로파일을 표시하도록 설정되어 있습니다. 순수 분석 결과만 보려면 Overlay 옵션을 선택 해제하세요. Visual 탭에서 변경한 설정은 즉시 PCB 렌더링에 반영됩니다.
Visual 탭 옵션은 다음을 포함합니다.
Voltage – Color Scale 참조)로 설정할 수 있습니다.
Current Density – Color Scale 참조)로 설정할 수 있습니다.
Current Direction – Show Arrows 옵션을 체크하여 렌더링된 PCB 레이아웃에 전류 방향/분포를 나타내는 화살표를 오버레이합니다. Noise Suppression 옵션을 선택하면 데이터 스무딩이 적용되어 더 덜 복잡한 시각적 결과를 얻을 수 있습니다.
Probe – Probe 대화상자를 엽니다. 여기서 렌더링된 레이아웃의 두 데이터 위치를 대화형으로 선택하고 수치 값을 비교할 수 있습니다. 자세한 내용은 Data Probe 를 참고하세요.
Image Capture – Manage Image Capture 대화상자를 엽니다. 여기서 현재 PCB 렌더링을 캡처하여 저장할 수 있습니다. 이미지는 나중에 Report 에 포함할 수 있도록 프로젝트 시뮬레이션의 /HTMLReport/ImagesCache 폴더에 저장됩니다. 자세한 내용은 Analysis Report 를 참고하세요.
Peak Values – Highlight Peak Values 옵션을 선택하여 현재 선택된 넷과 레이어에서 최대값 또는 최소값( Filter 옵션에 따름) Value 을 시각적으로 표시하고 강조합니다. Scope 옵션으로 검출 영역을 지정하고, Locate 버튼으로 피크 값 지점을 시각적으로 강조하며, 데이터 포인트 화살표( Locating Power Integrity issues 를 참고하세요.
Voltage Contour – Slider 옵션을 선택하여 해당 등고선에서의 전압 레벨을 나타내는 점선 오버레이를 활성화합니다. 검출 레벨은 슬라이더 위치로 설정되며, 관련 Indicate 옵션에 따라 전압 또는 퍼센트 값이 됩니다. Specific Points 옵션을 선택하면 표시된 퍼센트 지점 각각에 전압 등고선을 활성화합니다. Specific Point 값을 기본값으로 설정하고, Voltage Contour 를 참고하세요.
Net – 렌더링된 PCB 분석 결과에 표시할 Nets를 선택합니다. 넷은 사용 가능한 전원 네트워크별로 그룹화됩니다.
Layer – 렌더링된 PCB 분석 결과에 표시할 보드 Layers를 선택합니다. 3D 보기 모드에서는 Vias도 선택할 수 있습니다.
Views – Overlay 옵션으로 에디터의 표준 PCB 표시 뷰를 활성/비활성화하며, Display Control and Options 를 참고하세요.
Color Scale – Auto 옵션을 설정하여 렌더링된 색상 그라데이션을 전체 백분율 범위(Per Rail )로 표시하거나, 전체 전압 스팬 데이터(Displayed )에 대응하는 그라데이션으로 표시합니다. 후자는 단일 넷을 표시할 때 가장 적합합니다. Manual 모드를 선택하면 Min 및 Max 필드에 입력한 전압 값으로 표시 범위를 강제로 재정의합니다. 자세한 내용은 Visual Rendering in the PCB Editor 를 참고하세요.
Report – HTML Report 대화상자를 통해 HTML 기반 PDN Analysis 보고서를 구성하고 생성합니다. 자세한 내용은 Analysis Report 를 참고하세요.
Pins tab
Pins 탭은 설계에서 구성된 전원 네트워크에 연결된 모든 컴포넌트 핀의 목록을 표시합니다. 각 컴포넌트 핀 항목에는 핀 번호, 연결된 넷, 그리고 마지막 시뮬레이션 실행의 Voltage 및 Current 값 결과가 포함됩니다. 열 헤더를 클릭하면 해당 이름 기준으로 목록이 정렬되며, 다시 클릭하면 정렬 순서가 반대로 바뀝니다.
항목을 더블클릭하면 PCB Editor에서 해당 핀으로 크로스 프로브합니다. 렌더링된 뷰에서 핀(패드) 연결이 보이지 않으면, 연결된 Layer 및 전원 Net 이 Configuration 패널/탭에서 활성화되어 있는지 확인하세요.
Pins 탭 목록: 컴포넌트 레퍼런스 기준으로 정렬됨. 또한(커서를 이미지 위에 올리면) 핀 전류 기준으로 정렬됨.
Vias tab
Vias 탭은 설계에서 구성된 전원 네트워크에 연결된 모든 PCB 비아의 목록을 표시합니다. 각 비아 항목에는 연결된 넷, 위치 좌표, 레이어 쌍, 그리고 마지막 시뮬레이션 실행의 종단 간 Voltage, Current 및 Current Density 값 결과가 포함됩니다. 열 헤더를 클릭하면 해당 이름 기준으로 목록이 정렬되며, 다시 클릭하면 정렬 순서가 반대로 바뀝니다.
항목을 더블클릭하면 PCB Editor에서 해당 비아로 크로스 프로브합니다. 렌더링된 뷰에서 비아가 보이지 않으면, Layer 목록(3D 보기에서 사용 가능)에서 Via가 체크되어 있는지, 그리고 연결된 전원 Net 이 Configuration 패널/탭에서 활성화되어 있는지 확인하세요.
Vias 탭 목록: 넷 연결 기준으로 정렬됨. 또한(커서를 이미지 위에 올리면) 전류 밀도 기준으로 정렬됨.
Power Network tabs
시뮬레이션 구성에서 사용 가능한 각 전원 네트워크마다 탭 뷰가 제공됩니다. 표시되는 네트워크 탭은 Configuration 창/탭에서의 전원 네트워크 선택에 따라 결정됩니다. 네트워크 이름으로 라벨링된 전원 네트워크 탭은 해당 전원 네트워크에 적용되는 그룹화된 시뮬레이션 결과와 계산 데이터의 포괄적인 목록을 제공합니다. 또한 네트워크 전력 소모 요약도 포함됩니다.
목록의 데이터 그룹은 전원 네트워크 내의 디바이스(소스, 부하, 직렬 요소)에 적용되며, 각 디바이스에 대해 Performance Summary 및 Pin Voltage/Current Details 데이터 항목이 포함됩니다. 디바이스에 대한 세부 정보와 함께, 데이터 그룹은 주요 전압 및 전류 값을 제시하며, Performance summary의 경우 Device Properties 대화상자에 지정된 디바이스 한계와 관련된 계산된 안전 마진도 제공합니다.
DC Net Identification
PDN Analyzer를 PCB 설계에서 처음 열면, 일반적인 전원 네트워크 명명 규칙을 기반으로 설계의 넷 데이터에서 모든 DC 전원 네트워크를 식별하려고 시도합니다. 가능한 전원 넷이 모두 식별되지 않았다면 적절한 Qualifiers 필터 옵션 선택을 해제하거나, 모든 넷을 보려면 Enable all nets for filtering 옵션을 선택하십시오.
Select 체크박스를 사용해 PDNA analyzer에서 사용할 전원 넷을 선택하고, 해당 Nominal Voltage 필드에 적절한 전압 레벨을 입력합니다. Add Selected 버튼을 클릭하여 Currently Identified DC Nets 목록을 채우고, 이 넷들을 식별된 전원 네트워크로 확인합니다.
대화상자에서 목록에 있는 넷 항목을 더블 클릭하면 PCB 레이아웃에서 해당 넷으로 크로스 프로브됩니다.
추가 넷은 분석기의 GUI에서 DC Nets 버튼을 선택하여 PDN 분석 설정 중에 더 식별하고 적용할 수 있습니다.
아래 분석 예제는 PDN Analyzer의 주요 기능과 특징을 보여주기 위해 포함되어 있습니다. 각 예제는 관심 초점에 따라 네트워크의 전원 무결성을 서로 다른 방식으로 평가하는 데 사용할 수 있는 여러 파라미터 구성 중 하나만을 보여줍니다. 성공적으로 완료된 분석은 PDNA 구성 파일(*.pdna)로 저장할 수 있으며 언제든 다시 로드할 수 있습니다 – File » Save As 및 File » Open (기본적으로 프로젝트의 PDNAnalyzer_Config 폴더).
Example 1
이 예제는 단순한 전원 넷과 그 전류 부하를 대상으로 전원 무결성 시뮬레이션을 설정하는 기본을 보여줍니다. SpiritLevel-SL1 참조 프로젝트에서 설계의 LCD 디스플레이가 로드된 상태를 기준으로, 5V 공급 레일 분배와 그라운드 리턴 경로를 평가하도록 구성되어 있습니다. 이 경우 5V 공급 레일은 단순 전압 소스로 간주되며, (스위치 S1를 통한) 연결 네트워크 등은 포함되지 않습니다.
이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다:
Spirit Level PCB 프로젝트가 Altium Designer에서 열려 있음
PDN Analyzer 애플리케이션이 활성화되어 있음(Tools » PDN Analyzer )
PCB 설계의 DC Nets가 PDN Analyzer DC Net Identification 대화상자에서 식별되어 있으며, 위에서 설명한 대로 설정되어 있음.
전원 및 그라운드 넷을 지정하여 분석 프로세스를 시작합니다. GUI 네트워크 그래픽에서 <Power Net> 및 <Ground Net> 요소를 더블 클릭하여 Choose Net 대화상자를 열면, 식별된 전원 넷 중에서 선택할 수 있습니다.
필요한 경우 대화상자의 한정자/필터 옵션을 사용해 목록에 표시되는 넷을 제한하거나 확장할 수 있으며, 또는 메인 화면으로 돌아가 DC power nets 를 다시 식별할 수 있습니다.
이제 지정된 전원 및 그라운드 네트워크 사이에 Source 또는 Load 요소를 추가할 수 있습니다. 이때 Ground 및 Power 상태 표시기가 체크 상태(✔ )로 변경됩니다. 네트워크 그래픽 작업 영역에서 마우스 오른쪽 버튼을 클릭하고 컨텍스트 메뉴에서 Add Source (또는 Add Load )를 선택하여 Device Properties 대화상자를 엽니다. 대화상자에 표시된 단계는 다음과 같습니다:
네트워크에 전원 Source(이 경우 단순 전압 소스)를 추가하려면, 대화상자의 Device Type 드롭다운 메뉴에서 Voltage Source 옵션을 선택합니다.
소스 연결 목록에서 PDNA는 전원 네트워크 파라미터를 기반으로 올바른 넷 연결 옵션을 자동으로 선택하려고 시도합니다. 이는 5V 및 GND 넷 사이입니다. Refdes 드롭다운 메뉴 옵션을 사용해 소스 전압의 컴포넌트 연결 지점을 지정합니다. 이 예제에서는 소스 전압 지점을 TP1로 지정하고, 그라운드 리턴은 설계의 DC 입력 소켓 J1(핀 2 및 3)으로 지정합니다.
대화상자 하단 섹션에서 소스 파라미터는 전압 소스 시뮬레이션 모델의 속성을 지정합니다. 여기서 소스 전압(Vout )은 5V로 설정하고, 모델의 내부 저항(Rout )은 기본 0Ω 설정으로 둡니다.
마지막으로 최대 소스 전류와 핀 전류(여러 출력 핀이 있는 소스의 경우)는 기본 설정(0A: Don't Care)으로 둡니다. Limits 를 특정 전류 값으로 설정하면, 시뮬레이션 결과가 그 값을 초과할 경우 PDN 분석에서 Violation으로 표시합니다.
네트워크에 Source를 추가할 때와 동일한 방식으로 Load를 추가하고, Device Properties 대화상자에서 파라미터를 지정합니다.
이 경우 전류 싱크 부하(Device Type: IC (Current))를 추가하여 설계의 LCD 컴포넌트가 5V 레일에서 소비하는 전류를 나타냅니다. 또한 Device Type 로 Resistor를 선택하면 순수 저항성 부하 옵션도 사용할 수 있습니다.
부하 연결을 LCD1로 설정하고, 5V 공급에서 끌어올 Load Current 를 지정합니다. 단위 접두어(예: 500m로 0.5A를 표현)도 지원됩니다. 전압 Limits 설정은 선택 사항이지만, 여기서는 관련 버튼을 사용해 +/-10%로 설정했으며, 이는 부하 자체의 전압이 4.5V 아래로 떨어지거나(또는 5.5V를 초과)하면 시뮬레이션 Violation을 트리거합니다.
전원 네트워크가 정의되고 모든 파라미터가 지정되면(모든 네트워크 요소에 ✔ 상태가 연결됨), Messages 탭에서 이벤트 스트림으로 표시되며, 프로세스가 완료되지 못할 경우 시뮬레이션 실패 원인도 함께 표시됩니다.
분석을 실행하면, 현재 시뮬레이션 구성(지정된 넷, 소스/부하 등과 관련 파라미터)이 분석 결과 데이터(File » Explore ; PDNAnalyzer_Ouput 폴더 참조)와 함께 저장됩니다. 이 구성 설정은 시뮬레이션 이름을 마우스 오른쪽 버튼으로 클릭하고 컨텍스트 메뉴에서 Revert 를 선택하면 언제든 현재 시뮬레이션에 대해 복원할 수 있습니다.
PDN 분석의 즉각적인 결과는 네트워크 그래픽에서 확인할 수 있으며, (해당되는 경우) 계산된 부하/소스 전압 및 전류 레벨과, 파라미터 Violation을 유발한 네트워크 구간의 하이라이트가 포함됩니다. 이제 Visual 탭이 포커스되어 활성화된 상태입니다.
네트워크의 어떤 요소(Load, Source 또는 Series Element ) 위에 커서를 올리면, 지정된 파라미터와 분석 결과 같은 추가 정보를 볼 수 있습니다.
Visual Rendering in the PCB Editor
이제 시뮬레이션 결과를 Altium Designer PCB 편집기에서 그래픽으로 볼 수 있으며, PDNA의 Visual 탭에서 제공되는 설정으로 제어합니다. 시각화 옵션을 설정하여 5V Net 의 Layers (Top 및 Bottom) 모두에 대해 Voltage 가 표시되도록 하십시오(초기 기본 표시 설정). 분석기 결과는 PCB 편집기에서 기존 PCB 그래픽 오버레이를 대체하여 렌더링됩니다.
선택된 넷 경로의 전압 강하(이 경우 TP1의 5V 소스에서 LCD1 컴포넌트까지)는 뷰 하단에 표시되는 Voltage 스케일에 대응하는 컬러 그라데이션으로 렌더링됩니다. 이는 전압 백분율(Color Scale 아래의 Per Rail 옵션)로 표시되거나, 실제 전압 범위(Displayed 옵션)로 표시됩니다.
아래 이미지에서 보드의 네트워크 경로를 따라 나타나는 색상 전이는 전체 전압 강하를 나타냅니다. IR 손실로 인해 최소 레벨(0%: 파란색)은 LCD1 컴포넌트에서 나타나며, 최대 레벨(100%: 빨간색)은 지정된 전압 소스 지점(TP1)에 있습니다.
네트워크에 대한 해당 전류 분석을 표시하려면 Visual 탭의 Current Density 옵션을 선택합니다. 여기서 보드의 네트워크 경로에 표시되는 색상 레벨은 전류 밀도 변화의 백분율과 관련되며, 100%(빨간색)는 네트워크 경로 레이아웃에서 계산된 최대 전류 밀도를, 0%(파란색)는 최소값을 의미합니다 – 대부분 0A/mm2 일 가능성이 큽니다.
단일 네트워크 표시에는 대체 전압/전류 스케일 옵션(Displayed )이 더 직관적인 스케일 스타일이지만, 이 예제의 5V and GND처럼 여러 전압 네트워크를 동시에 표시하거나, 설계에서 여러 전원 공급 네트워크를 분석한 경우에는 유용한 정보가 제한적이라는 점에 유의하십시오.
예제의 GND 리턴 경로에서 전원 무결성 결과를 표시하고 분석하려면, PDNA의 Visual 탭 아래 Net 목록에서 5V 네트워크 옵션을 선택 해제한 다음 GND 네트워크를 선택합니다. 그라운드 리턴 경로는 설계의 Top 및 Bottom 레이어를 모두 통해 형성되며, PDNA의 Layer 목록에서 각 항목을 선택하면 PCB 편집기에서 개별적으로 표시할 수 있습니다.
아래 이미지는 GND 넷의 Bottom 레이어에 대한 전압(Voltage) 표시를 보여주며, Color Scale 스케일은 Displayed 로 설정되어 있습니다. 전압 강하가 가장 큰 구간(빨간색: 약 0.5mV)은 LCD의 GND 핀에 위치하고, 전압 강하가 가장 작은 구간(파란색: 약 0V)은 전압 소스 리턴 지점(J1)에 있습니다.
PDNA의 Current Density 옵션으로 전환하면 최대 전류 ‘핫스팟’을 빨간색으로 표시합니다. 최대 전류 밀도 레벨 자체(1.74 A/mm2 )는 매우 낮으며 허용 한계 내에 충분히 들어옵니다.
표시 제어 및 옵션
PDN Analyzer는 분석 결과가 Altium Designer PCB Editor에서 그래픽으로 어떻게 표현되는지를 결정하는 여러 가지 대화형 표시 옵션을 제공합니다. 표시 Color Scale 옵션과 함께, 그래픽은 2D 및 3D 렌더링 간에 전환할 수 있으며, 후자는 비아(Via)를 통과하거나 레이어 간에 걸친 분석 결과에 대한 유용한 인사이트를 제공합니다.
또한 편집기 표시에서 분석 결과를 Clear 하는 옵션도 제공되며, 이 경우 그래픽 렌더링이 자동으로 표준 보드 레이아웃으로 되돌아갑니다. 반대로, 뷰의 Overlay 옵션은 보드 레이아웃 뷰를 활성화하며, 현재 표시 중인 모든 분석 결과와 함께 보드 레이아웃이 렌더링됩니다. 이 옵션은 분석 결과에서 관심 지점이 보드 레이아웃 상의 어디에 위치하는지 확인하는 데 특히 유용합니다.
부하(Load) 다루기
필요에 따라 네트워크에 추가 부하를 더할 수 있으며, 전원 분석을 다시 실행하여 결과를 평가할 수 있습니다. 예를 들어 설계의 전원 LED에 기인하는 작은 부하 전류(예: 15mA)를 추가하려면, 직렬 저항(R15)을 5V 레일 연결로 선택하고 LED 핀을 GND 연결로 선택합니다.
PDN Analyzer는 부하에 대한 디바이스 핀 연결을 지정할 수도 있으며, 이를 통해 서로 다른 핀을 통해 서로 다른 전류를 소비하는 단일 컴포넌트 디바이스에 대해 여러 부하 모델을 생성할 수 있습니다.
예제 프로젝트의 LCD 디바이스가 이러한 상황을 보여줍니다. 핀 15의 5V 연결(LED+)은 디스플레이 백라이트에 전원을 공급하고, 핀 2의 5V 연결(VDD)은 내부 로직에 전원을 공급합니다. 실제로 핀 15는 핀 2보다 훨씬 더 큰 전류를 소비합니다.
이전에 단일 PDNA 부하 모델로 추가되었을 때, LCD1의 두 핀 모두가(기본값으로) 5V 부하 연결로 지정되었고, PDN 분석은 LCD1 부하 전류를 이 핀들 사이에 동일하게 분배했습니다. 전원 분석의 정확도를 높이기 위해 LCD1 컴포넌트는 two 부하 모델로 표현할 수 있습니다. 즉, 각 5V 핀과 그에 해당하는 부하 전류에 대해 하나씩 모델을 두는 방식입니다. 이 변경은 기존 LCD1 부하 모델의 핀 파라미터를 편집한 다음, 분리된 핀에 대해 또 다른 부하를 추가하여 수행할 수 있습니다.
네트워크 그래픽에서 LCD1 부하 모델 아이콘을 더블 클릭하여 Device Properties 대화상자를 연 다음, 5V 전원 넷 항목의 Pins(s) 필드를 더블 클릭합니다. 그러면 해당 부하에 대해 개별 디바이스 핀을 선택할 수 있는 핀 편집 모드가 활성화됩니다. 핀 2를 선택 해제하여 부하가 핀 15(LED+)만 대상으로 하도록 재구성하고, LCD 백라이트 전류를 나타내도록 Load Current 파라미터를 예를 들어 75mA로 조정합니다.
다음으로 LCD1에 대해 또 다른 5V 네트워크 부하를 생성하고, 핀 2를 활성(핀 15는 비활성)로 설정하여 VDD 부하를 나타내도록 합니다. 이 부하는 적절히 더 낮은 Load Current 로 설정할 수 있는데, 예를 들어 20mA와 같습니다.
그런 다음 5V 전원 네트워크를 다시 분석하여 네트워크 경로를 통한 LCD1 부하를 더 정확하게 표현할 수 있습니다.
부하 전류 분배의 차이는 기존 부하 구성과 업데이트된 부하 구성 간에 LCD1 전원 네트워크 트랙의 전류 밀도(Current Density)를 비교하면 확인할 수 있습니다. 아래 전류 밀도 분석 이미지는 왼쪽에 원래의 단일 부하 LCD1 모델 결과를, 오른쪽에 업데이트된 다중 부하 결과를 보여줍니다.
핀 2(왼쪽 방향의 LCD 패드)와 핀 15에 전원을 공급하는 트랙의 전류 밀도를 확인하십시오. 업데이트된 버전은 LCD 전류의 대부분이 핀 15(오른쪽 방향의 LCD 패드)로 흐르는 것을 올바르게 보여주며, (왼쪽 이미지처럼) 두 핀에 균등 분배되던 것과는 다릅니다.
시뮬레이션 설정
분석 결과, 특히 보드 형상에서의 IR 손실 정도는 보드 구리의 전도도와 비아 벽 두께에 대한 사양에도 좌우됩니다. 이러한 설정을 확인하고 편집하려면 Settings 대화상자에서 Simulation 탭을 선택하십시오. 해당 대화상자에 접근하려면 현재 분석 이름을 우클릭하고 컨텍스트 메뉴에서 Settings 를 선택합니다.
금속 전도도
대화상자의 Metal Conductivity 섹션은 설계에 사용된 금속의 전도도 값(저항률의 역수; 1/R)에 대한 세부 정보와 설정을 제공합니다. 기본 전도도(또는 저항률), 온도 계수, 그리고/또는 온도를 대화상자에서 선택하거나 수정하여 설계의 보드 제작(구성) 특성을 반영할 수 있습니다:
Pure Copper – 구리는 일반적으로 25°C에서 전도도 5.88e7S/m, 전도도 온도 계수 0.4%/°C를 갖는 것으로 가정합니다. 이 양(+)의 온도 계수는 대화상자에서 Temp. Compensation 설정을 25°C에서 125°C(100°C 변화량)로 올리면 시뮬레이션 전도도가 40%만큼 낮아져, 예를 들어 3.53e7S/m이 됨을 의미합니다.
PCB Copper – 이는 시뮬레이션의 기본 설정이며, 업계 문헌에서 PCB 전해도금(ED) 구리에 해당하는 금속의 대표값으로 보고되는 전도도 값을 반영합니다. 해당 금속은 25°C에서 4.7e7S/m로 측정되며, 온도 계수는 0.4%/°C입니다.
Custom – 이 옵션을 선택하면 시뮬레이션에 사용할 전도도 또는 저항률 값을 특정하여 입력할 수 있습니다.
표시되는 Sim Conductivity 수치는 모든 파라미터를 고려한 최종 전도도 값이며, Sim Resistivity 수치는 그 역수 값임에 유의하십시오.
비아
대화상자의 Via Wall Thickness 값을 설정하여 설계 시뮬레이션 분석에서 모든 비아의 비아 벽 금속 두께(중량)를 지정합니다.
이 설정은 얇은 벽(-도금) 비아가 갖는 고유 저항 때문에 전원 네트워크의 DC 손실에 눈에 띄는 영향을 줄 수 있습니다. 그러나 충분한 크기/중량을 갖는 경우 비아는 설계의 DC 성능을 저해하지 않으며, 연결되는 전원 트레이스와 동일한 전류 밀도를 보이고 연결 지점 간에 유의미한 전압 손실도 나타나지 않습니다. 비아를 통한 손실에 대한 DC 분석 예시는 아래의 section below 에 제시되어 있습니다.
시뮬레이션 관점에서 비아의 크기와 벽 두께는 비아가 나타내는 도전성 재료의 양을 사실상 정의하며, 따라서 저항/전도도를 결정합니다. 시뮬레이션은 비아 직경이 완성 홀 크기를 나타낸다고 가정하고, 비아 벽 두께가 비아 직경을 증가시키는 것으로 처리합니다. 따라서: Finished Hole Diameter + (2 x Wall_Thickness) = Drill Diameter.
예제 2
이 예제는 서로 연결된 일련의 네트워크를 전체로 분석할 수 있도록 구현하는 방법을 보여주며, 네트워크를 상호 연결하는 직렬 요소의 파라미터를 함께 고려합니다. 또한 네트워크 간 상호 연결로도 동작하는 Voltage Regulator Model (VRM) 소스를 추가하는 개요와, 설계의 전원 네트워크에 대한 완전한 계층 구조가 어떻게 구축되는지도 설명합니다.
이 예제는 SpiritLevel-SL1 레퍼런스 프로젝트의 PWR_IN에서 5V까지의 네트워크를 모델링하며, 완전한 전원 네트워크 구조를 만들기 위해 3.3V(VCCO) 및 1.8V(VCCINT) VRM을 모두 포함합니다.
이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다:
Spirit Level PCB 프로젝트가 Altium Designer에서 열려 있음
PDN Analyzer 애플리케이션이 활성화되어 있음(Tools » PDN Analyzer )
PCB 설계의 DC Nets가 PDN Analyzer DC Net Identification 대화상자에서 식별되어 있으며, outlined above 와 같음.
새 시뮬레이션에서 입력 전원 넷(PWR_IN)을 지정하여 예제 전원 네트워크를 구축하는 과정을 시작합니다(필요 시 File » New Simulation 선택). 프로젝트 회로도에 표시된 바와 같이 PDN <Power Net> 파라미터는 PWR_IN이고, <Ground Net> 는 GND이며, Source 은 J1입니다.
직렬 요소를 통한 네트워크 확장
PWR_IN 네트워크에서 5V 네트워크까지의 전체 전원 경로를 모델링하려면, 직렬 퓨즈(F1) 및 스위치(S1) 컴포넌트와 그 사이의 넷을 추가해야 합니다. PDNA 인터페이스에서는 전원 네트워크를 순차적으로 확장하여 이를 추가합니다. 각 넷 ‘확장’은 범용 직렬 요소 모델로 연결됩니다.
넷을 확장하려면 먼저 추가하려는 네트워크에서 우클릭한 뒤 컨텍스트 메뉴에서 Extend Network 옵션을 선택합니다. Choose Net 대화상자에서 직렬 요소를 통해 PWR_IN에 연결된 네트워크를 선택하는데, 이 경우 NetD1_2입니다. 즉, F1과 S1의 3번 핀을 브리지하는 네트워크이며, 다이오드 D1의 2번 핀로 식별됩니다.
이 네트워크는 초기 DC Net Identification 단계에서 등록되지 않았을 가능성이 높으므로, Choose Net 대화상자에서 List DC nets only 옵션을 선택 해제하여 해당 넷이 선택 가능하도록 노출합니다.
넷 확장 프로세스는 두 넷 사이에 Series Element를 자동으로 추가합니다. 이 요소를 더블 클릭하여 Device Properties 대화상자에서 연결 관계와 파라미터를 지정합니다. Series Element 모델은 전압 소스와 저항이 직렬로 구성되어 있으며, 저항, 인덕터, 다이오드, 스위치 등의 컴포넌트를 기본적으로 모델링할 수 있습니다.
이 경우 Series Element는 퓨즈 컴포넌트 F1이며, 연결성 RefDes 옵션으로 선택되고, 명목 내부 Resistance 는 0.1Ω로 부여됩니다. Series Element가 다이오드 같은 반도체 디바이스였다면, Voltage Drop 파라미터가 디바이스의 내부 Resistance 값과 함께 지정되었을 것입니다.
회로도를 따라가면, 다음 단계는 스위치 컴포넌트 S1를 통해 D1_2 넷을 5V 전원 넷으로 확장하는 것입니다. 위와 마찬가지로, 우클릭 컨텍스트 메뉴에서 Extend Net 를 선택하고 Choose Net 대화상자에서 확장할 대상 넷을 선택합니다.
이 경우 추가되는 Series Element는 S1이며, 핀 3에서 2로 연결되어 D1_2 넷을 5V 출력 네트워크에 연결합니다( schematic 참조). S1의 여분 입력 스위치(핀 1)는 출력 연결(핀 2)에 묶여 있고 부하 전류를 전달하지 않으므로, 예시로 Device Properties 대화상자의 pin selection options 를 사용해 네트워크 분석에서 핀 1을 제외할 수 있습니다. OUT 터미널 항목의 Pin(s) 필드를 더블클릭하세요.
이제 연결된 전원 네트워크의 5V 구간에 부하를 추가할 수 있습니다. 이 경우에는 디스플레이 모듈 LCD1의 부하입니다.
분석을 다시 실행하면, PCB Editor의 데이터와 그래픽 표현 모두에 연결된 3개의 전원 네트워크가 모두 포함되며, 상호 연결하는 Series Elements를 통한 계산된 전류와 전압 강하가 표시됩니다.
Voltage Regulator Models 포함하기PDN Analyzer는 전압 입력 네트워크와 출력 네트워크 사이에 삽입할 수 있는 활성 Voltage Regulator Models(VRM)을 제공합니다. PDNA 전원 네트워크에 추가되면, 전압 입력 네트워크에서는 Load로, 전압 출력 네트워크에서는 Source로 나타납니다. VRM 모델 옵션에는 Linear, Switchmode, 그리고 원격 센싱(remote-sensing) Switchmode 전압 레귤레이터가 포함됩니다.
SpiritLevel-SL1 레퍼런스 프로젝트는 선형 전압 레귤레이터를 사용해 3.3V(VCCO) 및 1.8V(VCCINT) 전원 레일을 생성합니다. VCCO 레귤레이터(U3)를 PDNA 시뮬레이션 네트워크에 추가하면, 5V 입력 네트워크에서는 부하로, 3.3V 네트워크에서는 Source로 표시됩니다.
선형 레귤레이터 U3를 5V 네트워크의 Load로 배치하려면(위 절차에서 구현한 방식), 5V 네트워크에 Load를 추가하고 Device Properties 대화상자에서 Device Type 로 VRM (Linear) 옵션을 선택합니다. 회로도에 표시된 대로 모델의 연결을 설정하고, R14의 GND 연결로 Ref 핀을 지정합니다. 이 기준점은 GND 네트워크 레이아웃에 따라 PCB의 해당 영역에서 더 적절한 다른 위치가 될 수도 있습니다.
VRM을 마무리하려면 출력 전압 파라미터(Vout: 3.3V)를 설정하고, 필요에 따라 출력(내부) 저항, 정지 바이어스 전류, 그리고 분석 중 감지되길 원하는 Limits 를 지정합니다.
PDNA에는 VRM의 출력측 모델을 대상 출력 전압 넷에 Source로 자동 추가하고, 필요 시 해당 네트워크를 생성하는 기능이 있습니다.
예시의 경우, 방금 생성한 VRM Load 모델(Load2: U3)을 우클릭하고 Add VRM To New Network 옵션을 선택합니다. 그러면 VCCO 네트워크가 자동으로 생성되고, VRM(Source 1: U3) 출력측 모델이 전압 Source(3.3V)로 추가됩니다.
3.3V VRM의 두 가지 표현(5V 넷의 Load로서의 입력 모델, 3.3V 넷의 Source로서의 출력 모델)은 상호 연동되며 사실상 동일한 모델입니다. 따라서 PDNA 인터페이스에서 어느 네트워크에서든 VRM에 접근해 편집할 수 있습니다.
이제 새 VCCO 네트워크를 선택하고 적절한 Load를 추가할 수 있습니다. 예시에서는 컴포넌트 U1의 여러 핀에서 0.2A 부하 전류를 소비합니다.
완성된 전원 네트워크 구성에는 3.3V Linear 타입 VRM으로 서로 연결된 두 네트워크(PWR_IN 및 VCCO)가 포함됩니다. 현재 PDNA 파일 구조에서 네트워크 계층의 최상위 레벨을 선택하면, 네트워크 그래픽이 전원 넷 상호 연결을 블록 스타일로 개요 표시합니다.
이 예에서는 VRM을 5V(입력 전압) 네트워크에 Load로 추가한 다음, VRM을 Source로 사용해 3.3V(VCCO) 전압 출력 네트워크를 자동 생성했습니다. 이 과정의 반대도 가능하며, 경우에 따라 더 편리할 수 있습니다. 즉, VRM을 출력 전압 네트워크에 Source로 추가한 뒤, 그 모델을 ‘입력’ 전압 네트워크에 Load(Add VRM To New Network 또는 Add VRM To Existing Network )로 추가하는 방식입니다.
PDN 분석은 VRM을 포함한 복합 네트워크에 대한 결과를 산출합니다. 그래픽 측면에서는, PDNA 인터페이스에서 네트워크 계층의 최상위 레벨을 선택하면 PCB Editor에 모든 네트워크가 표시됩니다. 목록에서 개별 네트워크를 선택하면 렌더링된 그래픽이 해당 네트워크로 제한되며, 하단 패널의 Net 및 Layer 옵션을 토글해 뷰를 추가로 제어할 수 있습니다.
또한 예시의 GND 네트워크 경로에는 이제 PWR_IN 및 VCCO 네트워크 모두에서의 리턴 전류 기여분이 포함됩니다.
예시 프로젝트의 전원 분배 네트워크는 남은 VRM(U4)과 그 1.8V 전원 출력 네트워크(VCCINT)를 추가하여 완성할 수 있습니다.
앞서 설명한 대로 5V 네트워크에 Linear VRM을 추가하고, Vout 파라미터를 1.8V로 설정합니다.
VRM(여기서는 Load 3)을 새 네트워크에 추가하여 1.8V(VCCINT) 전원 네트워크를 생성합니다.
VCCINT 네트워크에 적절한 Load를 추가합니다. 여기서는 컴포넌트 U1의 1.8V 전원 핀입니다.
이제 PDNA 인터페이스의 네트워크 계층에는 서로 연결된 3개의 네트워크가 모두 표시됩니다.
PDN 분석은 VRM들을 포함한 복합 네트워크에 대한 결과를 산출합니다.
다시 한 번, 이제 GND 네트워크에는 공통 GND 레이어 형상을 사용하는 3개 네트워크 모두의 리턴 전류가 포함됩니다. 최대 전류 밀도 레벨(65.8 A/mm2 )이 높아졌으며, 허용 한계를 초과할 가능성이 큽니다.
Power Integrity 문제 위치 찾기PDN Analyzer는 분석된 PCB 설계의 전원 무결성(power integrity)을 평가하고 트러블슈팅하는 데 사용할 수 있는 포괄적인 그래픽 및 데이터 정보를 제공합니다.
위에 제시된 예를 보면, Top Layer GND 네트워크 경로 분석 결과 65.8A/mm2 의 최대 스케일 값으로 표시되는 것처럼 허용할 수 없을 정도로 높은 전류 밀도가 존재함을 알 수 있습니다. 문제 영역의 위치는 즉시 명확하지 않지만, PDNA의 Highlight Peak Values 기능을 사용하면 드러낼 수 있습니다.
Filter 옵션을 Maxima 로 설정한 상태에서 이를 선택하면, 피크 전류 밀도 영역이 강조 표시되고 PCB Editor의 분석 그래픽에 마킹됩니다.
( 을 사용해 가장 높은 피크 판독값/위치를 순서대로 이동할 수 있습니다. Scope 옵션을 설정해 현재 보이는 PCB 영역에 있는 피크만 하이라이트(In View) )하거나, 전체 레이아웃의 모든 피크(Design )를 포함할 수 있습니다. 후자의 옵션은 단계별로 이동할 때 각 위치로 팬 및 줌을 수행합니다.
우려 영역에 대한 추가 정보는 PDNA의 Show Arrows 기능을 활성화하여 추론할 수 있습니다. 이 기능은 전류 방향(화살표 각도)과 상대적 크기(화살표 크기)를 나타내는 여러 화살표 그래픽을 오버레이합니다. 이 예에서는 고밀도 영역이 U1(상단)에서 보드 하단 외곽의 GND 영역으로 향하는 전류 리턴 경로임을 확인해 줍니다.
이 문제를 해결하는 한 가지 방법은 우려 영역에서 트랙 폭을 늘리는 것입니다.
PDN Analyzer가 활성화된 상태에서도 PCB 편집을 완료할 수 있으며, 이를 통해 레이아웃을 반복적으로 개선한 뒤 재분석할 수 있습니다. Views 영역의 Clear 버튼을 클릭해 PCB Editor에서 PDNA 결과 표시를 비활성화한 다음 필요한 PCB 편집을 진행합니다.
그런 다음 PDN 분석을 다시 실행( 클릭)하여 전원 무결성 결과를 확인할 수 있습니다. 아래 두 이미지는 해당 핵심 지점에서 트랙 폭을 증가시킨 결과, GND 네트워크( Top Layer에서)의 전류 밀도가 어떻게 변했는지 보여줍니다. 위 이미지는 초기 전류 밀도 결과이고, 아래 이미지는 PCB 수정 후 전류 밀도 그래픽입니다.
이 전(상단 이미지)과 후(하단 이미지) 비교에서 주목할 점은 다음과 같습니다:
GND 레이어의 최대 전류 밀도 레벨이 이전 값의 약 1/10 수준인 허용 가능한 수준으로 감소했습니다 – 65.8A/mm2 에서 7.1A/mm2 로.
이제 훨씬 낮은 값이 된 최대 전류 영역이 하나의 문제 위치에 집중되지 않고, GND 리턴 경로 전반에 더 고르게 분포합니다.
보다 직접적인 그래픽 비교를 위해, 전류 밀도 스케일을 이전 값으로 수동 설정할 수 있습니다. Manual 스케일 옵션을 선택하고 Max 필드에 65.8를 입력한 다음
전류 밀도 한계 위반PCB 설계의 전류 경로에서 전원 무결성 문제를 찾고 해결하는 보다 객관적인 방법은, 초과 시 위반(violation)을 트리거하는 특정 전류 밀도 제한을 정의하는 것입니다. other types of violations 는 아래를 참조하세요.
표면/내부 레이어 및 비아에 대한 전류 밀도 제한은 Settings 대화상자의 Limits 탭에서 지정합니다. 이 대화상자는 현재 PDN 시뮬레이션 Name을 우클릭하고 컨텍스트 메뉴에서 Settings 를 선택해 열 수 있습니다. 적용된 Limit 설정은 보드 설계의 모든 표면/내부 레이어와 비아에 적용됩니다.
지정된 전류 밀도 제한은 현재 분석 결과에 적용되며, 시뮬레이션을 다시 실행할 필요 없이 변경하고 재평가할 수 있습니다. Limit 검출은 분석 후(post-analysis) 프로세스입니다. 위반을 포함하는 모든 네트워크는 빨간 점선 윤곽으로 표시됩니다.
여기에 표시된 예시에서는 VCCO 전원 네트워크에 전류 밀도 위반이 포함되어 있습니다. VCCO 네트워크 자체를 선택하면, VCCO 전원 경로가 하이라이트된 윤곽선으로 위반 상태임이 표시됩니다.위반이 발생한 네트워크 위로 커서를 올리면, 현재 위반 항목과 관련 세부 정보가 표시된 팝업 목록이 나타납니다. 이 경우의 단일 항목은 Via의 전류 밀도(약 34.5A/mm2 )가 정의된 한계(30A/mm2 )를 초과했음을 나타냅니다.
위반 항목을 더블 클릭하면 보드에서 해당 위치로 크로스 프로브(이동 및 확대/축소)됩니다. 아래 이미지에서는 PDNA 그래픽 뷰가 3D 모드로 설정되어 있어, 문제가 되는 Via와 그 Top/Bottom Layer 연결이 더 명확하게 표시됩니다.
이 Via의 관련 데이터(전류 밀도 위반 표시 포함)는 PDNA 인터페이스의 Via 탭에서 확인할 수 있습니다.
Via 정보 목록은 현재 설계에 포함된 모든 네트워크에 적용됩니다. Net 및 Current Density 열 머리글을 토글하여 목록을 정렬하면, VCCO 네트워크의 Via를 전류 밀도 순으로 표시할 수 있습니다. 정의된 제한을 초과하는 전류 밀도 값은 빨간색으로 강조 표시됩니다.
Via 목록의 어떤 항목이든 더블 클릭하면 PDNA 보드 그래픽에서 해당 위치로 크로스 프로브됩니다.
기타 위반
지정된 전류 밀도 한계의 검출과 함께, PDN Analyzer는 네트워크 성능 위반도 검출합니다. 예를 들어 Load , Source 또는 Series Element 를 추가할 때 시뮬레이션 구성에서 지정한 Limit 파라미터가 있는 경우가 이에 해당합니다.
이러한 시뮬레이션 Limit 파라미터에는 다음이 포함됩니다:
Load에서 허용 가능한 전압 범위
Source의 최대 출력 전류
Linear Regulator Source에서 허용되는 전력 소모(전력 손실) 및 최대 출력 전류
Switchmode Regulator Source의 최대 출력 전류
Series Element를 통과하는 최대 전류
Source 전압이나 Load 전류 설정처럼(분석 실행 중 처리되는) 네트워크 요소 시뮬레이션 파라미터와 달리, Limit 파라미터 위반(예: Load에서 지정한 최소 전압)은 분석 이후(post-analysis) 과정에서 검출됩니다. 즉, Limit 파라미터 값을 변경하면 시뮬레이션 분석을 다시 실행하지 않아도 즉시 감지됩니다.
Limit 파라미터가 지정되어(0이 아닌 값) 있을 때, 해당 파라미터를 위반하면 문제의 네트워크 요소가 PDNA 인터페이스의 네트워크 그래픽에서 강조 표시됩니다. 요소 위로 커서를 올리면 파라미터와 분석 결과를 확인할 수 있습니다.
아래 예시에서는 Source 1(전압 레귤레이터 U1)에서 계산된 전력 소모가 정의된 최대 Power Dissipation 파라미터 2W을 초과했습니다.
전원 네트워크 성능에 대한 더 자세한 정보는 해당 네트워크 탭에서 확인할 수 있으며, 이 탭은 분석 결과 데이터를 표 형태로 제공하고 계산된 네트워크 전력 소비 값도 포함합니다.
예제 3
이 예제는 전원 네트워크에서 PDN Analyzer의 Switch Mode Power Supply(SMPS) 시뮬레이션 모델(VRM)을 적용하는 방법을 보여주며, 업데이트된 네트워크 모델이 더 정확한 전원 분석 결과를 제공할 수 있음을 보여줍니다. 또한 PDNA의 Voltage Probe 및 Contour 기능을 사용해 보드 레이아웃 형상에서 특정 지점 또는 영역의 전압 데이터를 표시하는 방법도 개괄합니다.
이 예제는 Altium의 DB46 Xilinx Daughter Board 레퍼런스 프로젝트를 기반으로 하며, 설계의 1.2V 전원 네트워크(1V2)에 사용되는 SMPS 섹션(U5)에 초점을 맞춥니다.
다시 말해, 이 PDN 시뮬레이션 예제의 사전 조건은 다음과 같습니다:
DB46 Xilinx Daughter Board 프로젝트가 Altium Designer에서 열려 있음
PDN Analyzer 애플리케이션이 활성화되어 있음(Tools » PDN Analyzer )
PCB 설계의 DC Nets가 PDN Analyzer DC Net Identification 대화상자에서 식별되어 있으며, 위에서 설명한 대로 설정되어 있음. 또한 이 예제에서는 LXAGND
새 시뮬레이션에서 입력 전원 넷을 지정하여 예제 전원 네트워크를 구성하는 과정을 시작합니다(필요 시 File » New Simulation 선택). 위 회로도에서 알 수 있듯이 PDN <Power Net> 은 5V이고, <Ground Net> 은 GND입니다. 5V 네트워크의 Source 는 커넥터 헤더 HDR_T1 또는 HDR_B1입니다.
Switch Mode VRM
Device Properties 대화상자에서 VRM(SMPS)을 Load Device Type 로 선택하여, 설계의 SMPS 회로 모델을 5V 전원 네트워크에 추가합니다. 대화상자에 표시된 모델 회로도에서 보듯이 IN 및 OUT 핀 세트는 각각 별도로 정의됩니다.
회로에 맞게 이 모델을 올바르게 정의하려면, 출력으로 LX를 지정하고 RefDes 옵션에는 U5를, Vout 파라미터에는 1.2V를 지정합니다(위 회로도 참조). 필요하다면 Rout 및 효율/전류 파라미터를 사용 중인 SMPS 디바이스에 맞게 설정할 수 있습니다.
VRM을 출력 네트워크(Add VRM To New Network )에 추가하여 SMPS 모델 구현을 완료합니다. 이 네트워크는 자동으로 LX 네트워크로 선택됩니다. 그런 다음 LX 네트워크를 schematic 에 따라 1.2V 전원 네트워크까지 확장할 수 있습니다.
LX 및 1V2 네트워크는 Series Element L1(SMPS 벅 인덕터)로 연결되며, 적절한 직렬 저항을 갖도록 설정해야 합니다. 이 예제에서는 설명 목적상 다소 큰 값인 0.2Ω로 설정합니다.
마지막으로 U4을 1V2 네트워크의 0.3A Load로 추가하고, 허용 가능한 부하 전압 편차를 +/-5%로 지정합니다. 또한 이 예제에서는 Settings dialogLimits 탭 아래에 있는 전류 밀도 제한 옵션을 0(기본값인 No Limit 조건)로 설정해야 합니다.
분석을 실행하면, 복합 네트워크 LX의 Load가 Violation을 표시하는 것을 확인할 수 있습니다. 이는 부하(U4)에서의 1V2 네트워크 전압이 허용할 수 없을 정도로 낮기 때문이며(약 1.14V),
Data Probe
PCB Editor에서 PDNA 그래픽과 스케일을 시각적으로 해석하는 것과 함께, PDN Analyzer는 설계 레이아웃의 특정 영역 또는 지점에서 분석 결과를 해석하기 위한 여러 도구(예: 활성 Probe )를 제공합니다.
Probe 도구를 사용하면 설계 레이아웃에서 지정한 지점의 전압 또는 전류 밀도 데이터를 기록하고 비교할 수 있습니다. 이 도구의 활용성은 어떤 네트워크나 레이어에서도 분석된 데이터 결과를 정확히 판단할 수 있는 방법을 제공합니다. 다만 이 예제에서는 1V2 네트워크 부하에서 발생한 허용 불가 전압 강하의 원인이 L1 Series Element의 저항 때문임을 확인하는 데 사용할 수 있습니다.
1V2 네트워크 전압에 대해 차이(difference) 프로브 측정을 수행하려면, 먼저 PNDA가 Layer MidLayer 1(U4로 가는 주 1.2V 경로)와 Net 1V2만 표시하도록 설정합니다. Probe 대화상자를 열고 첫 번째 프로브 위치( 를 활성화합니다. 커서 십자선을 사용해 가장 높은 전압 지점(이 레이어에서 1V2 네트워크의 소스)을 지정한 다음, 프로브의 Difference 옵션을 체크하고 두 번째 위치( —즉 U4 부하에서의 최저 전압 지점—를 지정합니다.
프로브의 Difference 판독값은 해당 네트워크 경로에서 전압 강하가 약 3mV에 불과함을 나타냅니다. 마찬가지로 LX 네트워크 경로(Top 및 Bottom Layer 활성)를 확인하면 전압 강하가 약 0.5mV 정도임을 볼 수 있습니다.
두 네트워크(Net LX 및 1V2 활성, Top 및 Bottom Layer )에 대해 프로브로 전압 차이 테스트를 수행하면, 인덕터 L1에서 60mV의 강하가 나타나며, 이것이 이 특정 analysis Violation 을 유발하는 주요 전압 손실입니다.
여기서 보여준 전압 Probe 조사를 통해 전원 네트워크의 IR 손실의 주요 원인을 확인했지만, PDNA의 Pins 탭에서 디바이스 핀 전압 데이터를 확인했다면 더 직접적으로 해결할 수도 있었습니다. Probe 기능은 위치 정밀도를 최대한 활용할 수 있는, 보다 상세한 조사에 특히 적합합니다.
SMPS-sense VRM
이 예제에서 사용된 스위칭 전원 회로는 일반적으로 훨씬 더 낮은 저항 값을 갖는 인덕터(L1)를 사용하지만, 여기의 분석 결과는 기본 SMPS 모델이 L1를 통한 손실을 고려할 수 없다는 점을 부각합니다. 다만 일반적으로 실제 회로에서는 큰 문제가 되지 않습니다.
예제 프로젝트의 SMPS 회로에서 U5(핀 8)가 감지하는 전압 피드백은 1V2 출력 네트워크와 아날로그 그라운드 네트워크 AGND 사이에 있는 저항 체인 R25–R26에서 유도됩니다. 후자는 0Ω 타이 저항 R118을 통해 GND 네트워크에 연결됩니다.
U5 주변의 회로 동작을 더 정확히 모델링하기 위해, 표준 SMPS 디바이스 대신 PDNA의 원격 센싱 스위치 모드 모델을 적용할 수 있습니다. 이 모델은 별도의 전압 센싱 단자(S+ 및 S-)를 제공하며, 이 회로의 전압 센싱 저항 체인 핀처럼 지정된 출력 네트워크의 어떤 핀에도 ‘부착’할 수 있습니다.
U5 SMPS 회로에 대해 더 완전한 네트워크 모델을 만드는 첫 단계는, 기존 GND 네트워크에 AGND 네트워크를 추가하는 것입니다. Extend Network 옵션을 사용하고 AGND 넷을 선택합니다.
AGND 네트워크는 위의 schematic 에 표시된 것처럼 저항 R118을 통해 GND 네트워크에 연결되며, 이는 Resistance 값이 0Ω가 되도록 설정해야 합니다.
LX 네트워크에서 SMPS 모델을 업데이트하려면, 기존 U5 소스 디바이스(Source 1 )를 삭제한 다음 그 위치에 대체 SMPS Sense 모델을 추가합니다. 모델의 IN 및 OUT 단자 연결은 이전과 동일하게 설정합니다. 센싱 단자(S+/S-)는 schematic 에 표시된 대로 회로의 피드백 저항 체인의 양 끝에 설정합니다.
LX 네트워크에서 소스 5V 네트워크로 교체된 SMPS 모델을 전파하여 네트워크가 서로 일치하도록 합니다. 이를 위해 LX 네트워크에서 해당 U5 Load를 삭제한 다음 Add VRM To Existing Network » 5V Source 옵션을 적용합니다.
그런 다음 업데이트된 회로를 다시 분석하여 결과를 평가할 수 있습니다. 아래 이미지에서 보듯이, 이제 부하 전압은 +/-5% 요구사항 범위 내에 충분히 들어오며 Violation을 나타내지 않습니다. 1V2 네트워크에서 출력 전압을 센싱한 결과, SMPS가 Series Element L1에서의 전압 손실을 보상했으며, 따라서 LX 네트워크의 전압은 60mV 더 높습니다.
이 특정 회로에서 고급 SMPS-sense 모델을 사용하면 더 정확한 분석 결과를 얻을 수 있지만, 원격 센싱 기능이 있는 SMPS 디바이스를 실제로 사용할 때는 근처의 피드백 네트워크가 아니라 센스 단자에서 부하 자체로 직접 PCB 연결을 구성하는 경우가 있을 수 있습니다. 이 경우 두 센스 라인(S+ 및 S-))은 각각 부하의 해당 단부까지(또는 그 근처까지) 전용 PCB 트랙으로 배선됩니다.
Voltage Contour
위에서 설명한 것처럼 SMPS 원격 센싱 라인을 어디에 배치하는 것이 최적인지 결정하는 것은 PDN Analyzer의 Voltage Contour 기능이 활용될 수 있는 여러 용도 중 하나이며, 이 기능은 보드 레이아웃에서 주요 전압 전이 지점을 그래픽으로 표시합니다.
이 기능은 PCB Editor 그래픽에서 표시된 레이어(들) 위에 점선 전압 컨투어 라인을 오버레이로 표시할 수 있게 해줍니다. 여러 컨투어 라인을 지정할 수 있으며, 네트워크 전압 강하의 백분율 또는 실제 전압 값으로 표시할 수 있습니다. 자세한 내용은 Indicate 옵션을 참조하십시오.
지정된 백분율 지점의 컨투어 라인 세트와 함께, Slider 옵션을 사용해 추가 라인을 포함할 수도 있는데, 이는 라인 전이 지점을 연속적으로 조정할 수 있는 설정 방법을 제공합니다.
예를 들어 SMPS의 적절한 양(+) 부하 센싱 지점을 결정하려면, 센스 라인이 부하에서의 전압 강하 중 예를 들어 20% 미만 범위 내에서 연결되는 것이 바람직합니다. 위에 표시된 SMPS-sense 예시의 경우, U5(S+)에서 나오는 센스 라인 트랙은 U4 부하 핀(왼쪽)과 20% 전압 컨투어 라인 사이의 어느 편리한 지점에서든 1V2 네트워크 전원 셰이프에 연결될 수 있습니다.
마찬가지로 SMPS(U5)의 음(-) 센스 라인(S-)에 대한 적절한 픽업 위치를 결정하기 위해, GND 레이어의 부하(U4) 리턴 경로에 대해 예를 들어 80%의 Voltage Contour 라인을 설정할 수 있습니다. 이 경우 음의 부하 리턴 전류이므로, 음의 센스 라인 연결에 바람직한 그라운드 셰이프 위치는 80% 컨투어 라인의 둘레 내부가 됩니다.
Analysis Report
전력 무결성 분석 결과를 추가 검토하거나 이해관계자에게 배포하기 위해 저장하려면, PDN Analyzer는 데이터 및 문서화 Report 기능을 제공합니다. Report 기능은 현재 분석 결과와 보드 설계 자체에 대한 그래픽과 데이터를 포함하는 매우 포괄적인 HTML 기반 문서를 생성합니다.
HTML Report dialog에서 Report 옵션을 구성하려면 Results 포함 체크박스를 선택하여 Report에 포함될 상세 수준을 설정하고, Report 폴더( 에 포함될 캡처 이미지가 있는지 검토합니다. 분석 결과 이미지를 캡처하려면 메인 인터페이스의
*.pdna)이 포함됩니다.
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