使用 FPGA 引脚映射器

Altium Designer Pin Mapper 对话框允许你在外部引脚文件（例如从 FPGA 或微控制器（MC）工具导出的文件）与原理图元件之间创建链接，然后在这两个域（FPGA 与 PCB）之间对引脚信号进行比较。

通过此引脚比较，外部引脚文件中的任何更改或更新 都可以传递到原理图，或者将 原理图中的引脚数据回传到引脚文件。使用 Pin Mapper 的主要目的，是从外部工具（尤其是 FPGA 与 MC）获取关于元件引脚的附加信息，以便这些数据可用于 Configure Pin Swapping 对话框中的引脚互换（Pin Swapping）。它取代了在两个域之间手动传递引脚数据的需求。

目前，Altium Designer 的 Pin Mapping 功能直接支持两家 FPGA 厂商——Altera 和 Xilinx。未来计划扩展该厂商列表。 此外还支持 Altium 自有的 Pin Info 文件格式，可用作任何第三方 FPGA 工具的 FPGA/MC 引脚描述，或用于其他类型的元件。

流程

1. 来自 FPGA 工具的源引脚数据文件

   1. 针对 Altera Quartus^® II v13.1：

      1. 在 Quartus 中打开已实现（implemented）的设计。

      2. 选择 Assignments » Pin Planner。

      3. 选择 File » Export 并保存 csv 文件以供 Altium Designer 使用。

   2. 针对 Xilinx Vivado^® 2017.4：

      1. 在 Vivado 中打开已实现（implemented）的设计。
      2. 选择 File » Export » Export I/O Ports。
      3. 在 Export I/O Ports 对话框中，将要生成的 I/O 端口类型指定为 csv，然后单击 OK。

2. 在 Altium Designer 中从外部引脚文件访问 FPGA/MC 数据：

   1. 在原理图元件部件上单击右键，并从上下文菜单中选择 Pin Mapping，这将打开 Pin Mapper 对话框。

      

3. Pin Mapper 对话框包含以下部分（见图中标注）：

   1. 显示源 FPGA/MC 引脚文件的文件名与路径。该链接通过文件浏览器（）建立。

   2. 引脚表（Pin Table）：可在此找到源引脚分配的更改，并将其应用到原理图元件，或反向应用。 使用每个列标题名称右侧的箭头可按升序/降序对该列排序。单击列标题中的过滤器图标 可打开下拉菜单以筛选该列内容。

   3. 封装预览（Footprint preview）：所选引脚会高亮显示，并可通过 Preview mode 下拉菜单按组显示引脚。 可选项包括 None、 Bank Number、 IO Pins 和 Diff Pair Pins。 

   4. 元件 Part Selection：按部件过滤表格。同时还会指示某个部件是否已放置在原理图上，以及每个部件是否已同步以匹配外部文件数据（详见下文）。
      

4. 在 Pin Mapper 对话框中选择一个外部引脚文件。单击 按钮浏览并从本地驱动器选择一个引脚文件。只能选择临时的 Xilinx 或 Altera 引脚文件（*.csv）。

5. 根据之前的操作，Pin Mapper 对话框会为每个引脚提供解决方案选项：

   1. （Synced）——引脚网络名已同步，无需更改。

   2. （Update Pin File）——将网络名从原理图传输到外部 FPGA 引脚文件（引脚文件会被更新）。 原理图中的网络名将复制到 FPGA 引脚文件中的信号名；源 csv 引脚文件会被重写。

   3. （Update Schematic）——更改原理图网络名以匹配外部 FPGA 引脚文件中的信号名（原理图会被更新）。 原理图中的网络标号将更改为与源 FPGA 信号名一致。

   4. （Ignore）——拒绝更改，不执行更新。

   5. （Warning）——原理图与外部（FPGA）文件之间的引脚名称匹配存在非关键差异。如有需要，可从下拉菜单中选择更新选项（或 Ignore）。

   6.  （Fatal Error） ——原理图与外部（FPGA）文件之间的引脚名称匹配存在关键差异。请注意，在进行任何更新之前必须先解决该 Fatal Error。 

6. 为表格中的每个条目（行）从图标下拉菜单中选择合适的操作，然后选择 Apply。

   1. 当选择 操作时，原理图中的网络名将复制到 FPGA 引脚文件中的信号名——源 csv 引脚文件会被重写。

   2. 当选择 操作时，原理图中的网络标号将更改为与源 FPGA 信号名一致。

请注意，表格条目的右键菜单提供了一系列用于引脚名称更新的批量选择选项。

附加功能

• 该对话框的 Part Selection 允许按所选 Part 对映射表中列出的引脚进行筛选。你也可以检查未放置在原理图中的 Part，以及未与外部 FPGA 文件同步的 Part（红色指示）。
  
• 如果有多个元件部件与外部文件建立了链接， Pin Mapper 对话框允许你在此类元件的不同选项之间切换。
  
• 网格表包含以下右键菜单命令：
  • Update All pins in Schematic - 选择更新原理图中所有引脚名称。
  • Update All pins in Pin File -  选择更新引脚文件中所有引脚名称。
  • Ignore for All pins - 选择对所有引脚忽略。
  • Update Selected pins in Schematic - 选择更新原理图中所选引脚名称。
  • Update Selected pins in Pin File - 选择更新引脚文件中所选引脚名称。
  • Ignore for Selected pins - 选择对所选引脚忽略。
  • Default for All pins - 选择对所有引脚使用默认值。
  • Default for Selected pins - 选择对所选引脚使用默认值。
• 如果在原理图侧与 FPGA 侧对同一引脚分配了不同的网络名，则可在 ERC 中检查：它们会在 Messages 面板中以违规（violation）形式显示 （尚未实现）。
• 如果你希望从原理图侧以 FPGA 引脚文件开始该工作流，则可以生成 Altium Pin Report 文件——在 Pin Mapper 对话框中选择 Export 按钮。
• 目前只能复制通用引脚参数，但计划支持更高级的数据（例如 Swap group 等）。当前必须通过从 FPGA 引脚文件数据导入更改来手动定义互换（Swapping）。
• 由于外部引脚文件与元件建立了链接，会创建一个新的元件模型（Pin Info），并显示在 Component Properties 面板的 Models 列表中。未来，这将提供一种将 FPGA 引脚数据添加到库元件的简便方式。该面板的 Models 区域也允许移除或修改 Pin Info。

• 当元件具有 Pin Info 模型时，在 Configure Pin Swapping 对话框中将为该元件提供额外的引脚参数与选项。

  

  请注意，当元件分配了 Pin Info 模型后，Configure Pin Swapping 对话框中的 Pin Group 列（位于 Swap Data 下）将变为只读，以防止数据与 Pin Mapping 不同步。要避免这种情况，请从部件属性中移除 Pin Info 模型，或在 Pin Mapper 对话框中移除到外部引脚信息文件（*.csv）的链接。