Vérification de la conception de votre carte

L’éditeur de PCB est un environnement de conception piloté par des règles dans lequel vous pouvez définir de nombreux types de contraintes de conception dont le respect peut être vérifié afin de garantir l’intégrité de votre carte. La fonction DRC en ligne surveille les règles activées pendant que vous travaillez et met immédiatement en évidence toute violation de conception détectée. Vous pouvez également exécuter une vérification DRC par lots pour vérifier que la conception respecte les règles et générer un rapport détaillant les règles activées et les violations détectées.

Plus tôt dans ce tutoriel, vous avez examiné et configuré certaines contraintes de conception, notamment l’espacement électrique, la largeur de routage et le style des vias de routage. À celles-ci s’ajoutent plusieurs autres règles de conception qui sont définies automatiquement lors de la création d’une nouvelle carte.

Configuration et exécution d’une vérification des règles de conception (DRC)

Main page: Configuration et exécution d’une DRC

La vérification des règles de conception (DRC) permet de détecter les violations dans la conception. Les vérifications DRC en ligne et par lots se configurent dans la boîte de dialogue Design Rule Checker, accessible en sélectionnant la commande Tools » Design Rule Check dans les menus principaux.

Pour lancer une vérification des règles de conception, cliquez sur le bouton  en bas de la boîte de dialogue. La DRC s’exécute, puis le panneau Messages s’ouvre et répertorie toutes les violations détectées. Si l’option Create Report File a été activée dans la boîte de dialogue, un Design Rule Verification Report s’ouvre dans un onglet de document distinct. Le rapport détaille les règles dont la vérification est activée, le nombre de violations détectées et les informations spécifiques à chacune d’elles.

1. Sélectionnez la commande Tools » Design Rule Check dans les menus principaux pour ouvrir la boîte de dialogue Design Rule Checker.

2. Sur la page Report Options de la boîte de dialogue, assurez-vous que l’option Create Report File est activée.

   

3. Sur la page Rules to Check de la boîte de dialogue, cliquez avec le bouton droit dans la zone de la grille et sélectionnez l’entrée Batch DRC - Used On.

   

4. Désactivez la DRC par lots pour les règles relatives aux points de test. Pour ce faire, sélectionnez la section Testpoint dans l’arborescence et décochez les cases Batch pour les quatre types de règles de cette catégorie.

   

5. Cliquez sur le bouton en bas de la boîte de dialogue pour lancer la DRC. La boîte de dialogue Design Rule Checker se ferme et le rapport s’ouvre. Il contient (au minimum) :

   • 4 violations de la largeur minimale de bande de masque de soudure : la largeur minimale d’une bande de masque de soudure est inférieure à la valeur autorisée.

   • 4 violations de la contrainte d’espacement : l’espacement électrique mesuré entre des objets sur les couches de signal est inférieur à la valeur minimale spécifiée.

   
   La partie supérieure du rapport détaille les règles dont la vérification est activée et le nombre de violations détectées. Cliquez sur une règle pour accéder aux violations correspondantes et les examiner.

   
   La partie inférieure du rapport présente chaque règle enfreinte, suivie d’une liste des objets concernés. Cliquez sur une entrée de violation pour accéder à l’objet correspondant sur le PCB.

   Les violations détectées sont également répertoriées dans le panneau Messages qui s’ouvre. 

   

Localisation et résolution des violations

Main page: Analyse et résolution des violations de conception

En tant que concepteur, vous devez localiser une violation sur le PCB, déterminer sa nature et l’ampleur réelle de l’écart par rapport à la contrainte, puis définir la méthode la plus appropriée pour la résoudre.

Résolution des violations d’espacement

Dans la conception de ce tutoriel, quatre violations de la contrainte d’espacement se produisent entre les pastilles des empreintes de transistors. Il existe deux façons de résoudre ces violations :

• Réduire la taille des pastilles des empreintes de transistors pour augmenter l’espacement entre les pastilles, ou

• Configurer la contrainte pour autoriser un espacement plus faible entre les pastilles des empreintes de transistors.

Comme l’espacement de 0,25 mm est assez généreux et que l’espacement réel est assez proche de cette valeur (0,22 mm), une bonne solution consiste ici à configurer les règles pour autoriser un espacement plus faible. Cette solution est acceptable dans ce cas, car le seul autre composant comportant des pastilles traversantes est le connecteur, dont les pastilles sont espacées de 1 mm. Si ce n’était pas le cas, la meilleure solution serait d’ajouter une seconde contrainte d’espacement ciblant uniquement les pastilles des transistors, comme cela a été fait pour les règles d’expansion du masque de soudure.

1. Cliquez sur l’onglet du document PCB en haut de l’espace de conception pour en faire le document actif.

2. Sélectionnez la commande Design » Constraint Manager dans les menus princi paux pour ouvrir le gestionnaire de contraintes.

3. Dans la vue Clearances du gestionnaire de contraintes, cliquez dans la cellule All Nets / All Nets de la matrice d’espacement.

4. Dans la zone de grille située en bas, remplacez la valeur TH Pad – to – TH Pad par 0,22 mm. Pour ce faire, cliquez sur la cellule, saisissez 0.22, puis appuyez sur Enter.

   

   

    

5. Enregistrez les modifications dans le gestionnaire de contraintes (File » Save to PCB).

Résolution des violations de la largeur minimale de bande de masque de soudure

Le masque de soudure est une fine couche semblable à une laque, appliquée sur la surface extérieure de la carte pour protéger et isoler le cuivre. Des ouvertures sont créées dans le masque pour permettre de souder les composants et les fils au cuivre. Ce sont ces ouvertures qui sont affichées sous forme d’objets sur la couche de masque de soudure dans l’éditeur de PCB (notez que cette couche est définie en négatif : les objets que vous voyez deviennent des ouvertures dans le masque de soudure réel).

Lors de la fabrication, différentes techniques sont utilisées pour appliquer le masque de soudure. La méthode la moins coûteuse consiste à le déposer par sérigraphie sur la surface de la carte à travers un pochoir. Pour tenir compte des problèmes d’alignement des couches, les ouvertures du masque sont généralement plus grandes que les pastilles, ce qui se traduit par la valeur d’expansion de 4 mil (environ 0,1 mm) utilisée dans la règle de conception par défaut.

Il existe d’autres techniques d’application du vernis épargne qui offrent un repérage des couches de meilleure qualité et une définition plus précise des formes. Si ces techniques sont utilisées, l’expansion du vernis épargne peut être plus faible, voire nulle. Réduire l’ouverture du vernis diminue le risque de créer des languettes de vernis épargne ou des violations de l’espacement entre la sérigraphie et le vernis épargne.

Une violation de largeur de languette de vernis épargne. Le violet représente l’expansion du vernis épargne autour de chaque pastille.

Les violations telles que ces problèmes de vernis épargne ne peuvent pas être résolues sans tenir compte de la technique de fabrication qui sera utilisée pour réaliser la carte.

Par exemple, s’il s’agissait d’une carte multicouche complexe destinée à un produit de grande valeur, une technologie de vernis épargne de haute qualité serait probablement employée, ce qui permettrait une expansion du vernis épargne faible ou nulle. En revanche, une carte double face simple comme celle de ce tutoriel sera plus probablement fabriquée à faible coût, ce qui nécessite l’utilisation d’une technologie de vernis épargne économique. Par conséquent, résoudre les violations de largeur des languettes de vernis épargne en réduisant l’expansion du vernis sur l’ensemble de la carte n’est pas une solution appropriée.

Comme pour de nombreux aspects de la conception de circuits imprimés, la solution consiste à faire des compromis réfléchis et ciblés afin d’en minimiser l’impact.

Pour résoudre cette violation, vous pouvez :

• Agrandir l’ouverture du vernis épargne pour supprimer complètement le vernis entre les pastilles du transistor, ou

• Réduire la largeur minimale acceptable des languettes, ou

• Réduire l’ouverture du vernis pour élargir la languette jusqu’à une largeur acceptable.

Il s’agit d’une décision de conception à prendre en fonction de votre connaissance du composant et des technologies de fabrication et d’assemblage qui seront utilisées. Agrandir l’ouverture pour supprimer complètement la languette de vernis entre les pastilles du transistor augmente le risque de formation de ponts de soudure entre ces pastilles. À l’inverse, réduire l’ouverture du vernis laissera subsister une languette, qui pourra être acceptable ou non, et introduira également un risque de problèmes de repérage du vernis par rapport aux pastilles.

Pour ce tutoriel, vous combinerez les deuxième et troisième options : vous réduirez la largeur minimale des languettes à une valeur adaptée aux paramètres utilisés pour cette carte et vous réduirez également l’expansion du vernis, mais uniquement pour les pastilles des transistors.

1. La première étape consiste à réduire la largeur minimale autorisée des languettes. Ouvrez la vue All Rules du gestionnaire de contraintes en cliquant sur le bouton correspondant en haut de celui-ci.

2. Dans l’arborescence de gauche, recherchez et sélectionnez le type de règle Solder Mask Sliver dans la catégorie Manufacturing, puis sélectionnez la règle existante nommée MinimumSolderMaskSliver dans la grille principale.

3. Une valeur égale à l’espacement entre les pastilles, soit 0,22 mm (environ 8,7 mil), sera acceptable pour une conception comme celle-ci. Définissez la valeur Minimum Solder Mask Sliver sur 0.22 dans la zone des contraintes de la règle.

   

4. L’étape suivante consiste à ajouter une règle d’expansion du vernis uniquement pour les transistors, afin de ramener cette expansion à zéro. L’ouverture du vernis épargne aura ainsi les mêmes dimensions que la pastille, et la largeur de la languette de vernis entre les pastilles sera égale à la distance qui les sépare (0,22 mm). Cliquez sur le type de règle Solder Mask Expansion dans la catégorie Mask de l’arborescence de gauche pour afficher les règles existantes de ce type. Il devrait y avoir une règle nommée SolderMaskExpansion qui spécifie une valeur d’expansion de 0,1016 mm (4 mil).

   

   Puisque seules les pastilles des transistors présentent une violation, vous ne modifierez pas cette valeur. Vous créerez plutôt une nouvelle règle.

5. Pour ajouter une nouvelle règle d’expansion du vernis épargne, faites un clic droit dans une zone vide de la grille principale et sélectionnez Add Custom Rule dans le menu contextuel. Une nouvelle règle nommée SolderMaskExpansion_1 sera créée.

   

6. Double-cliquez sur le nom de la nouvelle règle dans la grille principale et saisissez SolderMaskExpansion_Transistor pour la renommer.

7. Cliquez sur la règle pour afficher ses paramètres dans la partie inférieure du gestionnaire de contraintes.

8. Définissez le périmètre d’application de la nouvelle règle. Une requête définissant ce périmètre peut être créée à l’aide du générateur de requêtes. Cliquez sur le bouton  à côté du champ Object Match et sélectionnez la commande Open Query Builder. Dans la boîte de dialogue Building Query from Board qui s’ouvre, sélectionnez Associated with Footprint dans la liste déroulante de la colonne Condition Type / Operator, puis sélectionnez ONSC-TO-92-3-29-11 dans la liste déroulante de la colonne Condition Value. Après avoir cliqué sur OK dans la boîte de dialogue, la requête HasFootprint('ONSC-TO-92-3-29-11') apparaîtra dans le champ Object Match.

   ❯ ❮ Javascript ID : Tutorial_CM_SolderMaskExpansion_New_Query_AD25_2

9. Définissez 0 pour les valeurs Expansion top et Expansion bottom.

   

10. Enregistrez les modifications dans le gestionnaire de contraintes (File » Save to PCB).

11. Fermez le gestionnaire de contraintes en faisant un clic droit sur son onglet en haut de l’espace de conception et en sélectionnant la commande Close Multivibrator.PcbDoc [Constraints] dans le menu contextuel.

12. Enregistrez le document PCB localement en faisant un clic droit sur son entrée dans le panneau Projects et en sélectionnant Save dans le menu contextuel.

Exécution d’une vérification des règles de conception après la résolution des violations

Relancez maintenant la vérification des règles de conception (DRC) pour vous assurer que toutes les violations ont été résolues.

1. Ouvrez la boîte de dialogue Design Rule Checker (Tools » Design Rule Check) et assurez-vous que l’option Create Report File est activée sur la page Report Options.

2. Cliquez sur  le bouton .

3. Un nouveau rapport sera généré et ouvert dans un onglet de document distinct. Assurez-vous qu’il ne contient aucune violation de règle.

   

   Si des violations sont présentes, résolvez-les, puis générez à nouveau le rapport.

4. Retirez du projet le rapport DRC généré. Il sera généré lors du processus de publication de la conception. Pour ce faire, recherchez le fichier du rapport sous l’entrée Generated\Documents dans le panneau Projects, faites un clic droit dessus et sélectionnez la commande Remove from Project. Dans la boîte de dialogue Remove from project qui s’ouvre, choisissez l’option Delete file.

   

5. Fermez tous les documents actuellement ouverts. Pour ce faire, faites un clic droit sur un onglet de document en haut de l’espace de conception et sélectionnez la commande Close All Documents dans le menu contextuel.

6. Enregistrez le projet dans l’espace de travail. Pour ce faire, cliquez sur la commande Save to Server à côté de l’entrée du projet dans le panneau Projects , saisissez un commentaire pertinent dans le champ Comment de la boîte de dialogue Save to Server qui s’ouvre (par exemple, PCB design complete), puis cliquez sur le bouton OK.