Configurer et exécuter un DRC

Configuration du DRC

La configuration de la vérification des règles de conception s’effectue dans la boîte de dialogue Design Rule Checker, accessible via la commande Tools » Design Rule Check depuis un document PCB.

Utilisation du DRC en ligne

La vérification des règles de conception en ligne s’exécute en arrière-plan, en temps réel, en signalant et/ou en empêchant automatiquement les violations des règles de conception. Cela est particulièrement utile lors du routage interactif de votre carte pour mettre immédiatement en évidence les violations d’espacement, de largeur et de segments parallèles. Pour qu’une règle soit soumise au DRC en ligne, les trois conditions suivantes doivent être remplies :

Si des objets sont trouvés en violation d’une règle de conception applicable activée pour la vérification en ligne, ils seront surlignés dans l’espace de conception conformément aux options d’affichage des violations définies.

Utilisation du DRC par lots

Il est particulièrement recommandé d’effectuer systématiquement une vérification des règles de conception en mode batch avant de générer les fichiers finaux de fabrication. Le DRC en ligne ne détecte que les nouvelles violations – celles créées après l’activation de la fonctionnalité – tandis que le DRC par lots permet d’exécuter manuellement une vérification à tout moment pendant le processus de conception de la carte. Ainsi, si les bons concepteurs connaissent la valeur du DRC en ligne, ils savent aussi que la conception d’une carte doit commencer et se terminer par un DRC par lots.

Activez les types de règles pour la vérification par lots dans la boîte de dialogue Design Rule Checker selon les besoins (reportez-vous à la section Configuration du DRC ci-dessus). Diverses options supplémentaires sont disponibles lors de l’exécution d’un DRC par lots, notamment la possibilité de générer un fichier de rapport. Ces options sont accessibles en cliquant sur le dossier Report Options dans le volet d’arborescence de la boîte de dialogue. Deux options clés (mises en évidence dans l’image suivante) sont :

• Create Report File - activez cette option pour générer un rapport après l’exécution d’un DRC par lots pour la carte. Activez la sous-option Report PCB Health Issues pour inclure dans le rapport généré les problèmes détectés par le PCB Health Check Monitor.

  Le rapport est au format HTML et sera nommé Design Rule Check - <PCBDocumentName>.html. Il s’ouvrira automatiquement comme document actif une fois le processus de DRC par lots terminé.

• Create Violations - activez cette option pour que les violations soient surlignées dans l’espace de conception conformément aux options d’affichage des violations définies. Cette option est également requise pour que les violations apparaissent dans la zone Violations du panneau PCB Rules And Violations panel.

Les autres options disponibles sont :

• Sub-Net Details – si une règle Un-Routed Net a été définie, activez cette option pour inclure les détails des sous-réseaux dans le rapport DRC.

  La règle Un-Routed Net ne doit être activée pour vérification que lorsque toutes les connexions ont été routées, car une ligne de connexion constitue en pratique un « circuit ouvert ».

• Verify Shorting Copper – activez cette option pour vérifier l’intégrité du cuivre de court-circuit dans tous les composants Net Tie utilisés dans la conception. Cette vérification recherche tout cuivre non connecté dans un composant (indiquant qu’une pastille ne met pas correctement en court-circuit l’autre ou les autres pastilles).

• Report Drilled SMT Pads – activez cette option pour inclure dans le rapport DRC toute pastille SMT (Surface Mount Technology) qui aurait été percée par erreur.

  Une pastille SMT peut être, par exemple, une broche courte, un contact plat, l’une des billes d’une matrice (BGA), une terminaison sur le corps d’un composant (passifs) ou une patte courte en forme de aile de mouette (QFP).

  Cette option sert uniquement à détecter les pastilles SMT avec des trous définis, ce qui était possible dans les anciennes versions du logiciel. Pour vérifier la présence de vias sous les pastilles SMD, la règle Vias Under SMD (dans la catégorie High Speed) doit être ajoutée à la conception et activée pour le DRC par lots.

• Report Multilayer Pads with 0 size Hole – activez cette option pour inclure toutes les pastilles multicouches invalides trouvées dans la conception. Une pastille multicouche invalide est une pastille dont la taille du trou est nulle, ce qui en ferait autrement une pastille SMT.

• Stop when n violations found – utilisez ce champ pour déterminer le nombre maximal de violations pouvant être détectées avant l’arrêt du processus de DRC par lots (valeur par défaut = 500). Limiter le nombre de violations signalées est une stratégie clé pour garder le processus de vérification gérable.

• Report Broken Planes – activez cette option pour que le processus de vérification par lots recherche et signale les plans rompus. Des plans rompus apparaissent lorsqu’une zone d’un plan reliée à un net se retrouve électriquement déconnectée du reste du plan. Cela peut par exemple se produire lorsqu’un connecteur est placé sur un plan fendu sans y être connecté. Les évidements autour des broches se rejoignent et coupent complètement le cuivre du plan, le scindant ainsi en deux parties.

  Pour vérifier la présence de plans rompus, la règle Un-Routed Net (dans la catégorie Electrical) doit être activée pour le DRC par lots.

• Report Dead Copper larger than – activez cette option pour que le processus de vérification par lots recherche et signale les zones de cuivre mortes d’une surface supérieure à la zone spécifiée. Le cuivre mort désigne des sections de cuivre sans connectivité à un net et qui deviennent également électriquement déconnectées du plan parent d’origine. Cela peut par exemple se produire lorsqu’un connecteur (non connecté au plan) possède des broches très rapprochées, et que les évidements autour des broches se rejoignent pour isoler des zones de cuivre du plan du reste de celui-ci. Utilisez le champ associé pour spécifier une valeur de surface maximale admissible pour le cuivre mort, au-delà de laquelle il est considéré comme une violation de règle (valeur par défaut = 100 sq. mils).

  Pour vérifier la présence de cuivre mort, la règle Un-Routed Net (dans la catégorie Electrical) doit être activée pour le DRC par lots.

  Lorsque l’option Report Dead Copper larger than est activée (et que la règle Un-Routed Net est activée pour le DRC par lots), tous les objets sans net assigné, quelle que soit leur taille, seront également signalés lors de la vérification par lots des règles. Cette fonctionnalité est disponible en définissant la valeur de l’option PCB.Rules.DeadCopperNoNet dans la boîte de dialogue Advanced Settings dialog afin de configurer le paramètre de détection souhaité comme indiqué ci-dessous. La valeur par défaut est 2.

  • 0 – n’en vérifier aucun.

  • 1 – tout vérifier.

  • 2 – tout vérifier sauf les pastilles libres, les objets texte et les objets dans les composants.

  De plus, lorsque l’option Report Dead Copper larger than est activée, les objets des couches cuivre ayant une affectation de net mais non connectés à une pastille du même net et non connectés à d’autres objets du même net par des lignes de connexion seront vérifiés (que la règle Un-Routed Net soit activée pour le DRC par lots ou non). Cette fonctionnalité est en bêta ouverte et disponible lorsque l’option PCB.Rules.DeadCopperInNet est activée dans la boîte de dialogue Advanced Settings dialog.

• Report Starved Thermals with less than n% available copper – activez cette option pour que le processus de vérification par lots recherche et signale les connexions thermiques « affamées » dépassant le pourcentage spécifié. Les thermiques sont des connexions à un plan comportant des « découpes » de relief thermique autour d’elles afin de réduire la conductivité thermique vers le cuivre du plan. Une thermique peut devenir « affamée » lorsque la surface des rayons de cuivre qui la relient au plan est réduite par des zones d’évidement. Cette option vérifie également la surface de la thermique elle-même (et pas seulement les rayons) par rapport à toute zone d’évidement qui empiète dessus. Utilisez le champ associé pour spécifier une valeur de pourcentage minimum admissible de cuivre de connexion devant subsister, en dessous de laquelle une violation de règle est considérée (valeur par défaut = 50%).

• Run Design Rule Check – cliquez sur ce bouton pour exécuter un DRC par lots conformément aux règles activées pour la vérification par lots et aux options supplémentaires définies pour ce type de vérification.

  Une fois la vérification terminée, toutes les violations apparaîtront dans le panneau Messages.

Un DRC en mode batch est lancé en cliquant sur le bouton Run Design Rule Check en bas à gauche de la boîte de dialogue. Si vous avez choisi de le faire, un rapport DRC sera créé et automatiquement ouvert (si cette option est configurée) comme document actif dans la fenêtre principale de conception. Le rapport répertorie chaque règle testée comme spécifié dans la boîte de dialogue Design Rule Checker . Les règles qui ne sont pas présentes dans la conception ne sont pas testées.

Rapports DRC

L’activation de l’option Create Report File dans la boîte de dialogue Design Rule Checker dialog générera un rapport DRC lors de l’exécution d’un DRC par lots. Les options disponibles sur la page PCB Editor - Reports page de la boîte de dialogue Preferences permettent de spécifier le format du rapport et si celui-ci doit être automatiquement affiché après sa génération.

Générez un rapport DRC dans le cadre du processus de DRC par lots.

Les formats pris en charge sont :

• TXT – génère le fichier Design Rule Check - <PCBDocumentName>.drc.

• HTML – génère le fichier Design Rule Check - <PCBDocumentName>.html.

• XML – génère le fichier <PCBDocumentName>.xml.

Le rapport répertorie chaque règle testée pendant le processus de vérification par lots, comme spécifié dans la boîte de dialogue Design Rule Checker. Chaque violation trouvée est répertoriée avec les détails complets de toute information de référence, telle que la couche, le nom du net, le désignateur de composant et le numéro de pastille, ainsi que l’emplacement de l’objet.

Options d’affichage des violations

Vérifier la conception par rapport à des règles de conception spécifiées est une chose, mais que se passe-t-il lorsqu’une ou plusieurs de ces règles sont violées ? Que vous exécutiez un DRC en ligne pendant la conception ou que vous lanciez manuellement un Batch DRC, il doit y avoir une indication visuelle de l’emplacement de ces violations de règles. L’éditeur PCB comprend de puissantes options d’affichage des violations pour indiquer de manière claire et visuelle où des violations existent.

Graphiques personnalisés des violations

La plupart des règles de conception pouvant être incluses dans la vérification des règles de conception en ligne et/ou en batch disposent de graphiques personnalisés de violation associés, qui apparaissent dans l’espace de conception lorsqu’une règle particulière est violée. Ces graphiques offrent un environnement DRC visuellement plus clair. Lorsqu’une règle de conception donnée est violée, les graphiques personnalisés de violation associés (le cas échéant) ne sont dessinés que sur la ou les couches concernées par cette violation.

Dans certains cas, le graphique montre non seulement où la violation se produit, mais aussi pourquoi, en affichant la valeur de contrainte définie pour la règle et en indiquant comment la ou les primitives en cause sont inférieures ou supérieures à cette valeur.

Exemple illustrant les graphiques personnalisés utilisés pour les violations des règles de largeur et d’anneau annulaire minimal.

D’autres graphiques, notamment ceux utilisés pour représenter les violations des règles Net Antennae, Short-Circuit, Un-Routed Net, Room Definition, Layer Pairs et Vias Under SMD, se présentent sous forme graphique, car aucune valeur de contrainte définissable n’est disponible à afficher.

Autres exemples de graphiques personnalisés de violation. De gauche à droite : violation Net Antennae ; violation Short-Circuit ; violation Un-Routed Net.

Superposition des violations

En plus des graphiques personnalisés de violation, une « superposition » de violations est disponible pour configuration et utilisation. La superposition se dessine par-dessus les primitives de conception. Vous pouvez choisir le motif à afficher sur les primitives parmi une sélection de styles.

Utilisez une superposition de violations comme alternative aux graphiques personnalisés de violation lors de l’affichage des violations DRC.

L’utilisation combinée des deux types d’affichage des violations peut s’avérer utile pour fournir une indication « grossière » et « fine » des violations. Lorsque vous êtes dézoomé, la superposition de violations peut signaler l’endroit où existe une violation, puis vous pouvez zoomer pour voir le détail fourni par le graphique personnalisé de violation associé.

Configuration des préférences d’affichage des violations

Le contrôle de la manière dont les violations DRC sont affichées — à l’aide des graphiques personnalisés de violation et/ou d’une superposition de violation définie — est spécifié sur la page PCB Editor - DRC Violations Display de la boîte de dialogue Preferences.

Configurez la manière dont les violations DRC sont affichées dans l’espace de conception — à l’aide de graphiques personnalisés et/ou d’une superposition de violation définie — dans le cadre de vos préférences logicielles.

Les options disponibles vous permettent de :

• Choisir le style de superposition des violations à utiliser à l’aide de Violation Overlay Style — les marqueurs d’erreur peuvent être affichés de l’une des quatre façons suivantes. Cliquez pour sélectionner votre style préféré :

  • None (Layer Color) - les marqueurs d’erreur sont affichés dans la couleur de la couche et, par conséquent, ne sont pas visibles.

  • Solid (Override Color) - les marqueurs d’erreur sont affichés dans la couleur de la couche Error Marker.

  • Style A - les marqueurs d’erreur sont affichés sous la forme d’un triangle d’avertissement.

  • Style B - les marqueurs d’erreur sont affichés sous la forme d’un point avec une croix à l’intérieur.

• Déterminer le comportement d’affichage de la superposition des violations lors du dézoom à l’aide de Overlay Zoom Out Behavior — les marqueurs d’erreur feront ce qui suit lorsque vous dézoomez :

  • Base Pattern Scales - les marqueurs d’erreur sont mis à l’échelle quel que soit le niveau de zoom (le type de marqueur est déterminé par le style de superposition des violations sélectionné ci-dessus).

  • Layer Color Dominates - lorsque vous dézoomez, les marqueurs d’erreur deviennent une zone de couleur pleine dans la couleur de la couche.

  • Override Color Dominates - lorsque vous dézoomez, les marqueurs d’erreur deviennent une zone de couleur pleine dans la couleur de la couche Error Marker.

• Choisir le style d’affichage utilisé, règle par règle, dans la région Choose DRC Violations Display Style. L’activation de l’option Violation Details pour un type de règle utilisera les graphiques personnalisés de violation associés pour afficher les violations DRC de cette règle. L’activation de l’option Violation Overlay affichera les violations à l’aide du style de superposition spécifié. Par défaut, le style d’affichage Violation Details est activé pour tous les types de règles, et l’affichage Violation Overlay Style n’est activé que pour les règles Clearance, Width et Component Clearance.

  Faites un clic droit dans la grille pour accéder à un menu de commandes permettant d’activer ou de désactiver rapidement l’utilisation d’un type d’affichage des violations pour tous les types de règles. Des commandes sont également disponibles pour activer rapidement l’affichage des violations — graphiques détaillés ou styles de superposition — uniquement pour les règles actuellement utilisées dans la conception.

Définition de la couleur des violations

Pour offrir encore plus de flexibilité lors de l’affichage des violations de règles dans l’espace de conception, les deux types d’affichage des violations — détails de violation (graphiques personnalisés de violation) et superposition de violation — ont des couleurs système associées distinctes. Cela vous permet de les différencier en utilisant des couleurs différentes et distinctes. L’attribution des couleurs s’effectue dans la section System Colors de l’onglet Layers & Colors du panneau View Configuration :

• Violation Details – utilise la couleur système Violation Markers (pour les violations levées utilisant ce style d’affichage, utilise la couleur système Waived Violation Markers).

• Violation Overlay – utilise la couleur système DRC Error Markers (pour les violations levées utilisant ce style d’affichage, utilise la couleur système Waived DRC Error Markers).

Spécifiez des couleurs différentes pour les deux types d’affichage des violations et activez/désactivez leur affichage selon les besoins.