Configurer et exécuter un DRC

Configuration du DRC

La configuration de la vérification des règles de conception s’effectue dans la boîte de dialogue Design Rule Checker, accessible via la commande Tools » Design Rule Check depuis un document PCB.

La boîte de dialogue Design Rule Checker affiche les valeurs par défaut, avec certaines vérifications du DRC en ligne désactivées afin d’améliorer les performances de l’éditeur PCB. Utilisez les options associées pour inclure un type de règle de conception dans la vérification du DRC en ligne et/ou du DRC par lot.

Dans le volet en arborescence situé à gauche de la boîte de dialogue, chacune des catégories de règles de conception dont les types de règles peuvent être vérifiés est répertoriée sous le dossier Rules to Check. Cliquez sur ce dossier de premier niveau pour afficher tous les types de règles vérifiables sur la droite de la boîte de dialogue. Vous pouvez également cliquer sur une catégorie spécifique sous ce dossier pour n’afficher que les types de règles de conception associés à cette catégorie. Utilisez la boîte de dialogue pour activer/désactiver la vérification en ligne (lorsqu’elle est disponible) et/ou en mode batch pour chaque type de règle que vous souhaitez vérifier.

Utilisation du DRC en ligne

La vérification des règles de conception en ligne s’exécute en arrière-plan, en temps réel, en signalant et/ou en empêchant automatiquement les violations des règles de conception. Cela est particulièrement utile lorsque vous effectuez le routage interactif de votre carte afin de mettre immédiatement en évidence les violations d’espacement, de largeur et de segments parallèles. Pour qu’une règle soit soumise au DRC en ligne, les trois conditions suivantes doivent être remplies :

1. La règle doit être activée. Cela peut être fait soit dans la boîte de dialogue PCB Rules and Constraints Editor dialog en vérifiant que l’option Enabled de la règle est cochée, soit dans le panneau PCB Rules and Violations en vérifiant que l’option Enabled  de la règle est cochée.

   Assurez-vous que les règles de conception que vous souhaitez voir surveillées par le DRC en ligne sont bien activées pour être utilisées dans la conception.

   Si une règle est incluse dans un ensemble de règles défini par l’utilisateur, cet ensemble de règles doit également être activé. Reportez-vous à la page Defining, Scoping & Managing PCB Design Rules pour en savoir plus sur l’activation et la désactivation des ensembles de règles.

2. Le type de règle doit être activé pour la vérification en ligne dans la boîte de dialogue Design Rule Checker.

   Assurez-vous que le type de règle est activé pour le DRC en ligne.

3. La fonctionnalité DRC en ligne doit être activée. Pour cela, activez l’option Online DRC sur la page PCB Editor - General page de la boîte de dialogue Preferences.

   Assurez-vous que la fonctionnalité DRC en ligne est activée.

Si des objets sont trouvés en violation d’une règle de conception applicable et activée pour la vérification en ligne, ils seront mis en évidence dans l’espace de conception conformément aux options d’affichage des violations définies.

Utilisation du DRC par lot

Il est particulièrement recommandé d’effectuer systématiquement une vérification des règles de conception en mode batch avant de générer les documents finaux. Le DRC en ligne ne détecte que les nouvelles violations — celles créées après l’activation de la fonctionnalité — tandis que le DRC par lot permet d’exécuter manuellement une vérification à tout moment du processus de conception de la carte. Ainsi, si les bons concepteurs connaissent la valeur du DRC en ligne, ils savent aussi que la conception d’une carte doit commencer et se terminer par un DRC par lot.

Activez selon les besoins les types de règles pour la vérification par lot dans la boîte de dialogue Design Rule Checker (reportez-vous à la section Configuration du DRC ci-dessus). Diverses options supplémentaires sont disponibles lors de l’exécution d’un DRC par lot, notamment la possibilité de générer un fichier de rapport. Ces options sont accessibles en cliquant sur le dossier Report Options dans le volet en arborescence de la boîte de dialogue. Deux options clés (mises en évidence dans l’image suivante) sont :

• Create Report File - activez cette option pour qu’un rapport soit généré après l’exécution d’un DRC par lot sur la carte. Activez la sous-option Report PCB Health Issues pour inclure dans le rapport généré les problèmes détectés par le PCB Health Check Monitor.

  Le rapport est au format HTML et sera nommé Design Rule Check - <PCBDocumentName>.html. Il s’ouvrira automatiquement comme document actif une fois le processus de DRC par lot terminé.

• Create Violations - activez cette option pour que les violations soient mises en évidence dans l’espace de conception conformément aux options d’affichage des violations définies. Cette option est également requise pour que les violations apparaissent dans la région Violations du panneau PCB Rules And Violations panel.

Accès aux options applicables à l’exécution d’un DRC par lot et à la génération d’un rapport DRC.

Les autres options disponibles sont :

• Sub-Net Details – si une règle Un-Routed Net a été définie, activez cette option pour inclure dans le rapport DRC les détails des sous-réseaux.

  La règle Un-Routed Net ne doit être activée pour la vérification que lorsque toutes les connexions ont été routées, car une ligne de connexion est en pratique un « circuit ouvert ».

• Verify Shorting Copper – activez cette option pour vérifier l’intégrité du cuivre de court-circuit dans tous les composants Net Tie utilisés dans la conception. Cette vérification recherche tout cuivre non connecté dans un composant (indiquant qu’une pastille ne court-circuite pas correctement l’autre ou les autres pastilles).

• Report Drilled SMT Pads – activez cette option pour inclure dans le rapport DRC toutes les pastilles SMT (Surface Mount Technology) qui auraient été percées par erreur.

  Une pastille SMT peut être, par exemple, une broche courte, un contact plat, un élément d’une matrice de billes (BGA), une terminaison sur le corps d’un composant (passifs) ou une patte courte en forme de mouette (QFP).

  Cette option sert uniquement à détecter les pastilles SMT dans lesquelles des trous sont définis, ce qui était possible dans les anciennes versions du logiciel. Pour vérifier la présence de vias sous les pastilles SMD, la règle Vias Under SMD (dans la catégorie High Speed) doit être ajoutée à la conception et activée pour le DRC par lot.

• Report Multilayer Pads with 0 size Hole – activez cette option pour inclure toutes les pastilles multicouches non valides trouvées dans la conception. Une pastille multicouche non valide est une pastille dont la taille du trou est nulle, ce qui en ferait sinon une pastille SMT.

• Stop when n violations found – utilisez ce champ pour déterminer le nombre maximal de violations pouvant être détectées avant l’arrêt du processus de DRC par lot (valeur par défaut = 500). Limiter le nombre de violations signalées est une stratégie clé pour garder le processus de vérification maîtrisable.

• Report Broken Planes – activez cette option pour que le processus de vérification par lot recherche et signale les plans rompus. Les plans rompus se produisent lorsqu’une zone d’un plan ayant une connectivité avec un net devient électriquement déconnectée du reste du plan. Un exemple possible est un connecteur placé sur un plan scindé mais non connecté à celui-ci. Les évidements autour des broches se rejoignent et coupent complètement le cuivre du plan, le divisant effectivement en deux parties.

  Pour vérifier les plans rompus, la règle Un-Routed Net (dans la catégorie Electrical) doit être activée pour le DRC par lot.

• Report Dead Copper larger than – activez cette option pour que le processus de vérification par lot recherche et signale les zones de cuivre mortes plus grandes que la surface spécifiée. Le cuivre mort désigne des sections de cuivre qui n’ont aucune connectivité avec un net et qui deviennent également électriquement déconnectées du plan parent d’origine. Un exemple possible est un connecteur (non connecté au plan) avec des broches très rapprochées, où les évidements autour des broches se rejoignent pour isoler des zones de cuivre du plan du reste du plan. Utilisez le champ associé pour spécifier une valeur de surface maximale admissible pour le cuivre mort, au-delà de laquelle cela est considéré comme une violation de règle (valeur par défaut = 100 sq. mils).

  Pour vérifier le cuivre mort, la règle Un-Routed Net (dans la catégorie Electrical) doit être activée pour le DRC par lot.

  Lorsque l’option Report Dead Copper larger than est activée (et que la règle Un-Routed Net est activée pour le DRC par lot), tous les objets sans net assigné, quelle que soit leur taille, seront également signalés lors de la vérification des règles par lot. Cette fonctionnalité est disponible en définissant la valeur de l’option PCB.Rules.DeadCopperNoNet dans la boîte de dialogue Advanced Settings dialog afin de configurer le réglage de détection souhaité, comme illustré ci-dessous. La valeur par défaut est 2.

  • 0 – n’en vérifier aucun.

  • 1 – tout vérifier.

  • 2 – tout vérifier sauf les pastilles libres, les objets texte et les objets dans les composants.

  De plus, lorsque l’option Report Dead Copper larger than est activée, les objets des couches cuivre ayant une affectation de net mais n’étant connectés à aucun objet pastille du même net et n’étant pas connectés à d’autres objets du même net par des lignes de connexion seront vérifiés (que la règle Un-Routed Net soit activée ou non pour le DRC par lot). Cette fonctionnalité est en Open Beta et disponible lorsque l’option PCB.Rules.DeadCopperInNet est activée dans la boîte de dialogue Advanced Settings dialog.

• Report Starved Thermals with less than n% available copper – activez cette option pour que le processus de vérification par lot recherche et signale les connexions thermiques « affamées » dépassant le pourcentage spécifié. Les thermiques sont des connexions à un plan avec des « découpes » de relief thermique autour d’elles afin de réduire la conductivité thermique vers le cuivre du plan. Une thermique peut devenir « affamée » lorsque la surface des branches de cuivre qui la relient au plan est réduite par des zones d’évidement. Cette option vérifie également la surface de la thermique elle-même (et pas seulement les branches) vis-à-vis de toute zone d’évidement qui empiète sur la thermique. Utilisez le champ associé pour spécifier une valeur minimale admissible du pourcentage de cuivre de connexion qui doit rester, en dessous de laquelle cela est considéré comme une violation de règle (valeur par défaut = 50%).

• Run Design Rule Check – cliquez sur ce bouton pour exécuter un DRC par lot conformément aux règles activées pour la vérification par lot ainsi qu’aux options supplémentaires définies pour ce type de vérification.

  Une fois la vérification terminée, toutes les violations apparaîtront dans le panneau Messages.

Un DRC en mode batch est lancé en cliquant sur le bouton Run Design Rule Check en bas à gauche de la boîte de dialogue. Si vous avez choisi de le faire, un rapport DRC sera créé et automatiquement ouvert (si cela est configuré) comme document actif dans la fenêtre principale de conception. Le rapport répertorie chaque règle testée comme spécifié dans la boîte de dialogue Design Rule Checker . Les règles qui ne sont pas présentes dans la conception ne sont pas testées.

Rapports DRC

L’activation de l’option Create Report File dans la boîte de dialogue Design Rule Checker dialog génère un rapport DRC lors de l’exécution d’un DRC par lot. Les options disponibles sur la page PCB Editor - Reports page de la boîte de dialogue Preferences permettent de spécifier le format du rapport, ainsi que s’il doit être affiché automatiquement après sa génération.

Générez un rapport DRC dans le cadre du processus de DRC par lot.

Les formats pris en charge sont :

• TXT – génère le fichier Design Rule Check - <PCBDocumentName>.drc.

• HTML – génère le fichier Design Rule Check - <PCBDocumentName>.html.

• XML – génère le fichier <PCBDocumentName>.xml.

Le rapport répertorie chaque règle testée pendant le processus de vérification par lot, comme spécifié dans la boîte de dialogue Design Rule Checker. Chaque violation trouvée est répertoriée avec les détails complets de toute information de référence, comme la couche, le nom du net, le désignateur du composant et le numéro de pastille, ainsi que l’emplacement de l’objet.

Configuration du contrôle batch forcé pour les ensembles de règles

La page accessible en cliquant sur le dossier Rule Sets to Check dans l’arborescence de gauche de la boîte de dialogue Design Rule Checker vous permet de configurer le contrôle batch forcé pour les ensembles de règles.

Reportez-vous à la page Defining, Scoping & Managing PCB Design Rules pour en savoir plus sur les ensembles de règles.

La page répertorie tous les ensembles de règles (le Default Rule Set et tous les ensembles de règles définis par l’utilisateur) qui existent dans le document PCB. Lorsque l’option Force Batch Check est activée pour un ensemble de règles, non seulement une règle applicable de priorité la plus élevée pour chaque type de règle sera vérifiée, mais aussi une règle applicable de priorité la plus élevée pour chaque type de règle, dans cet ensemble de règles, sera vérifiée de force lors du DRC par lot. En substance, la vérification forcée s’exécute en parallèle du DRC par lot normal, en réalisant une exécution DRC supplémentaire pour chaque ensemble de règles inclus pour la vérification forcée ().

Par exemple, si un net est couvert par une règle de largeur dans le Default Rule Set et par une règle de largeur dans un ensemble de règles créé par l’utilisateur, ce net sera également vérifié par rapport à la règle de largeur de l’ensemble de règles créé par l’utilisateur si l’option Force Batch Check est activée pour cet ensemble de règles, même si cette règle a une priorité plus faible que la règle de largeur du Default Rule Set. Les entrées correspondant aux violations détectées des règles de conception incluses dans des ensembles de règles vérifiés de force sont étiquetées Force Checked <RuleSetName> dans le rapport DRC, le panneau Messages et le panneau PCB Rules And Violations .

Options d’affichage des violations

Vérifier la conception par rapport à des règles de conception spécifiées est une chose, mais que se passe-t-il lorsqu’une ou plusieurs de ces règles sont violées ? Qu’il s’agisse d’exécuter un DRC en ligne pendant la conception ou de lancer manuellement un DRC par lot, il doit y avoir une indication visuelle de l’endroit où de telles violations de règles se produisent. L’éditeur PCB comprend de puissantes options d’affichage des violations pour indiquer clairement et visuellement où existent les violations.

Graphiques de violation personnalisés

La plupart des règles de conception pouvant être incluses dans la vérification des règles de conception en ligne et/ou par lot disposent de graphiques de violation personnalisés associés, qui apparaissent dans l’espace de conception lorsqu’une règle particulière est violée. Ces graphiques offrent un environnement DRC visuellement plus clair. Lorsqu’une règle de conception particulière est violée, les graphiques de violation personnalisés associés (le cas échéant) ne sont dessinés que sur la ou les couches impliquées dans cette violation.

Dans certains cas, le graphique montre non seulement où la violation se produit, mais aussi pourquoi — en affichant la valeur de contrainte définie pour la règle et en indiquant en quoi la ou les primitives en infraction sont inférieures ou supérieures à cette valeur.

Exemple illustrant les graphiques personnalisés utilisés pour les violations des règles de largeur et de bague annulaire minimale.

D’autres graphiques, notamment ceux utilisés pour représenter les violations des règles Net Antennae, Short-Circuit, Un-Routed Net, Room Definition, Layer Pairs et Vias Under SMD, seront de type graphique, car il n’y a pas de valeur de contrainte définissable à afficher.

Autres exemples de graphiques de violation personnalisés. De gauche à droite : violation Net Antennae ; violation Short-Circuit ; violation Un-Routed Net.

Superposition de violation

En plus des graphiques de violation personnalisés, une « superposition » de violations est disponible pour configuration et utilisation. La superposition se dessine par-dessus les primitives de conception. Vous avez le choix du motif à afficher sur les primitives parmi une sélection de styles.

Utilisez une superposition de violation comme alternative aux graphiques de violation personnalisés lors de l’affichage des violations DRC.

L’utilisation d’une combinaison des deux types d’affichage des violations peut s’avérer utile pour fournir une indication « globale » et « détaillée » des violations. En vue dézoomée, la superposition des violations peut signaler l’emplacement d’une violation, puis un zoom avant permet d’examiner le détail fourni par le graphique de violation personnalisé associé.

Configuration des préférences d’affichage des violations

Le contrôle de la manière dont les violations DRC sont affichées — à l’aide des graphiques de violation personnalisés et/ou d’une superposition de violation définie — est spécifié dans la page PCB Editor - DRC Violations Display page de la boîte de dialogue PreferencesPreferences.

Configurez la façon dont les violations DRC sont affichées dans l’espace de conception — à l’aide de graphiques personnalisés et/ou d’une superposition de violation définie — dans le cadre de vos préférences logicielles.

Les options disponibles vous permettent de :

• Choisir le style de superposition des violations à utiliser via le Violation Overlay Style — les marqueurs d’erreur peuvent être affichés de l’une des quatre façons suivantes. Cliquez pour sélectionner le style souhaité :

  • None (Layer Color) — les marqueurs d’erreur sont affichés dans la couleur de la couche et, par conséquent, ne sont pas visibles.

  • Solid (Override Color) — les marqueurs d’erreur sont affichés dans la couleur de la couche Error Marker.

  • Style A — les marqueurs d’erreur sont affichés sous forme de triangle d’avertissement.

  • Style B — les marqueurs d’erreur sont affichés sous forme de point avec une croix à l’intérieur.

• Déterminer le comportement d’affichage de la superposition des violations lors du dézoom à l’aide du Overlay Zoom Out Behavior — les marqueurs d’erreur se comporteront comme suit lorsque vous dézoomez :

  • Base Pattern Scales — les marqueurs d’erreur sont mis à l’échelle quel que soit le niveau de zoom (le type de marqueur est déterminé par le style de superposition des violations sélectionné ci-dessus).

  • Layer Color Dominates — lorsque vous dézoomez, les marqueurs d’erreur deviennent une zone de couleur unie dans la couleur de la couche.

  • Override Color Dominates — lorsque vous dézoomez, les marqueurs d’erreur deviennent une zone de couleur unie dans la couleur de la couche Error Marker.

• Choisir le style d’affichage utilisé, règle par règle, dans la zone Choose DRC Violations Display Style. L’activation de l’option Violation Details pour un type de règle utilisera les graphiques de violation personnalisés associés pour afficher les violations DRC de cette règle. L’activation de l’option Violation Overlay affichera les violations à l’aide du style de superposition spécifié. Par défaut, le style d’affichage Violation Details est activé pour tous les types de règles, et l’affichage Violation Overlay Style n’est activé que pour les règles Clearance, Width et Component Clearance.

  Cliquez avec le bouton droit dans la grille pour accéder à un menu de commandes permettant d’activer ou de désactiver rapidement l’utilisation d’un type d’affichage des violations pour tous les types de règles. Des commandes sont également disponibles pour activer rapidement l’affichage des violations — graphiques détaillés ou styles de superposition — uniquement pour les règles actuellement utilisées dans la conception.

Définition des couleurs des violations

Pour offrir davantage de flexibilité lors de l’affichage des violations de règles dans l’espace de conception, les deux types d’affichage des violations — détails des violations (graphiques de violation personnalisés) et superposition des violations — disposent de couleurs système associées distinctes. Cela vous permet de les différencier à l’aide de couleurs différentes et bien distinctes. L’attribution des couleurs s’effectue dans la section System Colors de l’onglet Layers & Colors du panneau View Configuration panel :

• Violation Details — utilise la couleur système Violation Markers (pour les violations levées utilisant ce style d’affichage, utilise la couleur système Waived Violation Markers).

• Violation Overlay — utilise la couleur système DRC Error Markers (pour les violations levées utilisant ce style d’affichage, utilise la couleur système Waived DRC Error Markers).

Spécifiez des couleurs différentes pour les deux types d’affichage des violations, et activez/désactivez leur affichage selon les besoins.