创建 xSignal

在该模式下，向导可用于在所选源器件与多个目标器件之间定义多个 xSignal。向导采用面向器件的方法来识别潜在 xSignal；你选择一个源器件、感兴趣的网络以及目标器件；随后它会分析从源器件到目标器件的所有潜在路径，路径会穿过串联无源器件并沿着任何分支延伸。作为设计人员，你可以选择希望生成的 xSignal。除了为器件之间多个网络定义端到端 xSignal 外，向导还允许你为这些端到端信号的各个区段创建 xSignal（从源输出引脚到串联端接器件，以及从串联端接器件到目标输入引脚）。根据你启用的设置，向导还可以创建 xSignal 类以及面向这些 xSignal 的 Matched Net Lengths 设计规则。向导完成后，你就可以开始长度调谐流程。

向导通过多个页面进行配置。页面数量取决于电路配置。例如，如果存在串联端接器，将在流程后续出现额外页面。下文将说明每个页面的配置。

选择源器件

使用此页面选择单个源器件。使用表格顶部的 Filter 和 Min Pin Count 字段来帮助定位目标器件。支持 * 和 ? 通配符。

选择源网络

选择连接到所选源器件的感兴趣网络。使用表格顶部的 Filter 和 Label 字段来帮助定位目标网络。只有带有所列网络的引脚才会成为信号走线的源端。

选择目标器件

选择所需的目标器件。使用表格顶部的器件 Filter 和 Min Pin Count 字段来帮助定位目标器件。

xSignal Routes

在分析网络路径以识别潜在 xSignals 之后，向导会尝试缩小集合，只列出你感兴趣的组合。这些就是端到端的 xSignals；上图显示了它们位于向导前几页所选的源器件与目标器件之间。图中还显示向导在每条路径中都检测到了串联端接器件 RA1。RA1 实际上是一个四联电阻包——在这种情况下，向导会自动创建逻辑关联：假设每个电阻都跨接在电阻包的两端，它会将连接到该器件上彼此相对引脚的网络配对。

由于“每个电阻的两端引脚彼此相对”这一假设并不总是正确，你可以在 Dest Pin 列中使用下拉框选择其他可用的输出网络。或者，启用网格顶部的 Show all alternative paths 选项，以显示所有可用于生成 xSignals 的潜在网络组合。对你希望创建 xSignal 的每一行勾选复选框。已启用的 xSignals 将被添加到本页底部 Include created xSignals into class 字段中显示的类里。你可以输入一个新名称，或从下拉列表中选择一个。

xSignals 长度调谐

本页用于为已启用的 xSignals 自动创建一条“匹配长度（Matched Length）”设计规则。启用 only 你希望由这条新设计规则约束的 xSignals。如果你的设计需要多条具有不同要求的规则，在流程后续阶段，你将有机会为那些尚未定义规则的 xSignals 额外定义规则。此第一阶段也会呈现整体端到端 xSignals。在向导后续页面中，你将有机会为 xSignals 内部的各个分段定义设计规则——例如，从输出引脚到串联端接电阻的那一段。

如果你不想对 xSignals 进行长度调谐，请启用 No, I don't want to tune the length of my xSignals。启用该选项后，本页的其他选项将不可用。若要编辑并访问其他选项，请启用 Yes, I want checked xSignals to have the same routed length。

xSignals Class Base Name 字段用于为当前选定的 xSignals 定义名称。请输入一个有意义的名称，并考虑到你可能会对其他 xSignals 重复此流程。随后，这组 xSignals 将被一条设计规则所约束：规则名称来自你在 Matched Lengths Rule Base Name 字段中输入的内容，并采用指定的 Length Tolerance。

源端到无源器件长度调谐

如果所选网络集合包含串联端接器件，向导将出现额外页面，让你有机会为这些网络分段创建额外的 xSignals 和设计规则。在上图中，你可以看到该向导页面用于为所选 xSignals（从源端引脚到端接器件）创建一条匹配长度设计规则。如果你需要为这些分段创建 xSignals / xSignal 类 / 设计规则，请启用 Yes, I want these segments to have the same length for next xSignals 选项，启用所需的 xSignals，并定义 xSignals Class Base Name、Matched Lengths Rule Base Name 和 Length Tolerance。将会创建额外的 xSignals 以配合这条匹配长度规则使用。

无源器件到目标端长度调谐

本页用于为所选 xSignals（从端接器件到目标端引脚）创建一条匹配长度设计规则。如有需要，请启用 Yes, I want these segments to have the same length for next xSignals 选项，启用所需的 xSignals，并定义 xSignals Class Base Name、Matched Lengths Rule Base Name 和 Length Tolerance。将会创建额外的 xSignals 以配合这条匹配长度规则使用。

报告并继续

向导的此页面将详细列出即将创建的 xSignals 数量以及即将创建的设计规则数量。

在页面底部，你可以选择：

• Continue length tuning for created signals – 如果你在前面页面禁用了某些 xSignals，而现在需要为这些 xSignals 继续完成定义额外规则的流程，则选择此项。
• Restart wizard for the same source component – 如果你想丢弃这些设置，并在选择了相同器件/网络的情况下重新启动向导，则选择此项。
• Finish wizard – 如果你已完成该源器件的 xSignal 与设计规则创建，则选择此项。

这些 xSignals 已准备好进行长度调谐。要开始，请从主 Route 菜单或 Active Bar 中选择 Interactive Length Tuning 选项（）。

在此模式下，向导将为板载 DDR3/DDR4 自动创建 xSignals、xSignal Classes、Matched Length Groups、Diff Pair Matched Lengths 规则以及 Fly-By 拓扑。向导假设将使用 fly-by 布线拓扑。

选择源器件

在此页面中，Wizard 会基于位号前缀和引脚数量识别所有潜在的源器件与目标器件。使用 Controller/Memory Devices  字段筛选器件/存储器件，并使用上下箭头按需设置 Min Pin Count，同时适用于 Source Component 和 Target Components 。然后选择一个源器件，并选择目标器件（可多选）。

地址组

本页功能如下：

• Fly-By Topology支持 T-Branch Topology 以及 选项。请从下拉列表中选择所需拓扑。
  • Fly-By Topology如果选择 Fly-By Topology，目标器件将按 fly-by 布线的点到点顺序列出。软件会尝试自动确定顺序。如果在器件放置之前运行向导，则需要使用下拉控件手动设置点到点顺序。
  • 如果选择 T-Branch Topology（如上所示），一半目标器件会显示在源器件之前，另一半显示在源器件之后。使用下拉控件按需对目标器件排序。
• Define xSignal Class Name Syntax：
  • 起始默认值为 ADDR_PP[#]
  • [#] 表示存储器件的数量。
  • PP 后缀可按需更改。
• 向导会分析器件并在设计中查找这些后缀，然后使用下述方法显示完整的命名语法。如果这些不正确，请更新。
  • 此处目标是自动找到与这些功能对应的网络。一旦找到网络，就会将命名语法填入这些字段。
  • 随后会审查器件之间的网络：一旦找到后缀，就会识别前缀。例如，向导会查找 _A[#] 来定位地址线。
  • 如果未找到后缀以“_”开头的网络，则只查找“_”之后的文本。也会检查其他分隔符，例如 “-” 或 “.”。
  • 如果无法自动确定语法，你必须定义这些字段。使用下拉列表从板上现有网络中选择。
• 定义好顺序与命名语法后，单击 Analyze Syntax & Create xSignal Classes 按钮以构建 xSignals 列表。向导将根据语法以及器件连接方式生成 xSignal Classes，并显示在对话框右侧的网格中。Classes Created 的数量将与存储器件数量一致。
• 创建的类数量（例如 4）以及每个类中的 xSignal 网络数量（例如 26）。
• xSignals 会按每个 xSignal 类分组显示为一列。将为每个类创建一条匹配长度设计规则。表格中的子标题表示这些 xSignals 的源器件与目标器件。
• 如果自动生成的列表不完整或不正确，请单击 Modify Nets in xSignal Classes 按钮以打开 Edit xSignal Class 对话框，并手动向类中添加或从类中删除网络。注意：如果随后再次单击 Analyze Syntax & Create xSignal Classes 按钮，手动更改将会丢失。

识别数据组网络

最后阶段是识别所有属于数据组（Data Group）的网络。

本页功能如下：

• 用户自定义 xSignal 类命名语法：
  • 起始默认值为 DATA_BL[#]
  • [#] 表示 Byte-Lanes 的数量，它由数据线总数除以前面定义的数据总线宽度（Data Bus Width）确定。
  • BL 后缀可按需更改。
• 向导会分析器件并在设计中查找这些后缀，然后显示完整的命名语法。如果这些不正确，请使用下拉列表更新。

向导可以处理用户指定的每一组“控制器到连接器”配对之间的所有 USB 3.0 通道。向导会自动评估连接到控制器的差分对网络（Differential Pair nets），检测哪些网络一直延伸到连接器。该跨越路径可以包含无源器件以及多个网络。向导会用一个 xSignal 类来标识每一对差分对，并将该对中的每一条“腿”（leg）标识为一个控制器到连接器的 xSignal。

当你选择 USB 3.0 后，本页将包含一个用于 Matched Length Tolerance Within Diff Pair 的设置。请输入合适的值。该值用于向导创建的设计规则，并且可随时在 PCB Rules and Constraints Editor 中更改。此类用户自定义设置会被保存以供将来使用。

对于 USB 3.0，每个 USB 用户端口称为一个 channel。如图所示，每个通道包含三组差分对：发送（Transmit）、接收（Receive）和数据（Data）。

选择源元件与目标元件

在此页面中，向导会基于位号前缀（designator prefix）和引脚数量识别所有潜在的源元件与目标连接器。

1. 按需设置 Controller 位号、Connector 位号以及 Min Pin Count 的过滤前缀。
2. 选择一个源元件。
3. 选择目标元件（可多个）。

通道定义差分对分组

在此页面中，定义一套命名语法，使向导能够识别相关的发送、接收与数据差分对网络，并将其纳入 xSignals。随后，每一对 xSignals 会被聚类为一个 xSignal 类，这些类用于限定 Matched Length 设计规则的作用范围。

本页功能如下：

• 控制器的位号会显示在 Components 标签旁。其旁边的下拉列表包含在向导上一页中选择的所有 Connectors。
  • 所显示的命名语法选项适用于下拉列表中列出的每个连接器。请依次选择每个连接器，并检查所选命名语法是否完整且适用。
  • 如前所述，对于 USB 3.0，每个 USB 用户端口称为一个 channel。你可以将通道数量（Channels Total）设置为 1 到 32。通常，每个连接器只有一个通道。
• 在每个 USB 3.0 通道内，有三条差分对路径：发送、接收和数据，它们从控制器连接到连接器。向导会为每个正端网络创建一个 xSignal（按需跨越串联器件），并为每个负端网络创建另一个 xSignal，然后创建一个 xSignal 类来表示该“控制器到连接器”的配对。Define xSignal Class Name Syntax 组用于指定这些 xSignal 类的名称。如果尚未定义，向导也会创建合适的 Differential Pairs。
  • Define xSignal Class Name Syntax – 创建的 xSignal 类将按指定方式命名，每个通道会用一个数字值替换 [#]。请按需输入你偏好的字符串。
• Channel <N> – 这些字段定义用于识别相关发送/接收/数据网络名称的掩码（mask）。
  • 向导内置了大量预定义命名方案模板，会进行检查并通常会自动填充这些字段。如果未自动填充，请从下拉列表中选择正确名称，或输入合适的网络命名语法。
• 配置好命名字段后，点击 Analyze Nets & Create xSignal Classes 按钮。
  • 向导将为所有通道创建 xSignals、xSignal Classes 以及 Matched Length 规则。注意：每次重新运行向导都会再次创建这些内容。如果你计划再次运行向导，请先删除它们。
• 生成的 xSignal 类名称及其成员 xSignals 会在网格中详细列出。
• 点击 Create Spreadsheet 按钮，生成由向导创建的 xSignals 的 XLS 格式电子表格。
• 点击 Finish 完成向导。