高速设计

Altium Designer 中的高速设计

高速印制电路板设计是一个平衡电路设计要求、器件技术、制造材料和工艺的过程，旨在打造能够在元器件之间完整传输信号的 PCB。

需要考虑的要素

对具有高速信号的电路板进行布线时，需要管理以下方面：

• 可能需要的端接元件

• 定义需要应用高速设计规则的信号

• 布线的几何尺寸——用于阻抗控制布线

• 电路板材料的特性和尺寸

• 层叠中各层的数量和排列方式

• 每个高速信号的回流路径

• 过孔的影响和配置

• 差分对的配置和布线

• 布线长度的配置与控制

布局布线前后的信号完整性分析

在设计初期，识别可能需要进行阻抗匹配的信号非常重要， 这样就能在元器件布局完成之前添加所需的端接元件。由于输出引脚通常为低阻抗，而输入引脚通常为高阻抗，因此可能需要在设计中添加端接元件以实现阻抗匹配。

Altium Designer 包含一个信号完整性仿真器，在设计流程的原理图设计阶段和 PCB 布局布线阶段均可使用，从而能够执行布局布线前后的信号完整性分析（Tools » Signal Integrity）。信号完整性仿真器将计算得到的走线特性阻抗与 I/O 缓冲器宏模型信息相结合， 作为仿真输入，对已完成布线的电路板行为进行建模。该仿真器基于快速反射与串扰仿真器，采用经过业界验证的算法，可生成非常精确的仿真结果。

由于原理图设计和 PCB 设计均采用集成式元器件系统，将原理图符号与相应的 PCB 封装、SPICE 仿真模型和信号完整性宏模型关联起来，因此，在创建 PCB 设计之前，就可以在原理图设计阶段运行信号完整性分析。当尚无 PCB 设计时，该工具允许您在信号完整性仿真器中设置设计的物理特性，例如所需的走线特性阻抗。在设计流程的这一布局布线前阶段，信号完整性仿真器无法确定特定连接的实际长度， 因此会使用用户可定义的平均连接长度来进行传输线计算。通过谨慎选择这一默认长度，使其反映预期电路板的尺寸，您可以较为准确地了解设计可能具有的信号完整性表现。

在开始 PCB 布局布线之前，可以识别出存在潜在反射问题的网络，并在原理图中添加所需的端接元件。完成布局布线后的信号完整性分析后，还可以进一步调整这些元件的参数值。

信号完整性分析引擎可帮助识别存在潜在反射问题的网络。请注意，可以直接从波形中进行测量。

► 了解有关元器件阻抗匹配的更多信息

定义高速信号

Main page: 使用 xSignals 定义高速信号路径

高速设计是一门管理能量在电路板上从一点流向另一点的艺术。作为设计人员，您需要能够将注意力集中在从电路板上的某一点传输到另一点的信号上， 并对其应用设计约束。 但您所关注的这一信号不一定是单个 PCB 网络。该信号可能是设计中 A0 的一个分支，您打算采用 T 型分支拓扑对其进行布线，而 A0 的另一个分支则是另一个同样需要关注的信号，您还需要能够比较这两个信号的布线长度。或者，该信号的路径中可能包含一个串联端接元件（PCB 编辑器会将其视为一个元件和两个 PCB 网络）；如果该信号属于某个差分对，则需要将其长度与该差分对中另一信号的长度进行比较。

您可以使用名为 xSignals 的功能来管理这些需求，其中 xSignal 本质上是一条用户定义的信号路径。选择源焊盘和目标焊盘（在工作区或 PCB 面板中），然后右键单击其中任一焊盘，即可将该信号路径定义为 xSignal。除了通过起始焊盘和终止焊盘以交互方式定义 xSignal 外，您还可以运行智能的 xSignals 向导，其启发式算法可帮助您在所选元器件之间快速建立大量 xSignal。随后，您便可使用这些 xSignal 将设计规则应用于高速信号。软件能够识别这些 xSignal 的结构；例如，计算通过端接元件相连的多个网络的总长度，以及信号通过该端接元件的距离。

PCB 面板包含一种 xSignal 模式， 用于查看和管理 xSignal。该面板还提供信号长度反馈，以高亮方式标出接近适用设计约束限制（黄色）或不满足约束（红色）的 xSignal。在下图中，CLK1 差分对的 xSignal 长度差超出了适用的等长设计规则所允许的范围。该面板包含 Signal Length，它表示精确的点到点长度。计算时会消除焊盘内走线和重叠走线段等传统长度计算中的不一致因素，并使用准确的过孔跨层距离来计算信号长度。

使用 PCB 面板的 xSignals 模式来管理和检查 xSignal。请注意图中的细线； 它表示穿过串联元件的信号路径。（图片由 FEDEVEL Open Source 提供，www.fedevel.com）

定义布线属性

Main page: 阻抗控制布线

传统上，电路板设计人员通过输入走线宽度尺寸 并选择该层的铜厚来定义走线的宽度和厚度。这通常已经足够，因为 只需确保走线能够承载所需电流，并保持所需的电气间隙即可。但对于设计中的高速信号 ，这种方法并不足够，您还需要控制其走线阻抗。

阻抗控制布线的核心是配置走线尺寸和电路板材料属性，以实现特定阻抗。具体方法是定义合适的阻抗配置文件，然后在布线设计规则中将该配置文件分配给关键高速网络。

定义阻抗配置文件

Main page: 为阻抗控制布线配置层叠

阻抗配置文件在 PCB 编辑器的 Layer Stack Manager（Design » Layer Stack Manager）中定义。Layer Stack Manager 会在文档编辑器中打开，与原理图页、PCB 及其他类型文档的打开方式相同。

配置好各层属性后，切换到 Layer Stack Manager's Impedance 选项卡，以添加或编辑单端或差分阻抗配置文件。

为顶层上布线的单端网络定义的 50Ω 阻抗配置文件。将光标悬停在图像上，可显示同一配置文件针对 L3 层的设置。

的更多信息。配置设计规则

走线阻抗由走线的宽度、厚度以及周围介质材料的属性决定。创建各个阻抗配置文件时，系统会根据 Layer Stack Manager 中定义的材料属性计算所需的走线宽度。根据材料属性的不同，切换布线层时，所需宽度可能会发生变化。在 PCB 规则与约束编辑器（Design » Rules）中配置的适用布线设计规则，会自动管理这种随布线层切换而调整宽度的要求。

对于大多数电路板设计，都会有一组特定网络需要采用阻抗控制布线。常见做法是创建一个包含这些网络的网络类或差分对类，然后创建针对该类的布线规则，如下图所示。

通常，您需要手动定义最小、最大和首选宽度：可以在上方的约束设置中定义，使其应用于所有层；也可以在层表格中逐层定义。对于阻抗控制布线，则需启用 Use Impedance Profile 选项，然后从下拉列表中选择所需的阻抗配置文件。完成此操作后，规则的 Constraints 区域将发生变化。首先，您会注意到，设计规则中的可用层区域不再显示电路板上的所有信号层，而只显示所选阻抗配置文件中启用的层。首选宽度值（以及差分对间距）将更新，以反映为各层计算出的宽度（和间距）。这些首选值无法编辑，但最小值和最大值可以编辑，请将其分别设置为合适的较小值和较大值。

走线宽度设计规则

对于单端网络，走线宽度由 走线宽度设计规则定义。

选择使用阻抗配置文件后，可用层和首选宽度将由所选配置文件控制。

差分对布线设计规则

差分对的布线由 差分对布线设计规则控制。

对于差分对，可用层、首选宽度和首选间距由所选配置文件控制。

► 了解有关差分对布线

选择阻抗

那么，如何确定应选择的目标阻抗呢？这通常由所用逻辑系列或技术的特征源阻抗决定。例如，ECL 逻辑的特征阻抗为 50Ω，而 TTL 的源阻抗范围为 70Ω 至 100Ω。许多设计常用的目标阻抗为 50Ω 至 60Ω；对于差分对，常见的差分阻抗为 90Ω 或 100 Ω。请记住，阻抗越低，电流消耗越大；阻抗越高，越容易产生电磁干扰（EMI），信号也越容易受到串扰影响。

一个 100Ω 的差分对，也可以看作两条长度相同、阻抗为 50Ω 的单端走线。但这种理解并不完全准确，因为差分对的两条走线之间存在耦合，而且距离越近，耦合越强，从而降低差分对的差分阻抗。要保持 100Ω 的差分阻抗，可以减小每条走线的宽度，使差分对中每条走线的特征阻抗略微增加几欧姆。

定义电路板属性

Main page: 层叠管理

电路板各层所用的材料、尺寸、层数以及排列顺序，均在层叠管理器中定义。您可以在此配置制造最终电路板所需的各个层 ，包括铜信号层和平面层、用于隔离铜层的介质层、覆盖层以及元件丝印层。

所有制造层均在层叠管理器的“层叠”选项卡中定义。

配置过孔

Main page: 定义过孔类型

如本页概述部分所述，过孔会影响信号布线的阻抗，是高速设计中的一个关键考虑因素。除了过孔长度、孔径和焊盘面积会影响信号所见的阻抗外，过孔孔壁的任何未使用部分都可能形成残桩，导致信号反射。为解决这一问题，可以制造各种层间过孔类型，包括盲孔、埋孔、微孔和跨层过孔。Altium Designer 支持所有这些过孔类型。

过孔在层叠中定义，位于 Layer Stack Manager's Via Types 选项卡中。还支持对未使用的过孔孔壁进行背钻，相关设置在 Layer Stack Manager's Back Drills 选项卡中定义（了解有关为电路板配置背钻的更多信息）。

所有可制造的过孔类型都可以在层叠管理器的“过孔类型”选项卡中定义。

已有定量研究对过孔的影响进行了分析，例如 Altera 应用笔记 AN529《高速通道设计中的过孔优化技术》。

综合这项研究和其他参考资料，以下指南可帮助尽量减小过孔的影响：

• 减小信号布线与过孔连接处的过孔焊环尺寸。该应用笔记建议，机械钻孔过孔的过孔直径/孔径采用 20/10 mil（0.5/0.25 mm）。
• 移除过孔未连接层上未使用的焊环（也称为 NFP，即非功能焊盘）。可使用 Tools » Remove Unused Pad Shapes 命令执行此操作。
• 增大过孔孔壁与相邻平面层之间的间距。此间距由电源平面间距设计规则控制，该应用笔记建议采用 40 至 50 mil（1.0 至 1.25 mm）。请注意，这会增大这些平面层中的避空区域。
• 当信号布线换层导致回流路径切换到另一层时，应在信号过孔旁放置缝合过孔。如果新的参考平面层与原参考平面电压相同，则应使用过孔将这些平面连接起来，且该过孔与信号过孔之间的距离应在 35 mil（0.9 mm）以内（中心到中心）。
• 当信号布线换层且新的参考平面层电压不同时，应在信号过孔旁放置去耦电容。无论这两个平面的电压如何，该电容都直接在它们之间进行去耦。请注意，此解决方案可能导致噪声从一个平面耦合到另一个平面，因此只能将其作为减小回流路径环路面积的最后手段。
• 移除过孔残桩（超出信号布线接入过孔所在层的多余过孔长度）。这可以通过使用合适的盲孔和埋孔，或在制造过程中对过孔进行背钻来实现。

管理高速信号的回流路径

设计中的每个高速信号都必须具有良好的回流路径。当回流路径发生偏移，不再沿信号布线下方流动时，就会形成环路，进而产生 EMI，其强度与环路面积直接相关。

创建电源平面

• 电源平面既可以使用平面层创建，也可以使用由多边形覆铜覆盖的信号层创建。
• 使用平面层创建电源平面：
  • 平面层在 Layer Stack Manager 中添加，右键单击现有层，选择 Insert layer above 或 Insert layer below，即可添加新的平面层。
  • 将平面层选为活动层后，双击平面内任意位置即可打开分割平面对话框，并在其中分配网络。
  • 软件会按照 Layer Stack Manager 中该层的 Pullback Distance 列所指定的距离，自动将平面边缘从板边向内缩进。如果该列不可见，请右键单击现有列标题以访问 Select Columns 命令。
  • 可以通过放置线条（Place » Line）将平面层分割为独立区域。开始放置第一条线段后，按 Tab 设置分割线的宽度。从电路板的一侧边缘到另一侧边缘放置线段，或创建封闭形状以形成孤岛。软件会自动检测由分割线形成的独立形状，双击各个形状即可为其分配网络。
• 在信号层上使用多边形覆铜创建电源平面：
  • 信号层在 Layer Stack Manager 中添加，右键单击现有层，选择 Insert layer above 或 Insert layer below，即可添加新的信号层。
  • 如果需要独立的电源区域，更简便的方法可能是先用一个多边形覆铜覆盖整个层，再对其进行切割（Place » Slice Polygon Pour）。开始放置切割线后，按 Tab 打开线条约束对话框，可在其中设置切割宽度——此宽度将成为切割后生成的两个多边形覆铜之间的距离。切割线必须从多边形外部开始，并在多边形外部结束。
  • 要重新铺铜，请右键单击并从上下文菜单中选择 Polygon Actions » Repour Selected。 
  • 多边形覆铜也可以搁置（临时隐藏），右键单击并从 Polygon Actions 子菜单中选择相应命令。当需要移动元件和布线时，可使用此功能。
• 以不同颜色显示不同网络会有所帮助，如下图所示。这可以在原理图或 PCB 中完成，了解有关为网络应用颜色的更多信息。

  第一张图是分割为 3v3 和 5v0 区域的平面层； 第二张图是带有 3v3 多边形覆铜和 5v0 多边形覆铜的信号层。图中已分配网络颜色并启用高亮显示。

作为信号回流路径的平面

良好的回流路径应满足以下条件：

• 在提供回流路径的平面（距离相关信号最近的平面）中，信号布线下方不存在断开、分割或避空区域（由过孔或通孔引脚在平面中形成的孔洞）。
• 理想情况下，返回路径的宽度应为信号布线宽度的 3 倍，或走线到平面距离的 3 倍，取两者中的较小值。虽然电流密度在信号走线的正下方最大，但电流也会向走线两侧的平面扩散，约 95% 的电流流经走线宽度 3 倍范围内的区域。此区域内的平面断口会增大返回路径的阻抗，而返回路径的任何偏移都会形成环路。从信号完整性的角度来看，返回路径阻抗增大对信号质量的影响，与信号路径阻抗增大的影响一样大。
• 应尽量减小环路面积。通常，减小环路面积比尽量缩短信号布线长度更重要。如果返回路径遇到平面挖空区域，请考虑重新布置信号走线，使其适应可用的返回路径。 
• 当电源平面提供返回路径时，返回能量最终会通过去耦电容到达地。请仔细考虑信号源引脚附近去耦电容的位置，以尽量减小所形成的环路面积。

管理分割平面及多个电源和接地平面

普遍的共识是，除非有明确需求，并且您了解如何定义和管理分割平面，否则不应分割接地平面。相反，应通过合理布局，将噪声较大的元件与低噪声元件分开，并按元件使用的供电电源轨将其分组放置。

关于电源和接地平面，还应注意以下几点：

• 如果设计要求对接地平面进行局部分割，则穿过这些区域的信号应经过桥接区域布线（即下方没有分割的区域）。
• 如果您希望尽量降低电路噪声，增加接地平面比对平面进行分割更好；在条件允许时，应为每个稳压电源的电源轨和地轨分别设置平面层。 
• 如果设计包含多个电源轨，且每个电源轨都分布在各自的平面上，请确保每个电源平面仅以其自身的接地平面为参考。不要让电源平面与其他电源轨的接地平面重叠（形成参考关系）。这会产生电容耦合，使噪声从一个电源传播到另一个电源。
• 如果相邻平面是必须分割为不同电压区域的电源平面，则可能需要直接在这两个电压区域之间进行去耦，以提供合适的返回路径。

查看分割平面

为了便于目视检查返回路径，您可以配置显示设置，以便更轻松地检查关键走线路径下方的返回路径。

检查信号在穿过平面上的不同电压区域时，是否跨越了分割线。高亮显示的四个网络跨越了 VCC 电源平面中的分割，导致这些信号的返回路径中断。

具体操作如下：

• 为每个电源网络分配颜色，详情请参阅为网络应用颜色。
• 减少显示的层，仅显示相关的信号层和平面层。这组层可以保存为层集，详情请参阅创建层集。
• 切换到信号层，并在所关注的网络上执行 Ctrl+Click 以将其高亮显示（单击时同时按住 Shift 可高亮显示多个网络）。与选择相比，高亮显示的优势在于其状态会持续保留，因此即使单击其他位置，网络仍会保持高亮显示；按 Shift+C 可清除当前的高亮显示集。
• 高亮显示通过调暗设计空间中的其他对象来实现，Dimmed Objects 级别可在 View Configuration 面板的遮罩和调暗设置部分中设置。
• 将平面层设为活动层。

您的网络将更加醒目，返回路径中的任何分割或不连续区域（例如分割线，或通孔焊盘和过孔造成的平面挖空区域）也将更容易辨认。 

检测返回路径中的断口

返回路径中的断口或狭窄区域可通过返回路径设计规则检测。返回路径设计规则会在该规则所针对的信号上方或下方的指定参考层上，检查是否存在连续的信号返回路径。返回路径可以由参考信号层上的填充、区域和多边形铺铜构成，也可以由平面层提供。

返回路径层是返回路径设计规则中所选 Impedance Profile 内定义的参考层。系统会检查这些层，以确保沿信号路径存在指定的 Minimum Gap（超出信号边缘的宽度）。请在 High Speed 规则类别中添加新的返回路径设计规则。

下图显示了在 Minimum Gap 设置为 0.1mm 时，对信号 NetX 检测到的返回路径错误。在首选项对话框中，将 DRC Violation Display Style 配置为显示违规详情而不显示违规叠加层，可以更轻松地定位返回路径错误 – 显示图像。这样会高亮显示违反规则的确切位置，而不是整个违规对象。 

返回路径过孔检查

在规则中定义 Max Stitch Via Distance 后，批量 DRC 将检查指定距离内是否存在回流路径过孔。

最大缝合过孔距离约束违规示例。此处，网络 DQS4R_N 的一个过孔在指定距离内没有回流路径过孔。

配置和布线差分对

Main pages: 差分对布线、受控阻抗布线

差分对可以在原理图设计期间定义，也可以在设计传输到 PCB 布局后定义。在原理图上定义差分对的一项基本要求是，在每个相关网络的网络名称末尾添加 _P 或 _N。可以通过在每个网络上放置一个 Differential Pair directive 来标识原理图上的差分对，也可以在 Blanket directive 上放置一个，其中 Blanket 指令覆盖一组包含在其范围内的差分形式网络标签，如下图所示。

可以使用 Blanket 将多个网络配置为差分对成员。

使用差分对：

• 在 PCB 编辑器中，可以在 PCB 面板的 差分对编辑器模式下定义差分对。为简化适用于差分对的设计规则的定义过程，可以将差分对分配到网络类或差分对类，这两种类均在 对象类浏览器中定义。
• 要对差分对进行受控阻抗布线，请在 Layer Stack Manager 中创建阻抗配置。详细了解受控阻抗布线。
• 差分对布线的属性由差分对布线设计规则定义。
• 要对差分对进行布线，请使用交互式差分对布线命令。单击 _P 或 _N 焊盘开始布线，然后使用 Spacebar 循环切换可用的引出布线形状。布线行为与单网络布线相同，按 Shift+F1 可查看交互式布线快捷键列表。接近目标焊盘时，按 Ctrl+Click 完成到焊盘的布线。

差分对经验准则：

• 长度匹配对于差分对的有效工作至关重要，应将长度差控制在适合所用信号技术的容差范围内。例如，将 USB 3.x 差分对的长度差控制在 5 至 10 mil 以内。另一条常用经验准则是，将长度差所对应的传播延迟控制在信号上升时间的 20% 以内。差分信号传输的工作原理是，回流能量通过差分对的另一个成员返回；长度失配越大，转而通过最近的平面层返回的能量就越多。

• 耦合不连续会增大阻抗，例如差分对的两条走线分别从障碍物两侧绕行时。对整个差分对采用较松的耦合（例如间距为信号走线宽度的 2 倍）可能更好，这样可以减小耦合不连续导致的阻抗变化。

• 远离可能产生干扰的走线，尤其是在表层上；与潜在干扰网络的间距应尽量达到信号走线宽度的 3 倍。

• 一般而言，差分对与其他信号之间的间距应尽量达到信号走线宽度的 2 倍。

• 与同层接地多边形覆铜的间距至少应为信号走线宽度的 3 倍。

• 过孔和耦合不连续引起的反射可通过受控阻抗布线加以控制，这要求信号路径下方具有连续的参考平面。

• 减小信号层与参考平面之间的间距，以提高抗串扰能力。

控制和调整布线长度

Main pages: 长度调整、长度设计规则、等长设计规则

管理电路板上的高速信号时，一项关键要求是控制和调整其布线长度。

• 绝对长度可通过长度设计规则进行监控，相对布线长度则可通过等长设计规则进行监控。
• 可以在 PCB 面板的 Nets 模式下查看一组网络的当前长度及其是否符合适用的设计规则（如下图所示）。
• 如果已定义长度规则和/或等长规则，则可以通过显示长度调整指示器（Shift+G），在交互式布线或长度调整过程中监控长度。
• 支持考虑器件封装内部引脚长度引起的延迟，更多信息请参阅引脚封装延迟。
• 对于路径中包含串联元件的网络，可通过定义 xSignals 进行管理。

设计规则

• Managing the Overall Route Lengths - 可以通过长度设计规则监控一个或一组网络的总布线长度。长度设计规则规定了允许的最小和最大长度。如果信号长度小于允许的最小值，则会在 PCB 面板（Nets 模式）中以黄色高亮显示；如果信号长度大于允许的最大值，则会以红色高亮显示。
• Managing the Relative Route Lengths - 可以通过等长设计规则监控一组网络的相对布线长度。等长设计规则设有容差，并将目标网络组中最长的布线作为参考长度。面板中的信号长度以黄色高亮显示，表示该信号的长度小于最长布线长度减去容差后的值。红色高亮显示则表示该信号的长度大于最长布线长度。 

要了解设计中同时存在这两种规则时如何确定最终设置，请参阅长度调整页面。

监控布线长度

当前布线长度显示在 PCB 面板的 网络模式下，并在布线过程中实时更新。当接近目标长度时，Routed 长度值将变为黄色；超出目标长度时则变为红色。

如果已定义长度规则和/或等长规则，则可以通过显示长度调整指示器，在交互式布线或长度调整过程中监控长度。布线时，使用 Shift+G 快捷键可开启或关闭该指示器。

指示器在滑块上方以数字显示当前已布线长度，而滑块则表示估算长度。在长度调整过程中，Estimated Length = Current Routed Length；如果在交互式布线过程中使用指示器，则 Estimated Length = Routed Length + distance to target (length of connection line)。

指示器的设置根据适用规则中定义的约束计算得出。

• 指示器最小值（指示器左边缘）为 45（最低的 MinLimit）
• 指示器最大值（指示器右边缘）为 48（最高的 MaxLimit）
• 左侧黄色条（最高的 MinLimit）为 46.58
• 右侧黄色条（最低的 MaxLimit）为 47.58（在上图中被绿色条遮挡）
• 绿色条（TargetLength）为 47.58（该组中最长网络的布线长度，等于 MaxLimit）
• 绿色滑块及其上叠加的数值（当前布线长度）为 47.197。

调整布线长度

布线完成后，可以使用 Interactive Length Tuning 命令或 Interactive Diff Pair Length Tuning 命令（Route 菜单）调整布线长度。这些命令会在布线中添加蛇形线段，有三种形状可供选择。

如果存在适用的长度规则和等长规则，长度调整工具会同时考虑这两种规则，并确定最严格的约束。因此，如果长度规则指定的最大长度小于等长规则所针对的最长长度，则以长度规则为准，并在调整过程中使用其规定的长度。

要查看当前应用的规则，或在长度调整过程中更改蛇形线属性，请按 Tab，打开 Properties 面板的 Interactive Length Tuning 模式，如下图所示。请注意 Target Length，它是最严格的适用规则设置中的 Max Limit。

在长度调整过程中按 Tab，以 Interactive Length Tuning 模式打开面板，您可以在其中选择目标长度模式并调整蛇形线参数。

要调整某个网络的长度，请运行命令，然后单击该网络路径上的任意位置。沿布线路径移动光标，系统会随之添加用于长度调整的蛇形线段。系统将持续添加调整线段，直到满足适用设计规则定义的长度要求。如果光标移出蛇形线的边界，蛇形线将消失；当光标重新移回蛇形线边界内时，它们将再次出现。

了解有关长度调整的更多信息。

总结

虽然无法制定一套适用于所有高速设计的通用规则，但遵循良好的设计实践有助于您成功完成高速设计。许多行业专家都提供实用且广受欢迎的高速设计培训课程。您可以通过以下链接了解更多信息，并查找适合的专项培训。

参考资料

作者衷心感谢以下行业专家所做的工作，本页面旨在总结他们的集体智慧。

Douglas Brooks 的文章

• 微带线传播时间
• 为速度和电源需求分割平面
• 趋肤效应
• 差分走线设计规则——事实与误解

Howard Johnson 博士的文章

• 过孔电感
• 10 层叠层

Lee W. Ritchey 的书籍和文章

• 第一次就做对
• 差分信号及其设计要求详解
•  PCB 层压板对高速数据速率的影响，第 1 部分、第 2 部分

In-Circuit Design 文章——Barry Olney

• 差分对布线
• 平面跨接线的真相
• 关键元件布局
• 叠层规划（第 1、2 和 3 部分）
• 完美的叠层

电路板设计最佳实践 - Tim Jarvis RadioCAD Limited

PCB 布局 - Learn EMC 网站

Keith Armstrong 的文章，EMC 信息中心（需免费注册）

电子封装手册 - Glenn R. Blackwell

印制电路手册 - Clyde Coombs 和 Happy Holden

HDI 手册 - Happy Holden 等

高速通道设计的过孔优化技术 - Altera 应用笔记 AN529

高速 PCB 设计注意事项 - Lattice Semiconductor 应用笔记 TN 1033 

信号飞行时间的测量 - Chris Grachanen，EDN

下一代印制电路中 HDI 过孔结构、供电和热管理的未来发展 - Tom Buck TTM Technologies