High Speed Design

Created: 十一月 06, 2024 | Updated: 十一月 28, 2025

Altium Designer 中的高速设计

高速印制电路板设计是在电路设计需求、器件技术以及制造材料与工艺方法之间进行平衡的过程，以交付一块能够在器件之间以良好完整性传输信号的 PCB。

本页面介绍你在 Altium Designer 中为成功设计高速板而需要配置的各种选项与设置。如果你想进一步了解高速设计，不妨查看高速 PCB 设计的关键要素。

需要考虑的要素

在布设包含高速信号的电路板时，你需要管理：

可能需要的端接元件
需要应用高速设计规则的信号定义
走线的机械尺寸——用于受控阻抗布线
板材的属性与尺寸
层叠中层的数量与排列方式
每条高速信号的回流路径
过孔的影响与配置
差分对的配置与布线
走线长度的配置与控制

布局前与布局后的信号完整性分析

在设计流程的早期，识别可能需要阻抗匹配的信号非常重要，这样就能在元件摆放完成之前加入额外的端接元件。由于输出引脚通常为低阻抗、输入引脚通常为高阻抗，为实现阻抗匹配，可能需要在设计中添加端接元件。

Altium Designer 包含一个信号完整性仿真器，可在设计捕获与板级布局两个阶段访问，从而执行布局前与布局后的信号完整性分析（Tools » Signal Integrity）。信号完整性仿真器通过将走线计算得到的特性阻抗与 I/O 缓冲器宏模型信息结合作为仿真输入，来对已布线电路板的行为进行建模。该仿真器基于快速反射与串扰仿真器（Fast Reflection and Crosstalk Simulator），采用业界验证的算法，可生成非常准确的仿真结果。

由于设计捕获与板级设计都使用集成的元件系统，将原理图符号与相关 PCB 封装、SPICE 仿真模型以及信号完整性宏模型关联起来，因此在创建板级设计之前，就可以在原理图捕获阶段运行信号完整性分析。当尚不存在板级设计时，该工具允许你在信号完整性仿真器中设置设计的物理特性，例如期望的走线特性阻抗。在这一布局前阶段，信号完整性仿真器无法确定特定连接的实际长度，因此会使用用户可定义的平均连接长度来进行传输线计算。通过谨慎选择该默认长度以反映目标电路板的尺寸，你可以较为准确地了解该设计可能达到的信号完整性表现。

可以识别出可能存在反射问题的网络，并在进入板级布局之前在原理图中添加任何额外的端接元件。随后，在完成布局后信号完整性分析后，还可以进一步微调这些元件的取值。

信号完整性分析引擎有助于识别可能存在反射问题的网络。请注意，可以直接从波形中进行测量。

► 了解更多关于元件阻抗匹配

。要在 Altium Designer 中访问信号完整性分析引擎，必须安装 Signal Integrity Analysis 系统扩展。该扩展默认随 Altium Designer 一同安装，也可以手动安装或移除。

有关扩展管理的更多信息，请参阅 Extending Your Installation 页面（Altium Designer Develop、Altium Designer Agile、Altium Designer）。

定义高速信号

Main page: 使用 xSignals 定义高速信号路径

高速设计的核心是在电路板上管理能量从一个点到另一个点的流动。作为设计者，你需要能够集中注意力，并将设计约束施加到一条从板上这个点到那个点传播的信号上。但你关注的这条信号并不一定是单一的 PCB 网络。例如，该信号可能是设计中 A0 的一个分支，你打算以 T 型分支拓扑进行布线，而 A0 的另一个分支也是你需要关注的另一条信号，并且你需要能够比较这两条信号的走线长度。或者，该信号路径中可能包含一个串联端接元件（PCB 编辑器会将其视为一个元件和两条 PCB 网络），并且如果该信号属于差分对，则其长度需要与该差分对中的另一条信号长度进行比较。

你可以使用名为 xSignals 的功能来管理这些需求，其中 xSignal 本质上是用户定义的信号路径。你选择源焊盘与目标焊盘（在工作区或 PCB 面板中），然后在任意一个焊盘上右键，将该信号路径定义为 xSignal。除了通过起始与终止焊盘交互式定义 xSignal 外，你还可以运行智能的 xSignals Wizard，其启发式规则将帮助你在所选元件之间快速建立大量 xSignal。随后，这些 xSignal 可用于将设计规则精准作用到你的高速信号上。软件能够理解这些 xSignal 的结构；例如，能够计算通过端接元件连接的多个网络的总长度，以及穿过该端接元件的距离。

PCB 面板包含 xSignal 模式，用于检查与管理 xSignal。该面板还会对信号长度提供反馈，突出显示接近满足（黄色）或未能满足（红色）适用设计约束的 xSignal。在下图中，CLK1 差分对的 xSignal 长度差异超过了适用的 Matched Length 设计规则所允许的范围。面板包含 Signal Length，这是精确的点到点长度。传统的长度不一致问题（例如焊盘内走线、堆叠的走线段）会被消除，并使用精确的过孔跨层距离来计算信号长度。

使用 PCB panel 的 xSignals 模式来管理并分析你的 xSignal。注意细线；这表示信号通过串联元件的路径。（图片由 FEDEVEL Open Source 提供，www.fedevel.com）
使用 PCB panel 的 xSignals 模式来管理并分析你的 xSignal。注意细线；这表示信号通过串联元件的路径。（图片由 FEDEVEL Open Source 提供，www.fedevel.com）

也支持器件封装内部引脚长度所导致的延迟，可通过定义 Pin Package Delay 来实现。

► 了解更多关于 xSignals。

定义布线属性

Main page: 受控阻抗布线

传统上，板级设计人员会通过输入走线宽度尺寸并为该层选择铜厚来定义布线的宽度与厚度。通常这已足够，因为你只需要确保能够承载电流并满足所需的电压间隙。但对于设计中的高速信号，这种方法并不充分；你需要控制其走线的阻抗。

受控阻抗布线的关键在于配置走线尺寸与板材属性，以实现特定阻抗。这通过定义合适的阻抗配置文件（impedance profile）来完成，然后在布线设计规则中将该配置文件分配给关键的高速网络。

定义阻抗配置文件

Main page: 为受控阻抗布线配置层叠

阻抗配置文件在 PCB 编辑器的 Layer Stack Manager（Design » Layer Stack Manager）中定义。Layer Stack Manager 会像原理图页、PCB 以及其他文档类型一样，在文档编辑器中打开。

当层属性配置完成后，切换到 Layer Stack Manager's Impedance 选项卡以添加或编辑单端或差分阻抗配置文件。

为在顶层布线的单端网络定义的 50Ω 阻抗配置文件，将光标悬停在图像上可显示同一配置文件在 L3 层的设置。

阻抗计算由 Simberian 的 Simbeor® SFS 电磁信号完整性引擎执行。Simbeor SFS 是一种先进的准静态二维场求解器，基于矩量法（Method of Moments），并已通过收敛性、对比与测量验证。Simbeor SFS 引擎支持所有现代板结构与材料，包括在信号层上使用多边形作为参考层。

► 了解更多关于为受控阻抗布线配置层叠。

配置设计规则

布线阻抗由走线的宽度与高度以及周围介质材料的属性决定。基于在 Layer Stack Manager 中定义的材料属性，在创建每个阻抗配置文件时会计算所需的走线宽度。根据材料属性不同，当布线层发生变化时，宽度也可能随之变化。随着布线层切换而需要改变线宽的这一要求，会由在 PCB Rules and Constraints Editor（Design » Rules）中配置的相应布线设计规则自动管理。

对于大多数板级设计，通常会有一组特定网络需要以受控阻抗进行布线。常见做法是创建一个包含这些网络的网络类（net class）或差分类（differential pair class），然后创建一条针对该类的布线规则，如下图所示。

通常你会手动定义最小（Min）、最大（Max）和首选（Preferred）线宽：要么在上方的约束设置中统一应用到所有层；要么在层网格中为每一层分别设置。对于受控阻抗布线，则改为启用 Use Impedance Profile 选项，然后从下拉列表中选择所需的阻抗配置文件（Impedance Profile）。完成后，规则中的 Constraints 区域会发生变化。你首先会注意到，设计规则中的可用层区域将不再显示板上所有信号层，而只显示所选阻抗配置文件中启用的层。首选线宽值（以及差分对间距）会更新为反映每一层计算得到的线宽（以及间距）。这些首选值不可编辑，但最小值和最大值可以编辑，请将它们设置为合适的更小/更大范围。

Routing Width Design Rule

对于单端网络，布线线宽由 Routing Width 设计规则定义。

When the Routing Width design rule is set to Use an Impedance Profile, the preferred width settings come from the profile 当你选择使用阻抗配置文件（Use an Impedance Profile）时，可用层与首选线宽由所选配置文件控制。

Differential Pairs Routing Design Rule

差分对的布线由 Differential Pair Routing 设计规则控制。

When the Diff Pair Routing design rule is set to Use an Impedance Profile the preferred width settings come from the profile 对于差分对，可用层、首选线宽以及首选间距由所选配置文件控制。

► 了解更多关于 Differential Pair Routing

关于高速信号走线中的拐角一直存在大量争论。虽然大家都同意电子不会在撞上 90 度拐角时“飞出去”，但传统的 90 度拐角在拐角对角线方向更宽，这确实会改变走线的阻抗。更推荐使用圆角或 45 度拐角——这两者都是 PCB 编辑器 interactive router 的标准功能——如有需要，也可以使用 Convert Selected Tracks to Chamfered Path 命令对 90 度拐角进行斜切（miter）。注意，该命令会将所选的线段转换为单个区域对象。

选择阻抗

那么该如何知道要选择什么目标阻抗呢？这通常由所使用的逻辑系列或技术的源端特性阻抗决定。例如，ECL 逻辑的特性阻抗为 50Ω，而 TTL 的源阻抗范围为 70Ω 到 100Ω。在许多设计中，50Ω 到 60Ω 是常见的目标阻抗；对于差分对，90Ω 或 100 Ω 的差分阻抗也很常见。请记住：阻抗越低，电流消耗越大；阻抗越高，越可能产生 EMI 辐射，同时该信号也越容易受到串扰影响。

100Ω 的差分对也可以看作两条长度相同的 50Ω 单端走线。但由于差分对之间存在耦合，这种说法并不完全准确；两条线越靠近，耦合越强，从而会降低该对的差分阻抗。为了保持 100Ω 的差分阻抗，可以适当减小每条走线的线宽，这会使差分对中每条走线的特性阻抗略微提高几 ohms。

定义电路板属性

Main page: 层叠管理

电路板各层所用材料、其尺寸，以及层的数量与排列顺序，都在 Layer Stack Manager 中定义。在这里你可以配置制造最终电路板所需的各类层，包括铜信号层与平面层、分隔铜层的介质层、覆盖层以及元件丝印层。

所有可制造层都在 Layer Stack Manager 的 Stackup 选项卡中定义。

在 Layer Stack Manager 中输入的材料属性的详细信息，会包含在 Layer Stack Table 中，也会包含在放置于 Draftsman 文档中的 Layer Stack Legend 里。

你也可以在 Layer Stack Manager 中将层叠 Save 保存为模板（位于 File 菜单），并在未来的设计中 Load 导入该模板。

配置过孔

Main page: 定义过孔类型

如本页概述部分所述，过孔会影响信号布线的阻抗，是高速设计中的关键考量。除了过孔长度、孔径以及焊盘（land）面积会影响信号所“看到”的阻抗外，过孔孔壁中任何未使用的部分还可能形成 stub（残桩），从而引起信号反射。为此，可以制造多种层间过孔样式，包括盲孔（Blind）、埋孔（Buried）、µVia 以及跨层孔（Skip Vias）。这些过孔类型在 Altium Designer 中均受支持。

过孔作为层叠的一部分在 Layer Stack Manager's Via Types 选项卡中定义。也支持对未使用的过孔孔壁进行背钻（back drilling），这些在 Layer Stack Manager's Back Drills 选项卡中定义（了解更多关于为背钻配置电路板）。

所有可制造的各类过孔都可以在 Layer Stack Manager 的 Via Types 选项卡中定义。

为了理解过孔的影响，已有一些定量研究，例如 Altera 应用笔记 AN529：Via Optimization Techniques for High-Speed Channel Designs。

综合该研究及其他参考资料，给出以下指导原则以帮助将过孔影响降到最低：

将信号走线连接到过孔处的过孔环形环（annular ring）尺寸减小。该应用笔记建议机械钻孔过孔的过孔直径/孔径为 20/10 mil（0.5/0.25 mm）。
移除过孔未连接层上的无用环形环（也称 NFPs，Non-Functioning Pads）。使用 Tools » Remove Unused Pad Shapes 命令来完成。
增大过孔孔壁到相邻平面层的间隙。该间隙由 Power Plane Clearance design rule 控制，应用笔记建议为 40 到 50 mil（1.0 到 1.25 mm）。注意，这会增大这些平面层上的避空（blowouts）尺寸。
当信号走线发生换层并导致回流路径切换到另一层时，在信号过孔旁放置缝合过孔（stitching vias）。如果新的参考平面层与原参考平面层电压相同，则应在距离信号过孔 35 mil（0.9 mm）以内（中心到中心）用过孔将这些平面连接在一起。
当信号走线发生换层且新的参考平面层为不同电压时，在信号过孔旁放置去耦电容。该电容直接在两个平面之间去耦，与其承载的电压无关。注意，这种方案可能会将噪声从一个平面耦合到另一个平面，因此应仅在迫不得已、为减小回流路径环路面积时作为最后手段使用。
去除过孔残桩（信号走线所接入层之外的额外过孔长度）。可通过使用合适的盲孔/埋孔，或在制造过程中进行过孔背钻来实现。

过孔设计是高速板设计流程中的关键要素。可用的层间过孔连接方式由为实现该层叠而选择的制造工艺决定，这意味着在定义过孔样式与层叠的同时，你必须选择相应的制造与钻孔工艺。

PCB 编辑器支持背钻（也称受控深度钻孔，Controlled Depth Drilling）。该功能支持从电路板两侧进行背钻，并且在 PCB 面板中可轻松检查背钻位置，同时以 3D 模式显示电路板。

阅读更多关于 Controlled Depth Drilling。

管理高速信号的回流路径

在设计中，每一条高速信号都必须具备高质量的回流路径。只要回流路径发生偏离、未在信号走线下方流动，就会形成环路，而该环路会产生 EMI，其强度与环路面积直接相关。

创建电源平面

电源平面可以通过平面层创建，也可以在信号层上用多边形（polygon）覆盖来创建。
使用平面层创建电源平面：
- 在 Layer Stack Manager 中添加平面层，右键单击现有层以 Insert layer above 或 Insert layer below 添加新的平面层。
- 将平面层设为当前活动层后，在平面内任意位置双击以打开 Split Plane dialog，在其中可分配网络。
- 软件会根据 Layer Stack Manager 中该层 Pullback Distance 列指定的数值，自动将平面边缘从板边向内回退相应距离。如果该列不可见，可在现有列标题上右键以访问 Select Columns 命令。
- 通过放置分割线（Place » Line）可将平面层分割为独立区域。开始放置第一段分割线后按 Tab 设置分割线宽度。将线段从板边放到板边，或创建闭合形状形成“岛”。软件会自动检测分割线形成的各个独立形状，双击每个形状即可将其分配到某个网络。
在信号层上用多边形创建电源平面：
- 在 Layer Stack Manager 中添加信号层，右键单击现有层以 Insert layer above 或 Insert layer below 添加新的信号层。
- 如果需要独立的电源分区，更简单的方法是先用一个多边形覆盖整个层，然后再将其切割（Place » Slice Polygon Pour）。开始放置切割线后按下 Tab 可打开 Line Constraints dialog，在其中可以设置切割宽度——该宽度将成为切割动作生成的两个多边形之间的间距。切割线必须从多边形外部开始，并在多边形外部结束。
- 要重新灌注（repour）多边形，右键单击并从上下文菜单中选择 Polygon Actions » Repour Selected。
- 多边形也可以被搁置（临时隐藏），右键单击并从 Polygon Actions 子菜单中选择相应命令。当你需要移动器件和布线时使用此功能。
将不同网络以不同颜色显示会很有帮助，如下方图片所示。这可以在原理图或 PCB 中完成，了解更多关于 Applying Color to the Nets。

第一张图是将平面层分割为 3v3 和 5v0 区域；第二张图是一个信号层，包含一个 3v3 多边形和一个 5v0 多边形。已分配网络颜色并启用高亮。

将平面作为信号回流路径

高质量的回流路径应满足：

在提供回流路径的平面（最靠近关注信号的平面）上，信号走线下方不应有断裂、分割或破孔（由过孔或通孔引脚在平面上形成的孔洞）。
回流路径的宽度理想情况下为信号布线宽度的 3 倍，或为走线到平面的距离的 3 倍，两者取较小者。虽然最大的电流密度位于信号走线正下方，但它也会向走线两侧在平面中扩散，约 95% 的电流会在走线宽度 3 倍的范围内流动。该区域内平面上的断裂会提高回流路径阻抗，而回流路径的任何偏离都会形成回路。从信号完整性的角度看，这种回流路径阻抗的增加，对信号质量的影响与提高信号路径阻抗同样显著。
回路面积应尽量最小化。通常，减小回路面积比最小化布线信号长度更重要。如果回流路径遇到破孔，考虑重新布线信号以匹配可用的回流路径。
当电源平面提供回流路径时，回流能量最终会通过去耦电容回到地。请仔细考虑在信号源引脚附近放置去耦电容的位置，以尽量减小所形成回路的尺寸。

管理分割以及多电源/地平面

普遍共识是：除非有明确需求并且你理解如何定义与管理，否则不应分割地平面。相反，应通过器件布局将噪声器件与安静器件分开，并按所使用的电源轨对器件进行聚类。

关于电源与地平面，还需注意：

如果设计要求地平面部分分割，那么穿越这些区域的信号应布在桥接区域上（即下方没有分割的区域）。
如果你试图最小化电路噪声，使用额外的地平面通常比分割一个平面更好；并且在可能的情况下，为每个稳压电源的供电轨与地轨都包含相应的平面层。
如果设计包含多条电源轨且每条都在各自的平面上分配，确保每个电源平面只参考其自身的地平面。不要让某个电源平面与另一条电源轨的地平面重叠（参考）。这会产生电容耦合，使噪声从一个电源传到另一个电源。
如果相邻平面是必须分割为不同电压区域的电源平面，那么你可能需要在两个电压区域之间直接去耦，以提供合适的回流路径。

可视化分割平面

为了便于目视检查回流路径，你可以配置显示方式，从而更容易检查关键走线路径下方的回流路径。

检查信号在平面上跨越不同电压区域时是否经过分割线。四条高亮网络跨越了 VCC 电源平面的分割，从而在这些信号的回流路径中形成了断裂。

要做到这一点：

为每条电源网络分配颜色，了解更多关于 Applying Color to the Nets。
减少显示层，仅显示相关的信号层与平面层。这组层可以保存为 Layer Set，了解更多关于 creating a layer set。
切换到信号层，并在关注的网络上执行 Ctrl+Click 以高亮它（单击时配合 Shift 可高亮多个网络）。与“选择”相比，“高亮”的优势在于它是持久的，因此即使你单击其他位置它们仍会保持高亮；按 Shift+C 可清除当前高亮集合。
高亮是通过将设计空间中的其他对象变暗来实现的，Dimmed Objects 级别在 View Configuration 面板的 Mask and Dim Settings section 中设置。
将平面层设为活动层。

你的网络将更醒目，而回流路径中的任何分割或不连续（例如分割线，或由通孔焊盘与过孔造成的破孔）也会更容易被看见。

平面层以及由多边形覆盖的信号层都可以用作电源轨平面。
你可以在 keepout 层沿分割线放置 keepout，以确保信号不会无意中跨越平面分割进行布线。

检测回流路径中的断裂

回流路径中的断裂或“颈缩”可以通过 Return Path design rule 检测。Return Path 设计规则会检查：在规则所针对的信号上方或下方指定的参考层中，是否存在连续的信号回流路径。回流路径可以由放置在参考信号层上的填充（fills）、区域（regions）和多边形灌注（polygon pours）构成，也可以是一个平面层。

回流路径层是 Return Path 设计规则中 Impedance Profile 里定义的参考层。系统会检查这些层，以确保沿信号路径存在指定的 Minimum Gap（超出信号边缘的宽度）。在 High Speed 规则类别中添加新的 Return Path 设计规则。

回流路径层在所选 Impedance Profile 中定义，路径宽度（超出信号边缘）由 Minimum Gap 定义。
回流路径层在所选 Impedance Profile 中定义，路径宽度（超出信号边缘）由 Minimum Gap 定义。

下图显示了针对信号 NetX 检测到的回流路径错误，其 Minimum Gap 设置为 0.1mm。通过配置 DRC Violation Display Style 仅显示 Violation Details 而不显示 Violation Overlay，可能更容易定位 Return Path 错误；该设置位于 Preferences dialog – show image。这样做会高亮规则失败的精确位置，而不是高亮整个违规对象。

为避免检测到较小的错误（例如上图中对角线走线段里高亮的那一小段），请在 Advanced Settings dialog 中配置 PCB.Rules.ReturnPathIgnoreArea 设置。默认会忽略 < 10 sq mils 的区域。

回流路径过孔检查

当在 Advanced Settings dialog 中启用 PCB.Rules.CheckReturnPathVia 选项时，此功能可用。

当高速信号从一个参考平面切换到另一个参考平面时，也应有回流过孔用于在平面之间传递回流信号。为了检查在距信号过孔特定距离内是否存在此类过孔，可在适用的 Return Path design rule 中使用 Max Stitch Via Distance 选项，定义：在规则范围内信号的过孔附近给定距离内是否必须存在回流路径过孔。回流路径过孔应提供到相应阻抗剖面中 Layer Stack Manager 所定义参考层的连接。

在规则中定义了 Max Stitch Via Distance 后，Batch DRC 会检查在指定距离内是否存在回流路径过孔。

最大缝合过孔距离约束违规示例：此处网络 DQS4R_N 的一个过孔在指定距离内没有回流路径过孔。

差分对的配置与布线

Main pages: 差分对布线、受控阻抗布线

差分对的定义可以在原理图捕获阶段完成，也可以在设计传输到板级布局后再定义。在原理图上定义差分对的一个核心要求是：在每条相关网络的 Net 名称末尾包含 _P 或 _N。在原理图中，可通过在每条网络上放置一个 Differential Pair directive 来识别差分对；或者在一个 Blanket directive 上放置该指令，其中 Blanket 指令会覆盖一组被框选的差分风格 Net Label，如下图所示。

Example of how a Blanket directive can be used with a Differential Pair directive to target multiple nets

Blanket 可用于将多条网络配置为差分对成员。

使用差分对：

在 PCB 编辑器中，可以在 PCB 面板的 Differential Pair Editor 模式下定义差分对。为简化对差分对适用的设计规则的定义流程，可以将它们分配到 Net Classes 或 Differential Pair Classes，这两者都在 Object Class Explorer 中定义。
要以受控阻抗方式布线差分对，请在 Layer Stack Manager 中创建阻抗配置文件。了解更多关于 Controlled Impedance Routing。
差分对布线的属性由 Differential Pair Routing 设计规则定义。
要布线差分对，请使用 Interactive Differential Pair 交互式布线命令。单击 _P 或 _N 焊盘之一开始布线，然后使用 Spacebar 在可用的出线布线形状之间循环切换。其布线行为与单网络布线相同，按 Shift+F1 可查看交互式布线快捷键列表。当接近目标焊盘时，按 Ctrl+Click 完成布线并连接到焊盘。

差分对经验法则：

长度匹配对差分对的有效性至关重要，请将长度差控制在 25 mil（0.635 mm）以内。另一个常用经验法则是：将长度差匹配到信号上升时间的 20% 以内。差分对之所以有效，是因为回流能量会通过该对中的另一根线返回；长度越不匹配，越多的能量会改为通过最近的平面层返回。
耦合中的不连续（例如两根线分别绕过障碍物的两侧）会增加阻抗。为减少因耦合不连续导致的阻抗变化，可能更好的做法是让整对走线采用更松的耦合（例如间距为 2× 信号线宽）。
让潜在的干扰源走线远离，尤其是在表层；对潜在的干扰网络，目标间距为 3× 信号线宽。
一般而言，差分对与其他信号之间的间距目标为 2× 信号线宽。
同层地多边形至少保持 3× 信号线宽的距离。
过孔与耦合不连续引入的反射可通过受控阻抗布线来管理；这需要在信号路径下方有连续的参考平面。
减小信号层到平面层的间距，以提高抗串扰能力。

Controlling and Tuning the Route Lengths

Main pages: Length Tuning, Length design rule, Matched Length design rule

管理板上高速信号的一个关键要求，是控制并微调其走线长度。

绝对长度可由 Length design rule 监控，而相对走线长度可由 Matched Length design rule 监控。
一组网络的当前长度及其对适用设计规则的符合情况，可在 PCB 面板的 Nets 模式中检查（如下所示）。
如果定义了 Length 规则和/或 Matched Length 规则，则可通过显示 Length Tuning Gauge（Shift+G）在交互式布线或长度调谐期间监控长度。
支持器件封装内部引脚长度造成的延迟；要了解更多，请阅读 Pin Package Delay。
路径中包含串联器件的网络，可通过定义 xSignals 来管理。

Design Rules

Managing the Overall Route Lengths - 网络或一组网络的总体走线长度可由 Length design rule 监控。Length 设计规则具有允许的最小与最大长度；如果 Signal Length 小于允许的最小值，则在 PCB 面板（Nets 模式）中以黄色高亮；若 Signal Length 大于允许的最大值，则以红色高亮。
Managing the Relative Route Lengths - 一组网络的相对走线长度可由 Matched Length design rule 监控。Matched Length 设计规则具有容差，并以目标网络集合中最长的走线作为参考长度。面板中 Signal Length 的黄色高亮表示该信号长度小于“最长走线长度减去容差”。红色高亮表示该信号长度大于最长走线长度。

要了解当这两条规则在同一设计中同时存在时其设置如何被解析，请参阅 Length Tuning 页面。

Monitoring the Route Length

当前走线长度显示在 PCB 面板的 Nets 模式中，并会在布线过程中实时更新。当接近目标长度时，Routed 长度值会变为黄色；若超过目标长度则变为红色。

如果定义了 Length 规则和/或 Matched Length 规则，则可通过显示 Length Tuning Gauge 在交互式布线或长度调谐期间监控长度。布线时，使用 Shift+G 快捷键切换 Gauge 的显示/隐藏。

Gauge 在滑块上方以数字显示当前 Routed Length，而滑块显示 Estimated Length。进行长度调谐时使用 Estimated Length = Current Routed Length；如果在交互式布线期间使用 Gauge，则使用 Estimated Length = Routed Length + distance to target (length of connection line)。

Gauge 的设置由适用规则中定义的约束计算得出。