引脚封装延迟
在每一个超过 500 MHz 的高速设计中，连接介质（或连接到裸片的键合线）都会给信号引入延迟。这种器件内部的延迟称为引脚-封装延迟（pin-package delay）。即使从设计和 PCB 的角度看两个器件在引脚上完全兼容，不同器件之间的封装飞行时间（package flight time）也会不同，因此需要将其纳入考虑。器件的飞行时间信息可在该器件的 IBIS 6 文档中找到。封装引脚（Package Pins）信息应在 I/O 规划阶段考虑，或在 FPGA 综合之后考虑。所有器件制造商都应能提供封装延迟，通常以皮秒延迟或等效长度的形式给出。
该延迟可以在你的设计中以 Pin Package Length 的形式或以 Propagation Delay 的形式包含进来，分别通过原理图编辑器中该引脚的相应字段，或 PCB 编辑器中焊盘/过孔的相应字段来实现。输入的数值按如下方式处理：
Pin Package Length - 在 PCB 编辑器中，每个网络内的所有引脚封装长度都会相加，得到总引脚/封装长度（Total Pin/Package Length），并将其计入该网络的整体 Signal Length。请参阅 PCB 面板的 Nets 模式以 了解更多关于 Signal Length 的信息。
Propagation Delay - 在 PCB 编辑器中，每个网络内为引脚/焊盘和过孔定义的所有用户自定义延迟值，都会加到该网络的布线延迟上。布线延迟由 Layer Stack Manager 内置的 Simbeor® 场求解器自动计算。焊盘和过孔延迟不会自动计算，但可以由用户自定义。
在原理图中包含 Delay
可在 Properties 面板的 Pin 模式中，将引脚封装长度定义为原理图器件引脚的一个属性。软件默认使用底层文档的单位；如有需要，可在数值中带上单位。
以所需单位输入引脚-封装长度。
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也可以在库编辑器中，或在原理图页上通过 Properties 面板在 Component 模式下的 Pins 选项卡来编辑器件引脚属性。点击该面板选项卡中的
以打开 Component Pin Editor，在其中可编辑该器件所有引脚的全部属性。可直接在表格中编辑数值（选中单元格并输入新值），并可使用光标键移动到相邻单元格。如果未输入单位，将自动添加默认单位。
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或者，使用 SCHLIB List panel 将数据手册中的多个 Pin/Pkg Lengths 或 Propagation Delay 数值复制/粘贴到原理图库编辑器中一组选定的器件引脚上——show image。
- 除了将剪贴板内容直接粘贴到选定单元格外，你还可以在面板中右键访问 Smart Grid Paste 对话框，从而更好地控制将附加数据导入引脚的过程——进一步了解 Editing Attributes with the Smart Grid Tools。
在 PCB 编辑器中定义 Delay
Pin Package Length 和 Propagation Delay 数值会传递到 PCB 布局中，如 Properties 面板的 Pad 模式所示。
Pin Package Length 和 Propagation Delay 数值会从原理图传递到 PCB，或者也可以直接在 PCB 中定义。
在 PCB 面板中检查 Pin/Package Length 与 Propagation Delay
Pin/Pkg Length 会自动包含在 Signal Length 计算中，并在 PCB 面板的多种模式中显示。将面板设置为 Nets 模式，以检查（或编辑）所选网络中各引脚的 Pin/Pkg Length 数值。注意 Routed Length 列反映的是布线长度，而 Signal Length 列反映的是布线长度加上该网络中所有 Pin/Pkg Length 的总长度。
Pin/Pkg Length 及其对 Signal Length 的影响显示在 PCB 面板的 Nets 模式中。
在下图中，传播 Delay 列显示有两对 xSignals 未通过 Matched Length 设计规则。由于高亮显示在 Delay 列中，这表明该规则配置为使用 Delay Units 而非 Length Units。
Delay 列显示有两对 xSignals 未通过 Matched Length 设计规则。
长度如何包含在 xSignals 中
Pin/Pkg Length 会在以下情况下自动包含到整体 xSignal 长度中：
- 该信号属于某个 xSignal 定义的一部分
- 该焊盘未以飞线串接（fly-by）布线模式连接（该焊盘只连接一条走线）
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