Controlled Impedance Routing

Mit steigenden Schaltgeschwindigkeiten von Bauteilen ist das Routing mit kontrollierter Impedanz zu einem wichtigen Thema für den Digitaldesigner geworden. Diese Seite erläutert, wie Sie mit der Signal-Integrity-Analyse-Engine Bauteilimpedanzen anpassen und die Funktionen für kontrolliertes Impedanz-Routing im PCB-Editor nutzen können.

In Ingenieurskreisen gibt es ein Sprichwort: Es gibt nur zwei Arten von Elektronikingenieuren im Digitaldesign – diejenigen, die bereits Signal-Integrity-Probleme hatten, und diejenigen, die sie noch bekommen werden. Vor nicht allzu vielen Jahren war der Begriff Signal Integrity noch etwas für Spezialisten, und man musste sich nur bei High-Speed-Designs damit befassen. Doch die Schaltgeschwindigkeiten in diesen High-Speed-Designs sind heute nichts Besonderes mehr; sie werden rasch zur Norm. Während die fortschreitende Technologie integrierter Schaltungen die Größe der Transistoren verringert, steigen die Geschwindigkeiten, mit denen sie schalten können. Genau diese Schaltgeschwindigkeit beeinflusst die Integrität digitaler Signale.

Glücklicherweise lassen sich viele potenzielle Signal-Integrity-Probleme vermeiden, indem man gute Designprinzipien befolgt und das Design als Leiterplatte mit kontrollierter Impedanz umsetzt. Dafür sind spezielle Funktionen in den Designwerkzeugen erforderlich – Sie benötigen Analysewerkzeuge, die Netze mit potenziellen Ringing- und Reflexionsproblemen erkennen, sowie Leiterplatten-Designwerkzeuge, mit denen sich die korrekten Routing-Impedanzen erzielen lassen. Der PCB-Editor in Altium Designer verfügt über diese Funktionen.

Diese Seite hilft Ihnen zu verstehen, wodurch Signal-Integrity-Probleme verursacht werden und ob Ihre Leiterplatte wahrscheinlich davon betroffen sein wird. Außerdem werden die beiden Designansätze erläutert, die Sie einsetzen müssen, um potenzielle SI-Probleme zu minimieren: das Anpassen der Bauteilimpedanzen und das Routing mit kontrollierter Impedanz.

Wenn das Routing Teil der Schaltung wird

Mit steigenden Schaltgeschwindigkeiten von Bauteilen steigen auch die Anforderungen an den Leiterplattendesigner und den Fertiger. Wird die Länge der Signalflanke kürzer als die Länge der PCB-Leiterbahn, die sie überträgt, muss die Leiterbahn als Teil der Schaltung betrachtet werden. Diese Leiterbahn besitzt eine Impedanz, die als characteristic impedance (Zo) bezeichnet wird.

Der beste Weg, die Auswirkungen dieser zusätzlichen Schaltungselemente zu beherrschen, besteht darin, das Leiterbahn-Routing so auszulegen, dass die charakteristische Impedanz über die gesamte Länge konstant bleibt – eine Technik, die als controlled impedance routing bezeichnet wird.

Die Impedanz des Leiterbahn-Routings wird bestimmt durch:

• Cross-sectional area of the trace - bestimmt durch die Breite, die Höhe (Kupferdicke) und die Neigung der Leiterbahnkanten, die während des Ätzprozesses entstehen.
• Distance from the trace to the reference plane(s) - der Rückstrompfad der Signalenergie ist genauso wichtig wie der Signalpfad selbst. Dieser Rückstrompfad folgt dem Signalpfad in den benachbarten Referenzlagen.
• Properties of the surrounding materials - die Energie im Signal ist nicht nur im Kupfer der Leiterbahn enthalten; aufgrund des Skin-Effekts breitet sie sich auch im die Leiterbahn umgebenden Dielektrikum aus. Die Permittivität des dielektrischen Materials gibt an, wie stark das Dielektrikum den Fluss dieser Energie beeinflusst.

   
Der Simbeor-Impedanzrechner berechnet die erforderliche(n) Breite(n), um die angegebene Impedanz zu erreichen.

Brauche ich Routing mit kontrollierter Impedanz?

Muss ich mich überhaupt mit Routing mit kontrollierter Impedanz beschäftigen, fragen Sie sich vielleicht?

Im Idealfall würde die gesamte Energie, die aus einem Ausgangspin eines Bauteils austritt, in die angeschlossene Leiterbahn auf der PCB eingekoppelt, durch das PCB-Routing zum Last-Eingangspin am anderen Ende fließen und dort von der Last absorbiert werden. Wird nicht die gesamte Energie von der Last aufgenommen, kann die verbleibende Energie in das PCB-Routing zurückreflektiert werden und zum Ausgangspin der Quelle zurückfließen. Diese reflektierte Energie kann mit dem ursprünglichen Signal wechselwirken, es je nach Polarität der Energie verstärken oder abschwächen und dadurch Ringing verursachen. Ist dieses Ringing groß genug, beeinträchtigt es die Signalintegrität und führt zu unvorhersehbarem, fehlerhaftem Schaltungsverhalten.

Woher wissen Sie also, ob das auftreten könnte? Wenn der Quellpin seinen Flankenübergang abschließen kann, bevor das Signal den Lastpin erreicht, sind die Voraussetzungen dafür gegeben, dass Ihr Design durch reflektierte Energie beeinflusst wird. Eine häufig verwendete Faustregel zur Beurteilung, ob SI-Probleme wahrscheinlich sind, ist die „1/3-Anstiegszeit“-Regel. Diese Regel besagt, dass Reflexionen (Ringing) auftreten können, wenn die Leiterbahn länger als 1/3 einer Anstiegszeit ist. Hat der Quellpin eine Anstiegszeit von 1 ns, muss eine Leitung, die länger als 0,33 ns ist (ungefähr 2 Zoll in FR4), als Übertragungsleitung betrachtet werden und ist damit ein Kandidat für Signal-Integrity-Probleme. Wenn Ihre Bauteile solche Anstiegszeiten haben und Sie wissen, dass Sie Leitungen dieser Länge routen werden, könnten auf der PCB Signal-Integrity-Probleme auftreten.

Wie kontrolliere ich die Impedanzen?

Wie vermeiden Sie die Situation, dass Energie zwischen Quelle und Last hin- und herreflektiert wird? Indem Sie die Impedanzen anpassen. Die Impedanzanpassung stellt sicher, dass die gesamte Energie von der Quelle in das Routing und anschließend vom Routing in die Last eingekoppelt wird. Das Routing der Leiterplatte unter Berücksichtigung der Impedanz wird als Routing mit kontrollierter Impedanz bezeichnet; anders ausgedrückt nennt man eine Leiterplatte, bei der die Impedanzen gezielt beherrscht werden, eine PCB mit kontrollierter Impedanz.

Es gibt zwei klar getrennte Elemente, um eine Impedanzanpassung zu erreichen: Erstens das Anpassen der Bauteile, zweitens das Routing der Leiterplatte so, dass die erforderliche Impedanz entsteht.

Impedanzanpassung der Bauteile

Eine PCB mit kontrollierter Impedanz lässt sich nicht allein durch das Routing erreichen. Zunächst müssen Sie die Impedanzen der Bauteile prüfen und bei Bedarf anpassen.

Idealerweise möchten Sie Netze mit potenziellen Signal-Integrity-Problemen bereits in der Schaltplanerfassungsphase erkennen, damit zusätzliche Abschlussbauteile aufgenommen werden können, bevor der Leiterplattenentwurfsprozess beginnt. Da Ausgangspins eine niedrige Impedanz und Eingangspins eine hohe Impedanz haben, ist es wahrscheinlich, dass Sie dem Design Abschlussbauteile hinzufügen müssen, um eine Impedanzanpassung zu erreichen.

Sie können bereits in der Schaltplanerfassungsphase eine Signal-Integrity-Analyse Ihres Designs durchführen. Wenn Sie den Befehl Tools » Signal Integrity ausführen, wird häufig das Dialogfeld Errors or Warnings angezeigt, das darauf hinweist, dass nicht allen Bauteilen Signal-Integrity-Modelle zugewiesen sind. Die Signal-Integrity-Analyse-Engine wählt automatisch Standardmodelle anhand der Bauteilbezeichner aus. Klicken Sie auf Continue, um die Standardwerte zu verwenden, oder auf Model Assignments, um die Modelle zu prüfen und zu ändern. Auf das Dialogfeld Signal Integrity Model Assignments können Sie jederzeit über die Schaltfläche Model Assignments im Bereich Signal Integrity zugreifen.

Analyse des Designs

Wenn der Befehl Tools » Signal Integrity ausgeführt wird, wird das Design analysiert, und alle potenziell problematischen Netze werden im Bereich Signal Integrity identifiziert, wie unten gezeigt.

Prüfen des Designs auf potenzielle Signal-Integrity-Probleme während der Schaltplanerfassung.

Im Bereich können Sie eine Reflexionsanalyse für ein ausgewähltes Netz (oder mehrere Netze) durchführen. Links befinden sich die Analyseergebnisse für alle Netze im Design. Wählen Sie ein Netz aus und klicken Sie auf die Schaltfläche  (oder doppelklicken Sie auf einen Netznamen), um dieses Netz in das Feld Net auf der rechten Seite des Bereichs zu übertragen. Dort können Sie eine detaillierte Analyse dieses Netzes durchführen, einschließlich:

• Prüfen der Pins in diesem Netz; per einfachem Klick können Sie per Cross-Probing zu diesem Pin im Schaltplan springen oder per Doppelklick das diesem Pin zugewiesene Modell prüfen und konfigurieren.
• Aktivieren einer oder mehrerer theoretischer Abschlussoptionen für dieses Netz.
• Durchführen einer Reflexionsanalyse für das Netz, wodurch ein Satz von Kurvenformen erzeugt wird, die das Verhalten an jedem Pin im Netz zeigen.

Der Bereich ermöglicht es Ihnen, mit möglichen Abschlusskonfigurationen und -werten zu experimentieren. Beachten Sie, dass im oben gezeigten Bild im Bereich Termination des Bereichs Signal Integrity die Option Serial Res aktiviert ist. Der darunterliegende Abschnitt des Bereichs zeigt einen Serienabschlusswiderstand. Hier definieren Sie die minimalen und maximalen theoretischen Widerstandswerte für den Serienabschluss, die für die Reflexionsanalyse verwendet werden (deaktivieren Sie das Kontrollkästchen Suggest, um eigene Werte einzugeben).

Ergebnisse untersuchen

Wenn auf die Schaltfläche Reflection Waveforms geklickt wird, wird für dieses Netz eine genaue Reflexionsanalyse durchgeführt; die Ergebnisse werden in einem neuen Kurvenfenster dargestellt (*.SDF).

Das Kurvenfenster enthält:

• Ein Diagramm für jedes analysierte Netz; klicken Sie auf die Registerkarten am unteren Fensterrand, um zwischen den Diagrammen zu wechseln.
• Jedes Diagramm enthält einen Plot für jeden Pin in diesem Netz, der das Signalverhalten an diesem Pin zeigt.

Die folgenden Bilder zeigen zwei Diagramme der Ergebnisse am Eingangspin des im vorherigen Panel-Bild ausgewählten Netzes. Das erste Diagramm zeigt den Eingangspin im Netz ohne Terminierung; das zweite Diagramm zeigt sechs Sweeps: einen für das ursprüngliche unterminierte Netz und anschließend fünf Sweeps mit dem theoretischen Serien-Terminierungswiderstand am Quellpin.

Es wurden fünf Durchläufe der Reflexionsanalyse durchgeführt (Sweep Steps Optionswert = 5), wobei der theoretische Terminierungswiderstand schrittweise von Min = 20 Ohm auf Max = 60 Ohm erhöht wurde. Die fünf Durchläufe (erster Durchlauf bei 20 Ohm, letzter Durchlauf bei 60 Ohm) sind auf der rechten Seite des Diagramms aufgeführt. Wenn Sie auf eine Beschriftung klicken, wird das entsprechende Ergebnis hervorgehoben und der theoretische Terminierungswiderstand unten rechts angezeigt. Für dieses Netz würde ein Serien-Terminierungswiderstand von 40 Ohm das im rechten Bild ausgewählte Diagramm erzeugen.

Das Diagramm links zeigt die Reflexionsanalyse eines Netzes mit potenziellen Signalintegritätsproblemen; das Diagramm rechts zeigt dasselbe Netz mit einem hinzugefügten theoretischen Serien-Terminierungswiderstand von ungefähr 40 Ohm.

Was bestimmt die Routing-Impedanz?

Der zweite Teil beim Erreichen einer Leiterplatte mit kontrollierter Impedanz besteht darin, die Platine so zu routen, dass die Leiterbahnen eine definierte Impedanz haben. Es gibt eine Reihe von Faktoren, die die Impedanz Ihres Signal-Routings beeinflussen, darunter die Abmessungen der Leiterbahnen und die Eigenschaften der Materialien, die zur Herstellung der Leiterplatte verwendet werden.

Der PCB-Editor enthält die elektromagnetische Signal-Integrity-Engine Simbeor® von Simberian. Die Modellgenauigkeit von Simbeor wird mithilfe fortschrittlicher Algorithmen für 3D-Vollwellenanalyse, Benchmarking und experimentelle Validierung bestätigt. Die Simbeor-Engine unterstützt alle modernen Leiterplattenstrukturen und Materialien.

Simbeor-Version

Der Simbeor SFS

Impedanzen werden mit dem Simbeor SFS berechnet, einem quasi-statischen Feldlöser. Simbeor SFS ist ein fortschrittlicher quasi-statischer 2D-Feldlöser auf Basis der Momentenmethode, der durch Konvergenz, Vergleiche und Messungen validiert wurde. Der Solver vernetzt die Grenzen von Dielektrika und Leitern und löst die entsprechenden Gleichungen, um frequenzabhängige RLGC-Matrizen für die Telegraphengleichungen zu erstellen.

Simbeor SFS ist kein Vollwellen-Solver, da dies zur Bewertung von Impedanz, Verzögerung oder Dämpfung in Leiterplatten-Verbindungen aufgrund der quasi-TEM-Natur der sich dort ausbreitenden Wellen nicht erforderlich ist. Solche Wellen können mit RLGC-Parametern, die mit einem quasi-statischen 2D-Feldlöser extrahiert wurden, präzise simuliert werden.

Eine besondere Eigenschaft des Simbeor-SFS-Solvers ist, dass er Modelle für Leiterrauheit unterstützt. Beachten Sie, dass er kein mehrschichtiges Leitermodell (Plattierung) unterstützt und die Rauheit für alle Leiter gleich ist. Der Solver ist quasi-statisch, weil die Lösung nicht die Hochfrequenzdispersion umfasst, die in Mikrostreifenleitungen auftritt (höhere Feldkonzentration in einem Dielektrikum mit höherer Dielektrizitätskonstante bei hohen Frequenzen).

► Erfahren Sie mehr über die elektromagnetische Signal-Integrity-Technologie von Simberian

Unterstützte PCB-Strukturen

Impedanzen können für die folgenden PCB-Strukturen berechnet werden:

• Microstrip
• Symmetrische Stripline
• Asymmetrische Stripline
• Einzelne und differentielle koplanare Strukturen
• Mehrere benachbarte dielektrische Schichten mit unterschiedlichen dielektrischen Eigenschaften.

Konfigurieren der Leiterplatte für Routing mit kontrollierter Impedanz

Beim Routing mit kontrollierter Impedanz geht es darum, die Abmessungen der Leiterbahnen und die Eigenschaften der Leiterplattenmaterialien so zu konfigurieren, dass eine bestimmte Impedanz erreicht wird. Dies erfolgt im Layer Stack Manager des PCB-Editors. Um den Layer Stack Manager, zu öffnen, wählen Sie Design » Layer Stack Manager in den Hauptmenüs. Der Layer Stack Manager wird wie ein Schaltplanblatt, die PCB und andere Dokumenttypen in einem Dokumenteditor geöffnet.

Die Leiterbahnbreite, die erforderlich ist, um eine bestimmte Impedanz zu erreichen, wird als Teil des Impedanzprofils berechnet, das auf der Registerkarte Impedance des Layer Stack Manager konfiguriert wird.

Basierend auf:

• den Werten von Target Impedance, Target Tolerance und Roughness, die Sie auf der Registerkarte Impedance konfigurieren, und
• den Materialeinstellungen, die auf der Registerkarte Stackup definiert sind, einschließlich:
  • der Dicke der Signallage,
  • der Dicke der umgebenden dielektrischen Schichten (der Abstände zu den Referenzebenen) und 
  • der Eigenschaften des dielektrischen Materials (Permittivität Dk und Verlustfaktor Df).

Wenn diese korrekt konfiguriert sind, verfügt der Impedanzrechner über genügend Informationen, um Folgendes zu berechnen:

• Leiterbahnbreite
• Berechnete Impedanz (Z)
• Gleichtaktimpedanz (Zcomm)
• Impedanzabweichung (Z Deviation)
• Ausbreitungsverzögerung (Tp)
• Induktivität pro Längeneinheit (p.u.l.)
• Kapazität pro Längeneinheit (p.u.l.)

Die berechneten Werte werden im Abschnitt Transmission Line des Panels Properties angezeigt , wenn die Registerkarte Impedance im Layer Stack Manager ausgewählt ist, wie unten gezeigt.

Ein 50Ω-Impedanzprofil, definiert für einzelne Netze, die auf der Top-Layer geroutet werden. Bewegen Sie den Cursor über das Bild, um die Einstellungen für dasselbe Profil für Layer L3 anzuzeigen (Bild mit freundlicher Genehmigung von FEDEVEL Open Source, www.fedevel.com).

Konfigurieren des Layer Stackup

Main page: Definieren des Layer Stack

Die Kupfer- und dielektrischen Fertigungslagen werden auf der Registerkarte Stackup des Layer Stack Manager konfiguriert.

• Lagen werden auf dieser Registerkarte hinzugefügt, entfernt und konfiguriert. Bei einem Rigid-Flex-Design werden Lagen auf dieser Registerkarte auch aktiviert und deaktiviert.
• Die Eigenschaften der aktuell ausgewählten Lage können direkt im Raster oder im Panel Properties bearbeitet werden. Klicken Sie auf die Schaltfläche  unten im Designbereich, um das Panel zu aktivieren.
• Klicken Sie mit der rechten Maustaste in das Lagenraster oder verwenden Sie die Befehle Edit » Add Layer, um eine Lage hinzuzufügen. Beim Hinzufügen einer Kupferlage wird auch eine dielektrische Lage hinzugefügt, wenn eine vorhandene benachbarte Lage ebenfalls eine Kupferlage ist.
• Wenn die Option Stack Symmetry im Abschnitt Board des Panels Properties aktiviert ist, werden Lagen als passende Paare hinzugefügt, die um die mittlere dielektrische Lage zentriert sind.
• Das Material einer Lage kann entweder in die ausgewählte Material-Zelle eingegeben oder im Dialog Select Material ausgewählt werden; klicken Sie auf die Ellipsen-Schaltfläche (), um ihn zu öffnen.
• Einer Kupferlage kann eine Oberflächenbeschichtung hinzugefügt werden. Verwenden Sie das Untermenü Add Layer, um der aktuell ausgewählten Kupferlage eine Lage Surface Finish hinzuzufügen, und klicken Sie dann bei der neuen Oberflächenbeschichtungs-Lage auf die Ellipsen-Schaltfläche, um den Beschichtungstyp auszuwählen.
• Die ausgewählte Lage kann innerhalb der Lagen desselben Typs entweder über das Kontextmenü oder die Menüs Edit nach oben oder unten verschoben werden.
• Der Bereich Board des Panels Properties enthält Optionen zum Erzwingen von Stack Symmetry und Library Compliance. Mehr dazu weiter unten.
• Der Bereich Board des Panels Properties zeigt eine Zusammenfassung des aktuell ausgewählten Stackups (oder Teil-Stackups bei einem Multi-Stack-Rigid/Flex-Design) an.

Überlegungen zum Layer Stack

Eine grundlegende Voraussetzung für die Kontrolle der Impedanz ist, unter jedem Signalpfad einen Signalrückstrompfad vorzusehen. Die Simbeor-SI-Engine unterstützt sowohl Plane-Lagen als auch Signallagen, die von einem Polygon bedeckt sind. Diese Rückstrompfad-Lagen sollten über den gesamten Lagenaufbau der Leiterplatte verteilt sein. Idealerweise sind sie so angeordnet, dass mindestens eine Rückstrompfad-Lage an jede Signallage angrenzt, auf der Routing mit kontrollierter Impedanz geführt wird. Die benachbarte Rückstrompfad-Lage stellt den Signalrückstrompfad bereit und tut dies aus Gründen, die hier nicht behandelt werden, unabhängig von der auf dieser Plane verteilten DC-Spannung.

Der Rückstrom, der durch die Plane fließt, versucht, demselben physikalischen Pfad zu folgen wie die Leiterbahn auf der Signallage. Daher ist es wichtig, keine Diskontinuitäten einzuführen, etwa einen Split oder einen Ausschnitt in der Rückstrompfad-Lage unterhalb kritischer Signalführungen.

Neben der Auswahl einer geeigneten Reihenfolge von Signal- und Plane-Lagen müssen Sie auch die Materialeigenschaften jeder Lage definieren, darunter:

• Kupferdicke
• Dielektrikumsdicke
• Dielektrizitätskonstante

Diese Werte und die Leiterbahnbreite tragen alle zur endgültigen Impedanz bei. Das Erreichen der geforderten Impedanz wird damit zu einem Prozess des Feinabstimmens all dieser Werte. Denken Sie daran, dass mögliche Kupfer- und Dielektrikumsdicken ebenfalls begrenzt sein können, abhängig von den Materialien, die Ihr Leiterplattenfertiger anbietet.

► Erfahren Sie mehr über mögliche Lagenaufbauten

Definieren der Impedanzprofile

Die Simbeor-Engine ist in Layer Stack Manager des PCB-Editors integriert Design » Layer Stack Manager. Um den Lagenaufbau für Routing mit kontrollierter Impedanz zu konfigurieren, wechseln Sie zur Registerkarte Layer Stack Manager's Impedance, auf der Sie ein Impedanzprofil hinzufügen und konfigurieren können.

Ein 50-Ω-Impedanzprofil, definiert für einzelne Netze, die auf der Top-Lage geroutet werden. Bewegen Sie den Cursor über das Bild, um die Einstellungen für dasselbe Profil für Lage L3 anzuzeigen.

Hinweise zum Erstellen und Konfigurieren eines Impedanzprofils:

1. Wechseln Sie in Layer Stack Manager zur Registerkarte Impedance, wie oben gezeigt.
2. Klicken Sie auf die Schaltfläche (oder auf die Schaltfläche , wenn bereits ein Profil definiert ist), um ein neues Profil hinzuzufügen.
3. Definieren Sie die erforderliche Impedanz Type, Target Impedance und Target Tolerance im Bereich Properties. Description ist optional; sie wird überall dort angezeigt, wo der Name des Impedanzprofils angezeigt wird.
4. Das Lagengitter ist in 2 Bereiche unterteilt: Links werden die Lagen im Lagenaufbau angezeigt, und für jede Signallage im Lagenaufbau wird rechts im Bereich Impedanzprofil eine Lage angezeigt. Verwenden Sie das Kontrollkästchen der Lage im Profilbereich, um die Impedanzberechnung für diese Lage zu aktivieren. Am obigen Bild als Beispiel und bezogen auf die in der ganz linken Spalte angezeigte Lagennummer haben die Lagen L1, L3, L10 und L12 ihr Kontrollkästchen aktiviert, wodurch sie für Impedanzberechnungen freigegeben sind.
5. Wenn Sie im Profilbereich auf eine aktivierte Lage klicken, werden alle Lagen im Lagenaufbau ausgeblendet, außer denen, die zur Berechnung der Impedanz für die ausgewählte Signallage verwendet werden (wie im obigen Bild gezeigt). Bearbeiten Sie die Referenzlage(n) dieser Lage in den Spalten Top Ref und Bottom Ref des Bereichs Impedance Profile . Beachten Sie, dass Referenzlage(n) einen Lagen-Type von entweder Plane oder Signal haben können. Im obigen Bild ist beispielsweise Lage L10 im Lagenaufbau für Impedanzberechnungen aktiviert, wobei Top Ref auf 9-L9 gesetzt ist, was eine Plane-Lage ist, und Bottom Ref auf 11-L11, was eine Signal Lage ist. Die Software geht davon aus, dass eine Signallage, die als Referenz-Plane verwendet wird, eine durchgehende Kupferfläche enthält, die mit einem Power- oder Ground-Netz verbunden ist.
6. Aktivieren Sie das Kontrollkästchen Impedance Profile für jede weitere Lage, die Routing mit dieser Impedanz führen soll, und konfigurieren Sie die Referenz-Plane(s). Bewegen Sie den Cursor über das obige Bild, um das S50-Impedanzprofil für Lage L3 anzuzeigen.
7. Wenn die berechnete Leiterbahnbreite ein Wert ist, der nicht bestellt werden kann, können Sie die Einstellungen für Breite und Abstand feinabstimmen.

Feinabstimmen der Einstellungen für Breite und Abstand

Die Software berechnet die Leiterbahnbreite aus der Zielimpedanz und der Toleranz. Es ist nicht ungewöhnlich, dass die berechnete Leiterbahnbreite ein Wert ist, der nicht bestellt werden kann, zum Beispiel 0,0683 mm. Der Fertiger wird Ihnen mitteilen, welche Materialdicken verfügbar sind und welche Genauigkeit er bei Leiterbahnbreiten erreichen kann. Danach beginnt ein Prozess, bei dem man von den gewünschten Werten ausgeht und dann die Auswirkungen auf die berechneten Impedanzwerte testet, wenn die Abmessungen an die verfügbaren Werte angepasst werden.

Zur Unterstützung dieses Test- und Abstimmungsprozesses unterstützen die Impedanzrechner Vorwärts- und Rückwärtsberechnungen der Impedanz. Der Standardmodus ist Vorwärtsberechnung (Impedanz eingeben, die Software berechnet die Breite). Das Symbol kennzeichnet die berechnete Variable.

  Eine Zielimpedanz von 50Ω ergibt eine vorwärts berechnete Breite (W1) von 94,6 µm. Das Bild rechts zeigt die Rückwärtsberechnung, wenn die Breite (W1) auf 95 µm gesetzt ist.

Um die Berechnung umzukehren und verschiedene Leiterbahnbreiten für die ausgewählte Lage zu untersuchen, geben Sie den neuen Wert Width (W1) ein und drücken Sie die Eingabetaste auf der Tastatur. Die berechneten Werte werden aktualisiert, um die Auswirkungen der Änderung auf diese Breite widerzuspiegeln. Klicken Sie auf die Schaltfläche , um den Rechner wieder in den Modus der Vorwärtsberechnung zu versetzen. Die Eingabe eines neuen Werts in Width (W2) ändert den Wert Etch.

Um die Ergebnisse für die Übertragungsleitung eines differentiellen Paars zu untersuchen, wählen Sie die berechnete Variable aus – entweder Trace Width oder Trace Gap – indem Sie auf die entsprechende Schaltfläche klicken. Bearbeiten Sie die andere Variable, um Target Impedance zu ändern, oder ändern Sie alternativ Target Impedance, um die Auswirkungen auf die andere Variable zu untersuchen.

Ätzfaktor

Die Signalleiterbahnen auf einer Leiterplatte werden hergestellt, indem unerwünschtes Kupfer weggeätzt wird. Da das Ätzmittel das Kupfer an der Oberfläche zuerst angreift, bleibt dieses Kupfer länger mit dem Ätzmittel in Kontakt. Das Ergebnis ist, dass die fertigen Kanten der Leiterbahn eine Schräge aufweisen, wodurch sich die Querschnittsfläche der fertigen Leiterbahn verringert, wie im folgenden Bild gezeigt.

Die Fläche des während des Ätzens verlorenen Kupfers an den Leiterbahnkanten (an beiden Kanten) = X * Y

Das Ausmaß der Schräge wird als Ätzfaktor bezeichnet, wobei gilt:

Etch Factor = Y/X

Wenn Y = X, dann ist Etch Factor = 1

Bezogen auf das im Bereich Properties gezeigte Bild:

Bewegen Sie den Cursor über das ?, um die Formel anzuzeigen.

Die Standarddefinition für den Ätzfaktor besteht darin, ihn als Verhältnis von trace thickness / amount of over-etching anzugeben. Daraus ergibt sich die folgende Formel:

Etch Factor = T/[0.5(W1-W2)]

Der Nachteil dieses Ansatzes ist, dass Sie zur Angabe von keinem Überätzen (d. h. die Leiterbahnkanten sind vertikal) einen Wert von inf (unendlich) für den Ätzfaktor eingeben müssten. Um die Angabe des Ätzmaßes zu vereinfachen, wurde die Formel invertiert, sodass ein Wert von 0 (null) eingegeben werden kann, um anzugeben, dass kein Überätzen vorliegt.

Etch = [0.5(W1-W2)]/T

Kupferorientierung

Ein weiteres Fertigungsdetail, das zum Ätzfaktor beiträgt, ist die Orientierung des Kupfers. Leiterbahnstrukturen auf Leiterplatten entstehen durch das Wegätzen unerwünschten Kupfers aus einer durchgehenden Kupferfolie, die auf ein dielektrisches Substrat laminiert ist. Die Kupferorientierung definiert die Richtung, in die sich das Kupfer von diesem Substrat weg erstreckt. Man kann es auch als die Richtung betrachten, aus der das Kupfer geätzt wird, also von oben oder von unten.

  Klicken Sie auf das Kontrollkästchen Trace Inverted, um die Kupferorientierung von Above auf Below umzuschalten.

Oberflächenrauheit des Leiters

Die Oberfläche jeder Kupferlage in einer Leiterplatte weist einen gewissen Rauheitsgrad auf. Während der Leiterplattenfertigung wird die Oberfläche der Kupferlagen behandelt, um die Rauheit zu erhöhen und so die Haftung zwischen den Kupfer- und Dielektrikumslagen zu verbessern. Diese Oberflächenrauheit wird bei Schaltgeschwindigkeiten über 10 GB/s zu einem wesentlichen Beitrag zur Leiterimpedanz. Durch umfangreiche Forschung und Analyse sind Branchenexperten zu dem Schluss gekommen, dass sich die Oberflächenrauheit durch einen Rauheitskorrekturkoeffizienten modellieren lässt, der aus den Werten Surface Roughness und Roughness Factor abgeleitet wird.

Roughness Einstellungen sind im Modus Layer Stack Manager des Bereichs Properties verfügbar. Diese Parameter werden nur für leitfähige Lagen verwendet.

Die Oberflächenrauheit wird in die Berechnung der charakteristischen Impedanz einbezogen.

Rauheit:

• Model Type - bevorzugtes Modell zur Berechnung der Auswirkungen der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den untenstehenden Artikeln). Gilt für alle Kupferlagen im Substack.

• Surface Roughness - Wert der Oberflächenrauheit (von Ihrem Fertiger erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein, Standardwert ist 0,1 µm

• Roughness Factor - charakterisiert die erwartete maximale Erhöhung der Leiterverluste aufgrund des Rauheitseffekts. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Weiterführende Literatur

• Praktische Methodik zur Analyse der Auswirkungen der Leiterrauheit auf Signalverluste und Dispersion in Verbindungsstrukturen: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Einheitlicher Ansatz zur Modellierung der Oberflächenrauheit von Leitern in Verbindungsstrukturen: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

Unterstützung für koplanare Übertragungsleitungsstrukturen

Der Impedanzrechner im Layer Stack Manager unterstützt einfache und differentielle koplanare Strukturen. Erstellen Sie ein neues Impedanzprofil und wählen Sie dann Single-Coplanar oder Differential-Coplanar aus der Dropdown-Liste Impedance Profile Type aus.

Arbeiten mit koplanaren Strukturen:

• Wie bei den standardmäßigen einfachen und differentiellen Impedanzen werden die Werte für jede Variable automatisch auf Grundlage der benutzerdefinierten Target Impedance und Target Tolerance sowie der physikalischen Eigenschaften der Leiterplattenlagen berechnet. Diese automatisch berechneten Werte können angepasst werden, indem neue Werte in die Bearbeitungsfelder des Modus Layer Stack Manager im Bereich Properties eingegeben werden.
• Um die Signalnetze festzulegen, die mit einer koplanaren Struktur geroutet werden sollen, konfigurieren Sie eine Design Rule Routing Width (oder Differential Pairs Routing) mit aktivierter Option Use Impedance Profile und dem ausgewählten erforderlichen Coplanar Impedance Profile.
• Koplanare Strukturen benötigen auf beiden Seiten der Signalführung eine Bezugsebene; diese kann durch ein von Ihnen platziertes Polygon oder, wenn Stitching-Vias hinzugefügt werden, durch den Befehl Add Shielding to Net erstellt werden (weitere Informationen unten). Wenn Sie ein Polygon platzieren, wird der Abstand zwischen diesem Polygon und der Signalführung durch den Wert Clearance (S) definiert, der vom Simbeor-Impedanzrechner bestimmt wird (angezeigt im Bereich Properties, wie in den obigen und unteren Bildern dargestellt). Konfigurieren Sie eine Clearance design rule, um den Abstand zwischen dem Referenzpolygon und der Signalführung zu steuern (Bild anzeigen).
• Es ist gängige Praxis, entlang jeder Seite der Signalleitung einen Via-Zaun vorzusehen, wenn die koplanare Struktur geerdet ist. Verwenden Sie dazu den Befehl Tools » Via Stitching/Shielding » Add Shielding to Net im PCB-Editor. Neben dem Platzieren von Vias kann dieser Befehl bei aktivierter Option Add shielding copper auch ein Polygon um die Signalführung platzieren, um den Via-Zaun abzudecken, wie im Bild unten rechts gezeigt.
  ► Erfahren Sie mehr über Via Shielding

  Der Impedanzrechner bestimmt die Signaleigenschaften und Abstände (erstes Bild); verwenden Sie diesen Abstand in der Einstellung Distance für die Via-Abschirmung.

Auswahl des Lagenmaterials

Bei einem Design mit kontrollierter Impedanz ist die Auswahl der im Lagenaufbau verwendeten Materialien sehr wichtig.

Zum Beispiel ist das gebräuchlichste Material für die Herstellung von Leiterplatten mit Kupferfolie auf beiden Seiten kaschiertes, glasfaserverstärktes Epoxidharz. Die Dichte des Glasfasergewebes beeinflusst den Wert und die Konstanz der Dielektrizitätskonstante Dk (Permittivität) und des Verlustfaktors Df. Das gewebte Glasfasergewebe ist von Harz umgeben – auch der verwendete Harzanteil ist für die Materialeigenschaften wichtig.

Es gibt eine große Auswahl an Glasfasergeweben. Um die Vorhersagbarkeit und Leistungsfähigkeit der bei der Leiterplattenfertigung verwendeten glasfaserbasierten Materialien sicherzustellen, hat die IPC einen Standard für Gewebe:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Die Materialbibliothek

Als Designer können Sie die Materialeigenschaften entweder direkt im Layer Stack Manager bearbeiten oder Materialien aus der Altium Material Library auswählen.

Die gesamte Bibliothek kann im Dialog Altium Material Library dialog angezeigt (und erweitert) werden (Tools » Material Library).

Die Materialien sind in Nutzungskategorien organisiert, auf die über eine Baumstruktur auf der linken Seite des Dialogs zugegriffen wird. Unterhalb dieser Ebene ist jede Nutzungskategorie in funktionale Kategorien unterteilt, wie z. B. Conductive layer material, Dielectric layer material, und Surface Layer Material in der Kategorie PCB layer material.

Material hinzufügen, speichern und laden

Neues Material kann der Bibliothek hinzugefügt werden, wenn in der Baumstruktur eine bestimmte Materialkategorie ausgewählt ist. Materialien, die in einer externen Materialbibliothek definiert sind, können geladen werden (Schaltfläche Load), und benutzerdefiniertes Material, das im Dialog Altium Material Library hinzugefügt wurde, kann auch in einer Benutzerbibliothek gespeichert werden (Schaltfläche Save). Es wird nur benutzerdefiniertes Material gespeichert.

Benutzerdefinierte Eigenschaften zu Material hinzufügen

Benutzerdefinierte Eigenschaften können zu in der Bibliothek aufgeführten Materialien hinzugefügt werden (Standard- und benutzerdefiniertes Material). Um eine benutzerdefinierte Eigenschaft hinzuzufügen, wählen Sie zunächst den richtigen Knoten in der Baumstruktur links aus, um die Materialien festzulegen, denen sie hinzugefügt werden soll, und klicken Sie dann auf die Schaltfläche , um den Dialog Material Library Settings zu öffnen.

Der erforderliche Wert kann dann im Dialog Altium Material Library zum ausgewählten Material hinzugefügt werden; wählen Sie die Zeile aus und klicken Sie auf die Schaltfläche Edit.

Properties Panel

Wenn die Registerkarte Impedance des Layer-Stack-Dokuments aktiv ist, können Sie im Bereich Properties die Anforderungen des Impedance Profile konfigurieren. Das erforderliche Impedance Profile kann dann in den Design Rules Routing Width oder Differential Pairs Routing ausgewählt werden.

• Impedance Profile
  • Description – geben Sie eine aussagekräftige Beschreibung ein. Dieses Feld ist optional und wird überall dort angezeigt, wo der Name des Impedance Profile angezeigt wird.
  • Type – verwenden Sie die Dropdown-Liste, um den Impedanztyp auszuwählen. Zur Auswahl stehen Single, Differential, Single-Coplanar und Differential-Coplanar.

• Target Impedance – geben Sie die Impedanz ein, die Sie erreichen möchten.
• Target Tolerance – geben Sie die Toleranz ein, die Sie erreichen möchten. Sie sollten sich mit dem Leiterplattenhersteller abstimmen, um einen realistischen Toleranzwert zu finden, den dieser liefern kann.
• Transmission Line
  • Trace inverted – aktivieren Sie diese Option, um die Leiterbahn umzukehren, wie im Bereich Properties dargestellt. Diese Option entspricht der Option Copper Orientation, die angezeigt wird, wenn die Registerkarte Stackup aktiv ist, und definiert die Richtung, in der das Kupfer auf den Kern laminiert wird. Die Kupferausrichtung definiert die Richtung, in die das Kupfer von diesem Substrat weg zeigt. Man kann es auch als die Richtung betrachten, aus der das Kupfer geätzt wird, entweder von oben oder von unten.
  • Etch – der Ätzfaktor ist = T/[(W1-W2)/2], wodurch die gesamte Querschnittsfläche der Leiterbahn um die quadrierte Kupferdicke reduziert wird. Fragen Sie den Leiterplattenhersteller nach Informationen über den durch seine Prozesse erzeugten Etch.

• Width (W1) / (W2) – W1 ist die Breite der gerouteten Leiterbahn, W2 ist die Breite der oberen Oberfläche dieser Leiterbahn nach dem Ätzen unter Anwendung des Faktors Etch. Für die Leiterbahnbreite steht eine Vorwärts-/Rückwärtsberechnungsfunktion zur Verfügung. Standardmäßig wird die Breite auf Grundlage der von Ihnen eingegebenen Target Impedance berechnet (Vorwärtsberechnung). Diese Breite kann ein Wert sein, den der Hersteller möglicherweise nicht liefern kann, z. B. 5,978, und er wird einen sinnvolleren Wert wie 6,0 wünschen. Sie können 6,0 in das Feld Width eingeben und Enter auf der Tastatur drücken, um die berechneten Werte (Impedance, Deviation usw.) neu zu berechnen. Die Schaltfläche wird grau (inaktiv), und Sie befinden sich nun im Rückwärtsberechnungsmodus. Wenn Sie auf die Schaltfläche klicken, um sie zu aktivieren, befinden Sie sich wieder im Vorwärtsmodus, und Width (W1) wird auf den berechneten Wert zurückgesetzt. Mit dieser Funktion können Sie realistische, fertigungsgerechte Breitenoptionen untersuchen. Wenn Sie manuell einen Wert für W2 eingeben, wird der Ätzfaktor entsprechend aktualisiert.
• Impedance – die Software berechnet die Impedanz auf Grundlage der Eigenschaften der für die Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Ätzfaktor der Leiterbahn).
• Deviation – dies ist ein Maß für den Unterschied zwischen dem, was Sie wollten (Zielimpedanz), und dem, was Sie erhalten haben (berechnete Impedanz). Die Software berechnet die Impedanzabweichung (was Sie tatsächlich auf Grundlage des eingegebenen Materials und der Abmessungen erhalten) anhand der Eigenschaften der für die Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Ätzfaktor der Leiterbahn).
• Delay – dies ist die Zeit, die das Signal benötigt, um vom Sender zum Empfänger zu gelangen.
• Inductance – der Impedanzrechner verwendet den Wert Impedance, um die Induktivität pro Längeneinheit zu berechnen.
• Capacitance – der Impedanzrechner verwendet den Wert Impedance, um die Kapazität pro Längeneinheit zu berechnen.

• Board
  • Stack Symmetry – aktivieren Sie diese Option, um Lagen in passenden Paaren hinzuzufügen, die um die mittlere Dielektrikumschicht zentriert sind. Wenn diese Option aktiviert ist, wird der Lagenaufbau sofort auf Symmetrie um die zentrale Dielektrikumschicht geprüft. Wenn ein Paar von Lagen, das vom zentralen dielektrischen Referenzlayer gleich weit entfernt ist, nicht identisch ist, wird der Dialog Stack is not symmetric geöffnet.
  • Library Compliance – wenn diese Option aktiviert ist, werden für jede Lage, die aus der Materialbibliothek ausgewählt wurde, die aktuellen Lageneigenschaften mit den Werten dieser Materialdefinition in der Bibliothek verglichen.

• Substack – diese Informationen gelten für den aktuell ausgewählten Teil-Lagenaufbau (Lagen, Dielektrikum, Dicken usw.). Wenn Sie von einem Teil-Lagenaufbau zu einem anderen wechseln, werden diese Informationen entsprechend aktualisiert (für den aktuell ausgewählten Teil-Lagenaufbau).

• Stack Name – geben Sie einen aussagekräftigen Namen für den Teil-Lagenaufbau ein. Dieses Feld ist nützlich, wenn dem X/Y-Stackup-Bereich ein Lagen-Teilaufbau zugewiesen wird.
• Is Flex – aktivieren Sie diese Option, wenn der Teil-Lagenaufbau flexibel ist.
• Layers – die Gesamtzahl der Lagen.
• Dielectrics – die Gesamtzahl der Dielektrika.
• Conductive Thickness – die Dicke der leitfähigen Lage(n). Kupfer-Signallagen werden als leitfähige Lagen bezeichnet.
• Dielectric Thickness – die Dicke der dielektrischen Lage(n).
• Total Thickness – die Gesamtdicke der Leiterplatte.

• Other
• Roughness – zeigt die Rauheit der leitfähigen Lagen an.
  • Model Type – bevorzugtes Modell zur Berechnung der Auswirkungen der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den unten stehenden Artikeln). Gilt für alle Kupferlagen im Stack (sollte das der Teil-Lagenaufbau sein?).
  • Surface Roughness – Wert der Oberflächenrauheit (bei Ihrem Leiterplattenhersteller erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein, Standard ist 0,1 µm.
  • Roughness Factor – charakterisiert die erwartete maximale Erhöhung der Leiterverluste aufgrund des Rauheitseffekts. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Konfigurieren der Design Rules

Die Routing-Impedanz wird durch die Breite und Höhe der Leiterbahn sowie die Eigenschaften der umgebenden dielektrischen Materialien bestimmt. Basierend auf den im Layer Stack Manager definierten Materialeigenschaften werden die erforderlichen Routing-Breiten berechnet, wenn jedes Impedanzprofil erstellt wird. Abhängig von den Materialeigenschaften kann sich die Breite ändern, wenn sich die Routing-Lage ändert. Diese Anforderung, die Breiten beim Wechsel der Routing-Lagen zu ändern, wird automatisch durch die entsprechende Routing-Design-Rule verwaltet, die im PCB Rules and Constraints Editor (Design » Rules) konfiguriert ist.

Bei den meisten Leiterplattendesigns wird ein bestimmter Satz von Netzen mit kontrollierter Impedanz geroutet. Ein gängiger Ansatz besteht darin, eine Netzklasse oder eine Differentialpaar-Klasse zu erstellen, die diese Netze enthält, und dann eine Routing-Regel zu erstellen, die auf diese Klasse abzielt, wie in den folgenden Bildern gezeigt.

Normalerweise definieren Sie Min, Max und Preferred Widths manuell, entweder in den oberen Constraint-Einstellungen, um sie auf alle Lagen anzuwenden, oder einzeln für jede Lage im Lagenraster. Für das Routing mit kontrollierter Impedanz aktivieren Sie stattdessen die Option Use Impedance Profile und wählen dann das erforderliche Impedanzprofil aus der Dropdown-Liste aus. Wenn dies erfolgt ist, ändert sich der Bereich Constraints der Regel. Als Erstes werden Sie feststellen, dass der Bereich der verfügbaren Lagen nicht mehr alle Signallagen auf der Leiterplatte anzeigt. Stattdessen werden nur noch die im ausgewählten Impedanzprofil aktivierten Lagen angezeigt. Die Werte Preferred Width (und der Differentialpaar-Abstand) werden aktualisiert, um die für jede Lage berechneten Breiten (und Abstände) widerzuspiegeln. Diese Preferred-Werte können nicht bearbeitet werden, aber die Werte Min und Max schon. Stellen Sie diese auf geeignete kleinere/größere Werte ein. Die Netze können dann wie gewohnt interaktiv geroutet werden.

Routing Width Design Rule

Für einseitige Netze wird die Routing-Breite durch die Design-Rule Routing Width definiert.

Wenn Sie sich für Use an Impedance Profile entscheiden, werden die verfügbaren Lagen und Preferred Widths durch das ausgewählte Profil gesteuert.

Differential Pairs Routing Design Rule

Das Routing von Differentialpaaren wird durch die Design-Rule Differential Pair Routing gesteuert.

Bei einem Differentialpaar werden die verfügbaren Lagen, die Preferred Width und der Preferred Gap durch das ausgewählte Profil gesteuert.

► Erfahren Sie mehr über Differential Pair Routing

Return Path Design Rule

Unterbrechungen oder Verengungen im Rückstrompfad können durch die Return Path design rule erkannt werden. Die Return Path design rule prüft auf einen durchgehenden Signalrückstrompfad auf den festgelegten Referenzlagen oberhalb oder unterhalb der von der Regel erfassten Signale. Der Rückstrompfad kann aus Fills, Regionen und Polygonflächen bestehen, die auf der Referenz-Signallage oder einer Plane-Lage platziert sind.

Die Rückstrompfad-Lagen sind die im Impedance Profile definierten Referenzlagen, das in der Design-Rule Return Path ausgewählt wurde. Diese Lagen werden geprüft, um sicherzustellen, dass die angegebene Minimum Gap (Breite über die Signalkante hinaus) entlang des Signalpfads vorhanden ist. Fügen Sie eine neue Design-Rule Return Path in der Regelkategorie High Speed hinzu.

Die Rückstrompfad-Lagen sind im ausgewählten Impedance Profile definiert, und die Pfadbreite (über die Signalkante hinaus) wird durch Minimum Gap definiert.

Das folgende Bild zeigt erkannte Rückstrompfad-Fehler für das Signal NetX mit einer Einstellung Minimum Gap von 0.1mm. Es kann einfacher sein, Return-Path-Fehler zu finden, wenn Sie DRC Violation Display Style so konfigurieren, dass Violation Details, aber nicht das Violation Overlay angezeigt wird (Bild anzeigen) im Dialog Preferences. Dadurch werden die genauen Stellen hervorgehoben, an denen die Regel fehlgeschlagen ist, anstatt die gesamten betroffenen Objekte hervorzuheben. 

► Erfahren Sie mehr über High Speed Design in Altium Designer

Netze mit der erforderlichen Impedanz routen

Während Sie die Leiterplatte routen und die Lagen wechseln, passt die Software die Leiterbahnbreite automatisch an die Größe an, die erforderlich ist, um die angegebene Impedanz zu erreichen. Dieses interaktive Routing mit kontrollierter Impedanz vereinfacht die Entwicklung einer Leiterplatte mit kontrollierter Impedanz erheblich.

Längenabgleich der Leiterbahnen

Zwei der zentralen Herausforderungen beim Routing eines High-Speed-Designs sind die Kontrolle der Impedanz der Leiterbahnen und der Abgleich der Längen kritischer Netze. Das Routing mit kontrollierter Impedanz stellt sicher, dass das Signal, das einen Ausgangspin verlässt, von den Ziel-Eingangspins korrekt empfangen wird. Der Abgleich der Leiterbahnlängen stellt sicher, dass zeitkritische Signale ihre Zielpins gleichzeitig erreichen. Das Abstimmen und Angleichen von Leiterbahnlängen ist auch ein wesentlicher Bestandteil des Routings von Differentialpaaren.

Akkordeonmuster wurden dem Routing hinzugefügt, um sicherzustellen, dass die Differentialpaare angeglichene Längen haben.

Die Befehle Interactive Length Tuning und Interactive Diff Pair Length Tuning (Menü Route) bieten eine dynamische Möglichkeit zur Optimierung und Steuerung von Netz- oder Differentialpaarlängen, indem Wellenmuster mit variabler Amplitude (Akkordeons) entsprechend dem verfügbaren Platz, den Regeln und den Hindernissen in Ihrem Design eingefügt werden.

► Erfahren Sie mehr über Length Tuning

Testen der Signalintegrität der gerouteten Leiterplatte

Auf die gleiche Weise, wie Sie die Netze während der Schaltplanerfassung mit einer angenommenen Routing-Länge und Routing-Impedanz getestet haben, sollten Sie diesen Prozess nach Abschluss des Routings auf der Leiterplatte wiederholen, um auf potenzielle Impedanzfehlanpassungen und Reflexionsprobleme zu prüfen. Starten Sie den Befehl Signal Integrity im Menü Tools des PCB-Editors. Da die Leiterplatte Teil des Projekts ist, werden die im Layer Stack Manager definierten Materialeigenschaften und Abmessungen sowie die tatsächlichen Breiten der Leiterbahnen auf der Leiterplatte verwendet, um die für die Signalintegritätstests verwendeten Impedanzen zu berechnen.

Erreichen der angegebenen Impedanzen

Über den iterativen Prozess der Dimensionsanpassung hinaus, den Sie durchlaufen, um die korrekten Impedanzen zu erreichen, gibt es weitere Faktoren, die die endgültige Impedanz Ihrer gefertigten Leiterplatte beeinflussen. Dazu gehören die Konsistenz und Stabilität des in der Leiterplatte verwendeten Dielektrikums sowie die Konsistenz und Qualität des Ätzprozesses. Wenn Sie eine Leiterplatte mit kontrollierter Impedanz benötigen, sollten Sie dies mit Ihrem Leiterplattenhersteller besprechen. Einige Hersteller können Sie zu Leiterbahngeometrien beraten, wenn Sie ihnen Ihren bevorzugten Lagenaufbau zur Verfügung stellen. Viele können außerdem auf jedem gefertigten Nutzen einen Impedanz-Testcoupon vorsehen – damit lassen sich die tatsächlich auf der Leiterplatte erreichten Impedanzen messen.

Zusätzliche Lektüre und Ressourcen

Dieser Artikel bietet eine Einführung in das Thema Signalintegrität und das Design von Leiterplatten mit kontrollierter Impedanz. Nutzen Sie die folgenden Links, um mehr zu erfahren und auf Ressourcen zuzugreifen, die von anerkannten Branchenexperten entwickelt wurden.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed