Kontrollierte Impedanzführung

Mit zunehmenden Schaltgeschwindigkeiten von Bauteilen ist das Routing mit kontrollierter Impedanz zu einem zentralen Thema für Digitaldesigner geworden. Diese Seite zeigt, wie Sie die Signal-Integrity-Analyse-Engine verwenden können, um Bauteilimpedanzen anzupassen, sowie die Funktionen für kontrolliertes Impedanz-Routing im PCB-Editor.

In Ingenieurskreisen gibt es ein Sprichwort: Es gibt nur zwei Arten von Elektronikingenieuren im digitalen Design: diejenigen, die bereits Signal-Integrity-Probleme hatten, und diejenigen, die sie noch bekommen werden. Noch vor nicht allzu vielen Jahren war der Begriff Signal Integrity etwas für Spezialisten, und man musste sich nur bei High-Speed-Designs damit befassen. Die Schaltgeschwindigkeiten der Bauteile in diesen High-Speed-Designs sind heute jedoch nichts Besonderes mehr; sie werden rasch zur Norm. Da die fortschreitende Technologie integrierter Schaltungen die Größe der Transistoren verringert, steigen die Geschwindigkeiten, mit denen sie schalten können. Genau diese Schaltgeschwindigkeit beeinflusst die Integrität digitaler Signale.

Glücklicherweise lassen sich viele potenzielle Signal-Integrity-Probleme vermeiden, indem man guten Designprinzipien folgt und das Design als Leiterplatte mit kontrollierter Impedanz umsetzt. Dafür sind bestimmte Funktionen der Designwerkzeuge erforderlich: Sie benötigen Analysewerkzeuge, die Netze mit potenziellen Ringing- und Reflexionsproblemen erkennen, sowie Board-Design-Tools, mit denen sich die korrekten Routing-Impedanzen erzielen lassen. Der PCB-Editor in Altium Designer verfügt über diese Möglichkeiten.

Diese Seite hilft Ihnen zu verstehen, wodurch Signal-Integrity-Probleme verursacht werden und ob Ihre Leiterplatte wahrscheinlich davon betroffen sein wird. Außerdem werden die beiden Designansätze erläutert, die Sie einsetzen müssen, um potenzielle SI-Probleme zu minimieren ­– das Anpassen der Bauteilimpedanzen und das Routing mit kontrollierter Impedanz.

Wenn das Routing Teil der Schaltung wird

Mit steigenden Schaltgeschwindigkeiten der Bauteile steigen auch die Anforderungen an den Leiterplattendesigner und den Fertiger. Wird die Länge der Signalflanke kürzer als die Länge der PCB-Leiterbahn, die sie führt, muss die Leiterbahn als Teil der Schaltung betrachtet werden. Diese Leiterbahn besitzt eine Impedanz, die als characteristic impedance (Zo) bezeichnet wird.

Der beste Weg, die Auswirkungen dieser zusätzlichen Schaltungselemente zu beherrschen, besteht darin, das Leiterbahn-Routing so auszulegen, dass die charakteristische Impedanz über die gesamte Länge konstant bleibt – eine Technik, die als controlled impedance routing bezeichnet wird.

Die Impedanz des Leiterbahn-Routings wird bestimmt durch:

• Cross-sectional area of the trace - bestimmt durch die Breite, die Höhe (Kupferdicke) und die Neigung der Leiterbahnkanten, die während des Ätzprozesses entstehen.
• Distance from the trace to the reference plane(s) - der Rückstrompfad der Signalenergie ist ebenso wichtig wie der Signalpfad selbst. Dieser Rückstrompfad folgt dem Signalpfad in der bzw. den benachbarten Bezugsebenen.
• Properties of the surrounding materials - die Energie im Signal ist nicht nur im Kupfer der Leiterbahn enthalten; aufgrund des Skin-Effekts bewegt sie sich auch durch das die Leiterbahn umgebende Dielektrikum. Die Permittivität des dielektrischen Materials gibt an, wie stark das Dielektrikum den Fluss dieser Energie beeinflusst.

   
Der Simbeor-Impedanzrechner berechnet die erforderliche(n) Breite(n), um die angegebene Impedanz zu erreichen.

Benötige ich Routing mit kontrollierter Impedanz?

Muss ich mich überhaupt mit Routing mit kontrollierter Impedanz beschäftigen?

Im Idealfall würde die gesamte Energie, die aus einem Ausgangspin eines Bauteils austritt, in die angeschlossene Leiterbahn auf der Leiterplatte eingekoppelt, über das PCB-Routing zum Last-Eingangspin am anderen Ende fließen und dort von der Last absorbiert werden. Wenn nicht die gesamte Energie von der Last absorbiert wird, kann die verbleibende Energie in das PCB-Routing zurückreflektiert werden und zum Quell-Ausgangspin zurückfließen. Diese reflektierte Energie kann mit dem ursprünglichen Signal wechselwirken und es verstärken oder abschwächen (je nach Polarität der Energie), was zu Ringing führt. Ist dieses Ringing groß genug, beeinträchtigt es die Integrität des Signals und führt zu unvorhersehbarem, fehlerhaftem Schaltungsverhalten.

Woher wissen Sie also, ob das auftreten könnte? Wenn der Quellpin seinen Flankenübergang abschließen kann, bevor das Signal den Lastpin erreicht, sind die Bedingungen gegeben, unter denen Ihr Design durch reflektierte Energie beeinflusst werden kann. Eine gängige Faustregel zur Beurteilung, ob SI-Probleme wahrscheinlich sind, ist die „1/3-Anstiegszeit“-Regel. Diese Regel besagt, dass Reflexionen (Ringing) auftreten können, wenn die Leiterbahn länger als 1/3 einer Anstiegszeit ist. Hat der Quellpin eine Anstiegszeit von 1 nSec, muss ein Routing länger als 0,33 nSec (ungefähr 2 Zoll in FR4) als Übertragungsleitung betrachtet werden, also als Kandidat für Signal-Integrity-Probleme. Wenn Ihre Bauteile solche Anstiegszeiten haben und Sie wissen, dass Ihr Routing solche Längen erreichen wird, könnten auf der Leiterplatte Signal-Integrity-Probleme auftreten.

Wie kontrolliere ich die Impedanzen?

Wie vermeiden Sie die Situation, dass Energie zwischen Quelle und Last hin- und herreflektiert wird? Indem Sie die Impedanzen anpassen. Die Impedanzanpassung stellt sicher, dass die gesamte Energie von der Quelle in das Routing und anschließend vom Routing in die Last eingekoppelt wird. Das Routing der Leiterplatte unter Berücksichtigung der Impedanz wird als Routing mit kontrollierter Impedanz bezeichnet; anders ausgedrückt nennt man eine Leiterplatte, bei der die Impedanzen gezielt verwaltet wurden, eine PCB mit kontrollierter Impedanz.

Es gibt zwei klar voneinander getrennte Elemente, um eine Impedanzanpassung zu erreichen: Erstens die Anpassung der Bauteile, zweitens das Routing der Leiterplatte so, dass die erforderliche Impedanz erzielt wird.

Impedanzanpassung der Bauteile

Eine PCB mit kontrollierter Impedanz lässt sich nicht allein durch das Routing erreichen. Zuerst müssen Sie die Impedanzen der Bauteile prüfen und gegebenenfalls anpassen.

Idealerweise möchten Sie Netze, die potenzielle Signal-Integrity-Probleme verursachen könnten, bereits in der Schaltplanerfassungsphase erkennen, damit zusätzliche Abschlussbauteile aufgenommen werden können, bevor der Leiterplattenentwurfsprozess beginnt. Da Ausgangspins eine niedrige Impedanz und Eingangspins eine hohe Impedanz besitzen, ist es wahrscheinlich, dass Sie Abschlussbauteile zum Design hinzufügen müssen, um eine Impedanzanpassung zu erreichen.

Sie können eine Signal-Integrity-Analyse Ihres Designs bereits in der Schaltplanerfassungsphase durchführen. Wenn Sie den Befehl Tools » Signal Integrity ausführen, erscheint häufig das Dialogfeld Errors or Warnings, was darauf hinweist, dass nicht allen Bauteilen Signal-Integrity-Modelle zugewiesen wurden. Die Signal-Integrity-Analyse-Engine wählt automatisch Standardmodelle auf Basis der Bauteilbezeichner aus. Klicken Sie auf Continue, um die Standardwerte zu verwenden, oder auf Model Assignments, um die Modelle zu prüfen und zu ändern. Sie können jederzeit über die Schaltfläche Model Assignments im Bedienfeld Signal Integrity auf das Dialogfeld Signal Integrity Model Assignments zugreifen.

Analyse des Designs

Wenn der Befehl Tools » Signal Integrity ausgeführt wird, wird das Design analysiert, und potenzielle problematische Netze werden im Bedienfeld Signal Integrity identifiziert, wie unten gezeigt.

Prüfung des Designs auf potenzielle Signal-Integrity-Probleme während der Schaltplanerfassung.

Im Bedienfeld können Sie eine Reflexionsanalyse für ein ausgewähltes Netz (oder mehrere Netze) durchführen. Links befinden sich die Analyseergebnisse für alle Netze im Design. Wählen Sie ein Netz aus und klicken Sie auf die Schaltfläche  (oder doppelklicken Sie auf einen Netznamen), um dieses Netz in das Feld Net auf der rechten Seite des Bedienfelds zu übertragen. Dort können Sie eine detaillierte Analyse dieses Netzes durchführen, einschließlich:

• Untersuchung der Pins in diesem Netz; mit einem einfachen Klick können Sie zu diesem Pin im Schaltplan springen, mit einem Doppelklick das diesem Pin zugewiesene Modell prüfen und konfigurieren.
• Aktivieren einer oder mehrerer theoretischer Abschlussoptionen für dieses Netz.
• Durchführen einer Reflexionsanalyse des Netzes, wodurch eine Reihe von Kurvenformen erzeugt wird, die das Verhalten an jedem Pin des Netzes zeigen.

Das Bedienfeld ermöglicht es Ihnen, mit möglichen Abschlusskonfigurationen und -werten zu experimentieren. Beachten Sie, dass im Bild oben im Bereich Termination des Bedienfelds Signal Integrity die Option Serial Res aktiviert ist. Der darunterliegende Abschnitt des Bedienfelds zeigt einen Serienschlusswiderstand. Hier definieren Sie die minimalen und maximalen theoretischen Werte des Serienschlusswiderstands, die für die Reflexionsanalyse verwendet werden (deaktivieren Sie das Kontrollkästchen Suggest, um eigene Werte einzugeben).

Ergebnisse untersuchen

Wenn auf die Schaltfläche Reflection Waveforms geklickt wird, wird für dieses Netz eine genaue Reflexionsanalyse durchgeführt; die Ergebnisse werden in einem neuen Kurvenfenster dargestellt (*.SDF).

Das Kurvenfenster enthält:

• Ein Diagramm für jedes analysierte Netz; klicken Sie auf die Registerkarten am unteren Rand des Fensters, um zwischen den Diagrammen zu wechseln.
• Jedes Diagramm enthält einen Plot für jeden Pin in diesem Netz und zeigt das Signalverhalten an diesem Pin.

Die folgenden Bilder zeigen zwei Graphen der Ergebnisse am Eingangs-Pin des im vorherigen Panel-Bild ausgewählten Netzes. Der erste Graph zeigt den Eingangs-Pin im Netz ohne Terminierung; der zweite Graph zeigt sechs Sweeps: einen für das ursprüngliche, nicht terminierte Netz und anschließend fünf Sweeps mit dem theoretischen Serien-Terminierungswiderstand am Quell-Pin.

Es wurden fünf Durchläufe der Reflexionsanalyse durchgeführt (Sweep Steps Optionswert = 5), wobei der theoretische Terminierungswiderstand schrittweise von Min = 20 Ohm auf Max = 60 Ohm erhöht wurde. Die fünf Durchläufe (erster Durchlauf bei 20 Ohm, letzter Durchlauf bei 60 Ohm) sind auf der rechten Seite des Graphen aufgeführt. Wenn Sie auf jede Bezeichnung klicken, wird das jeweilige Ergebnis hervorgehoben und der theoretische Terminierungswiderstand unten rechts angezeigt. Für dieses Netz würde ein Serien-Terminierungswiderstand von 40 Ohm den im rechten Bild ausgewählten Graphen erzeugen.

Der Graph links zeigt die Reflexionsanalyse eines Netzes mit potenziellen Signalintegritätsproblemen; der Graph rechts zeigt dasselbe Netz mit einem hinzugefügten theoretischen Serien-Terminierungswiderstand von ungefähr 40 Ohm.

Was bestimmt die Leitungsimpedanz?

Der zweite Teil beim Erreichen einer PCB mit kontrollierter Impedanz besteht darin, die Platine so zu routen, dass die Leiterbahnen eine definierte Impedanz haben. Es gibt eine Reihe von Faktoren, die die Impedanz Ihres Signal-Routings beeinflussen, darunter die Abmessungen der Leiterbahnen und die Eigenschaften der Materialien, die zur Herstellung der PCB verwendet werden.

Der PCB-Editor enthält die elektromagnetische Signalintegritäts-Engine Simbeor® von Simberian. Die Modellgenauigkeit von Simbeor wird mit fortschrittlichen Algorithmen für 3D-Full-Wave-Analyse, Benchmarking und experimentelle Validierung verifiziert. Die Simbeor-Engine unterstützt alle modernen Leiterplattenstrukturen und -materialien.

Simbeor-Version

Simbeor SFS

Impedanzen werden mit Simbeor SFS berechnet, einem quasi-statischen Feldlöser. Simbeor SFS ist ein fortschrittlicher quasi-statischer 2D-Feldlöser auf Basis der Momentenmethode, der durch Konvergenz, Vergleiche und Messungen validiert wurde. Der Solver vermascht die Grenzflächen von Dielektrika und Leitern und löst die entsprechenden Gleichungen, um frequenzabhängige RLGC-Matrizen für die Telegraphengleichungen aufzubauen.

Simbeor SFS ist kein Full-Wave-Solver, da dies zur Bewertung von Impedanz, Verzögerung oder Dämpfung in PCB-Verbindungen aufgrund der quasi-TEM-Natur der sich dort ausbreitenden Wellen nicht erforderlich ist. Solche Wellen können mit RLGC-Parametern, die mit einem quasi-statischen 2D-Feldlöser extrahiert wurden, präzise simuliert werden.

Eine besondere Eigenschaft des Simbeor-SFS-Solvers ist, dass er Modelle für Leiterrauheit unterstützt. Beachten Sie, dass er kein mehrschichtiges Leitermodell (Plattierung) unterstützt und dass die Rauheit für alle Leiter gleich ist. Der Solver ist quasi-statisch, weil die Lösung nicht die Hochfrequenzdispersion beinhaltet, die in Mikrostreifenleitungen auftritt (höhere Feldkonzentration in einem Dielektrikum mit höherer Dielektrizitätskonstante bei hohen Frequenzen).

► Erfahren Sie mehr über die elektromagnetische Signalintegritätstechnologie von Simberian

Unterstützte PCB-Strukturen

Impedanzen können für die folgenden PCB-Strukturen berechnet werden:

• Mikrostreifenleitung
• Symmetrische Stripline
• Asymmetrische Stripline
• Einzel- und differentielle coplanare Strukturen
• Mehrere benachbarte Dielektrikumschichten mit unterschiedlichen dielektrischen Eigenschaften.

Konfigurieren der PCB für Routing mit kontrollierter Impedanz

Beim Routing mit kontrollierter Impedanz geht es darum, die Abmessungen der Leiterbahnen und die Eigenschaften der Leiterplattenmaterialien so zu konfigurieren, dass eine bestimmte Impedanz erreicht wird. Dies erfolgt im Layer Stack Manager des PCB-Editors. Um den Layer Stack Manager, zu öffnen, wählen Sie Design » Layer Stack Manager in den Hauptmenüs. Der Layer Stack Manager wird wie ein Schaltplanblatt, die PCB und andere Dokumenttypen in einem Dokumenteneditor geöffnet.

Die Leiterbahnbreite, die erforderlich ist, um eine bestimmte Impedanz zu erreichen, wird als Teil des Impedanzprofils berechnet, das auf der Registerkarte Impedance des Layer Stack Manager konfiguriert wird.

Basierend auf:

• den Werten von Target Impedance, Target Tolerance und Roughness, die Sie auf der Registerkarte Impedance konfigurieren, und
• den auf der Registerkarte Stackup definierten Materialeinstellungen, darunter:
  • die Dicke der Signallage,
  • die Dicke der umgebenden Dielektrikumsschichten (die Abstände zu den Referenzebene(n)) und 
  • die Eigenschaften des dielektrischen Materials (Permittivität Dk und Verlustfaktor Df).

Wenn diese korrekt konfiguriert sind, verfügt der Impedanzrechner über genügend Informationen, um Folgendes zu berechnen:

• Leiterbahnbreite
• Berechnete Impedanz (Z)
• Gleichtaktimpedanz (Zcomm)
• Impedanzabweichung (Z Deviation)
• Ausbreitungsverzögerung (Tp)
• Induktivität pro Längeneinheit (p.u.l.)
• Kapazität pro Längeneinheit (p.u.l.)

Die berechneten Werte werden im Abschnitt Transmission Line des Fensters Properties panel angezeigt, wenn die Registerkarte Impedance im Layer Stack Manager ausgewählt ist, wie unten dargestellt.

Ein 50Ω-Impedanzprofil, definiert für einzelne Netze, die auf der Top-Layer geroutet werden. Bewegen Sie den Cursor über das Bild, um die Einstellungen für dasselbe Profil auf Layer L3 anzuzeigen (Bild mit freundlicher Genehmigung von FEDEVEL Open Source, www.fedevel.com).

Konfigurieren des Layer Stackup

Main page: Definieren des Layer Stack

Die Fertigungslagen aus Kupfer und Dielektrikum werden auf der Registerkarte Stackup des Layer Stack Manager konfiguriert.

• Lagen werden auf dieser Registerkarte hinzugefügt, entfernt und konfiguriert. Bei einem Rigid-Flex-Design werden die Lagen auf dieser Registerkarte auch aktiviert und deaktiviert.
• Die Eigenschaften der aktuell ausgewählten Lage können direkt im Raster oder im Fenster Properties panel bearbeitet werden. Klicken Sie auf die Schaltfläche  unten im Designbereich, um das Panel zu aktivieren.
• Klicken Sie mit der rechten Maustaste in das Lagenraster oder verwenden Sie die Befehle Edit » Add Layer, um eine Lage hinzuzufügen. Wenn eine Kupferlage hinzugefügt wird und eine benachbarte vorhandene Lage ebenfalls eine Kupferlage ist, wird auch eine Dielektrikumslage hinzugefügt.
• Wenn die Option Stack Symmetry im Abschnitt Board des Fensters Properties panel aktiviert ist, werden Lagen als passende Paare hinzugefügt, zentriert um die mittlere Dielektrikumslage.
• Das Lagenmaterial kann entweder in die ausgewählte Material-Zelle eingegeben oder im Dialog Select Material ausgewählt werden; klicken Sie auf die Ellipsen-Schaltfläche (), um ihn zu öffnen.
• Einer Kupferlage kann eine Oberflächenbeschichtung hinzugefügt werden. Verwenden Sie das Untermenü Add Layer, um der aktuell ausgewählten Kupferlage eine Surface Finish Lage hinzuzufügen, und klicken Sie dann bei der neuen Oberflächenbeschichtungslage auf die Ellipsen-Schaltfläche, um den Beschichtungstyp auszuwählen.
• Die ausgewählte Lage kann innerhalb der Lagen desselben Typs entweder über das Rechtsklick-Menü oder die Menüs Edit nach oben oder unten verschoben werden.
• Der Bereich Board im Fenster Properties panel enthält Optionen zum Erzwingen von Stack Symmetry und Library Compliance. Mehr dazu weiter unten.
• Der Bereich Board im Fenster Properties panel zeigt eine Zusammenfassung des aktuell ausgewählten Stackups (oder Substack für ein Multi-Stack-Rigid-Flex-Design) an.

Überlegungen zum Layer Stack

Eine grundlegende Voraussetzung für die Kontrolle der Impedanz ist, unter jedem Signalpfad einen Signalrückstrompfad vorzusehen. Die Simbeor-SI-Engine unterstützt sowohl Ebenenlagen als auch Signallagen, die von einem Polygon bedeckt sind. Diese Rückstrompfad-Lagen sollten über den gesamten Leiterplattenaufbau verteilt sein. Idealerweise sind sie so angeordnet, dass mindestens eine Rückstrompfad-Lage an jede Signallage mit Routing kontrollierter Impedanz angrenzt. Die benachbarte Rückstrompfad-Lage stellt den Signalrückstrompfad bereit und tut dies aus Gründen, die hier nicht behandelt werden, unabhängig von der von dieser Ebene verteilten DC-Spannung.

Der Rückstrom, der durch die Ebene fließt, wird versuchen, demselben physikalischen Pfad wie die Leiterbahn auf der Signallage zu folgen. Daher ist es wichtig, keine Diskontinuitäten einzuführen, wie etwa einen Split oder Ausschnitt in der Rückstrompfad-Lage unterhalb kritischer Signalführungen.

Neben der Auswahl einer geeigneten Reihenfolge für Signal- und Ebenenlagen müssen Sie auch die Materialeigenschaften jeder Lage definieren, darunter:

• Kupferdicke
• Dielektrikumsdicke
• Dielektrizitätskonstante

Diese Werte und die Routing-Breite tragen alle zur endgültigen Impedanz bei. Das Erreichen der erforderlichen Impedanz wird dann zu einem Prozess der Abstimmung all dieser Werte. Denken Sie daran, dass mögliche Kupfer- und Dielektrikumsdicken ebenfalls begrenzt sein können, abhängig von den Materialien, die Ihr PCB-Hersteller anbietet.

► Erfahren Sie mehr über mögliche Layer-Stackups

Definieren der Impedanzprofile

Die Simbeor-Engine ist in den Layer Stack Manager des PCB-Editors integriert (Design » Layer Stack Manager). Um den Layer Stack für Routing mit kontrollierter Impedanz zu konfigurieren, wechseln Sie zur Registerkarte Layer Stack Manager's Impedance, auf der Sie ein Impedanzprofil hinzufügen und konfigurieren können.

Ein 50-Ω-Impedanzprofil, definiert für einzelne Netze, die auf der Top-Layer geroutet werden. Bewegen Sie den Mauszeiger über das Bild, um die Einstellungen für dasselbe Profil für Layer L3 anzuzeigen.

Hinweise zum Erstellen und Konfigurieren eines Impedanzprofils:

1. Wechseln Sie in Layer Stack Manager zur Registerkarte Impedance, wie oben gezeigt.
2. Klicken Sie auf die Schaltfläche (oder auf die Schaltfläche , wenn bereits ein Profil definiert ist), um ein neues Profil hinzuzufügen.
3. Definieren Sie die erforderliche Impedanz Type, Target Impedance und Target Tolerance im Bereich Properties. Das Description ist optional; es wird überall dort angezeigt, wo der Name des Impedanzprofils angezeigt wird.
4. Das Layer-Raster ist in 2 Bereiche unterteilt: Links werden die Layer im Stackup angezeigt, und für jede Signallage im Stackup wird rechts im Bereich Impedance Profile eine Lage angezeigt. Verwenden Sie das Layer-Kontrollkästchen im Profilbereich, um die Impedanzberechnung für diese Lage zu aktivieren. Am obigen Bild als Beispiel und bezogen auf die Layer-Nummer in der ganz linken Spalte haben die Layer L1, L3, L10 und L12 ihr Layer-Kontrollkästchen aktiviert, wodurch sie für Impedanzberechnungen freigeschaltet sind.
5. Wenn Sie im Profilbereich auf eine aktivierte Lage klicken, werden alle Lagen im Layer-Stack ausgeblendet, mit Ausnahme derjenigen, die zur Berechnung der Impedanz für die ausgewählte Signallage verwendet werden (wie im obigen Bild dargestellt). Bearbeiten Sie die Referenzlage(n) dieser Lage in den Spalten Top Ref und Bottom Ref des Bereichs Impedance Profile . Beachten Sie, dass Referenzlage(n) einen Layer-Type von entweder Plane oder Signal haben können. Im obigen Bild ist zum Beispiel Layer L10 im Stackup für Impedanzberechnungen aktiviert, wobei Top Ref auf 9-L9 gesetzt ist, was eine Plane-Lage ist, und Bottom Ref auf 11-L11 gesetzt ist, was eine Signal Lage ist. Die Software geht davon aus, dass eine Signallage, wenn sie als Referenzebene verwendet wird, eine durchgehende Kupferfläche enthält, die mit einem Power- oder Ground-Netz verbunden ist.
6. Aktivieren Sie das Kontrollkästchen Impedance Profile für jede weitere Lage, auf der mit dieser Impedanz geroutet werden soll, und konfigurieren Sie die Referenzebene(n). Bewegen Sie den Mauszeiger über das obige Bild, um das S50-Impedanzprofil für Layer L3 anzuzeigen.
7. Wenn die berechnete Leiterbahnbreite ein Wert ist, der nicht gefertigt werden kann, können Sie die Breiten- und Abstandseinstellungen abstimmen.

Breiten- und Abstandseinstellungen abstimmen

Die Software berechnet die Leiterbahnbreite aus der Zielimpedanz und der Toleranz. Es ist nicht ungewöhnlich, dass die berechnete Leiterbahnbreite ein Wert ist, der nicht gefertigt werden kann, zum Beispiel 0,0683 mm. Der Leiterplattenhersteller wird angeben, welche Materialdicken verfügbar sind und welche Präzision er bei Leiterbahnbreiten erreichen kann. Danach beginnt ein Prozess, bei dem man von den gewünschten Werten ausgeht und dann die Auswirkungen auf die berechneten Impedanzwerte testet, wenn die Abmessungen auf die tatsächlich verfügbaren Werte angepasst werden.

Zur Unterstützung dieses Test- und Abstimmungsprozesses unterstützen die Impedanzrechner Vorwärts- und Rückwärts-Impedanzberechnungen. Der Standardmodus ist vorwärts (Impedanz eingeben, die Software berechnet die Breite). Das  -Symbol kennzeichnet die berechnete Variable.

  Eine Zielimpedanz von 50Ω ergibt eine vorwärts berechnete Breite (W1) von 94,6 µm. Das Bild rechts zeigt die Rückwärtsberechnung, wenn die Breite (W1) auf 95 µm gesetzt ist.

Um die Berechnung umzukehren und verschiedene Leiterbahnbreiten für die ausgewählte Lage zu untersuchen, geben Sie den neuen Width (W1)-Wert ein und drücken Sie die Eingabetaste auf der Tastatur. Die berechneten Werte werden aktualisiert, um die Auswirkungen der Änderung auf diese Breite widerzuspiegeln. Klicken Sie auf die Schaltfläche , um den Rechner wieder in den Vorwärtsberechnungsmodus zu versetzen. Wenn Sie einen neuen Wert in Width (W2) eingeben, wird der Wert Etch geändert.

Um die Ergebnisse für differentielle Übertragungsleitungen zu untersuchen, legen Sie die berechnete Variable fest – entweder Trace Width oder Trace Gap –, indem Sie auf die entsprechende Schaltfläche klicken. Bearbeiten Sie die andere Variable, um Target Impedance zu ändern, oder ändern Sie alternativ Target Impedance, um die Auswirkung auf die andere Variable zu untersuchen.

Ätzfaktor

Die Signalleiterbahnen auf einer Leiterplatte werden hergestellt, indem unerwünschtes Kupfer weggeätzt wird. Da das Ätzmittel das Kupfer an der Oberfläche zuerst angreift, ist dieses Kupfer länger mit dem Ätzmittel in Kontakt. Das Ergebnis ist, dass die fertigen Kanten der Leiterbahn eine Schräge aufweisen, wodurch sich die Querschnittsfläche der fertigen Leiterbahn verringert, wie im folgenden Bild dargestellt.

Die während des Ätzens verlorene Kupferfläche an den Leiterbahnkanten (an beiden Kanten) = X * Y

Das Ausmaß der Schräge wird als Ätzfaktor bezeichnet, wobei gilt:

Etch Factor = Y/X

Wenn Y = X, dann Etch Factor = 1

Bezogen auf das im Bereich Properties gezeigte Bild:

Bewegen Sie den Mauszeiger über das ?, um die Formel anzuzeigen.

Die Standarddefinition für den Ätzfaktor besteht darin, ihn als Verhältnis von trace thickness / amount of over-etching anzugeben. Daraus ergibt sich die folgende Formel:

Etch Factor = T/[0.5(W1-W2)]

Der Nachteil dieses Ansatzes ist, dass Sie, um kein Überätzen anzugeben (d. h. die Leiterbahnkanten sind vertikal), einen Wert von inf (unendlich) für den Ätzfaktor eingeben müssten. Um die Angabe des Ätzgrades zu vereinfachen, wurde die Formel invertiert, sodass ein Wert von 0 (null) eingegeben werden kann, um anzugeben, dass kein Überätzen vorliegt.

Etch = [0.5(W1-W2)]/T

Kupferorientierung

Ein weiteres Fertigungsdetail, das zum Ätzfaktor beiträgt, ist die Orientierung des Kupfers. PCB-Leiterbahnen entstehen, indem unerwünschtes Kupfer aus einer durchgehenden Kupferfolie weggeätzt wird, die auf ein dielektrisches Substrat laminiert ist. Die Kupferorientierung definiert die Richtung, in die sich das Kupfer von diesem Substrat weg erstreckt. Man kann es sich auch als die Richtung vorstellen, aus der das Kupfer geätzt wird, also von oben oder von unten.

  Klicken Sie auf das Kontrollkästchen Trace Inverted, um die Kupferorientierung von Above auf Below umzuschalten.

Oberflächenrauheit des Leiters

Die Oberfläche jeder Kupferlage in einer Leiterplatte weist einen gewissen Rauheitsgrad auf. Während der PCB-Fertigung wird die Oberfläche der Kupferlagen behandelt, um die Rauheit zu erhöhen und so die Haftung zwischen den Kupfer- und Dielektrikschichten zu verbessern. Diese Oberflächenrauheit wird bei Schaltgeschwindigkeiten über 10 GB/s zu einem wesentlichen Beitrag zur Leiterimpedanz. Durch umfangreiche Forschung und Analyse sind Branchenexperten zu dem Schluss gekommen, dass sich die Oberflächenrauheit durch einen Rauheitskorrekturkoeffizienten modellieren lässt, der aus den Werten Surface Roughness und Roughness Factor abgeleitet wird.

RoughnessEinstellungen sind im Modus Layer Stack Manager des Bereichs Properties verfügbar. Diese Parameter werden nur für leitende Lagen verwendet.

Die Oberflächenrauheit wird in die Berechnung der charakteristischen Impedanz einbezogen.

Rauheit:

• Model Type - bevorzugtes Modell zur Berechnung der Auswirkungen der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den untenstehenden Artikeln). Gilt für alle Kupferlagen im Substack.

• Surface Roughness - Wert der Oberflächenrauheit (vom Leiterplattenhersteller erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein; Standardwert ist 0,1 µm

• Roughness Factor - charakterisiert die erwartete maximale Zunahme der Leiterverluste aufgrund des Rauheitseffekts. Geben Sie einen Wert zwischen 1 und 100 ein; Standardwert ist 2.

Weiterführende Literatur

• Practical methodology for analyzing the effect of conductor roughness on signal losses and dispersion in interconnects: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Unified approach to interconnect conductor surface roughness modeling: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

Unterstützung für koplanare Übertragungsleitungsstrukturen

Der Impedanzrechner in Layer Stack Manager unterstützt einfache und differentielle koplanare Strukturen. Erstellen Sie ein neues Impedanzprofil und wählen Sie dann Single-Coplanar oder Differential-Coplanar aus der Dropdown-Liste Type des Impedance Profile aus.

Arbeiten mit koplanaren Strukturen:

• Wie bei den standardmäßigen einfachen und differentiellen Impedanzen werden die Werte für jede Variable automatisch auf Grundlage der benutzerdefinierten Target Impedance und Target Tolerance sowie der physikalischen Eigenschaften der Leiterplattenlagen berechnet. Diese automatisch berechneten Werte können angepasst werden, indem neue Werte in die Bearbeitungsfelder des Modus Layer Stack Manager im Bereich Properties eingegeben werden.
• Um die Signalnetze festzulegen, die mit einer koplanaren Struktur geroutet werden sollen, konfigurieren Sie eine Designregel Routing Width (oder Differential Pairs Routing) mit aktivierter Option Use Impedance Profile und dem ausgewählten erforderlichen koplanaren Impedanzprofil.
• Koplanare Strukturen benötigen auf beiden Seiten der Signalleitung eine Referenzebene; diese kann durch ein von Ihnen platziertes Polygon oder, wenn Stitching-Vias hinzugefügt werden, durch den Befehl Add Shielding to Net erstellt werden (weitere Informationen unten). Wenn Sie ein Polygon platzieren, wird der Abstand zwischen diesem Polygon und der Signalleitung durch den Clearance (S)-Wert definiert, der vom Simbeor-Impedanzrechner bestimmt wird (angezeigt im Bereich Properties, dargestellt in den obigen und unteren Abbildungen). Konfigurieren Sie eine Clearance-Designregel, um den Abstand zwischen dem Referenzpolygon und der Signalleitung zu steuern (Bild anzeigen).
• Bei geerdeten koplanaren Strukturen ist es gängige Praxis, entlang jeder Seite der Signalleiterbahn einen Via-Zaun vorzusehen. Verwenden Sie dazu den Befehl Tools » Via Stitching/Shielding » Add Shielding to Net im PCB-Editor. Neben dem Platzieren von Vias kann dieser Befehl durch Aktivieren der Option Add shielding copper auch ein Polygon um das Signal-Routing platzieren, um den Via-Zaun abzudecken, wie in der Abbildung rechts unten gezeigt.
  ► Erfahren Sie mehr über Via Shielding

  Der Impedanzrechner bestimmt die Signaleigenschaften und Abstände (erste Abbildung); verwenden Sie diesen Abstand in der Einstellung Distance für das Via Shielding.

Auswahl des Lagenmaterials

In einem Design mit kontrollierter Impedanz ist die Auswahl der im Lagenaufbau verwendeten Materialien sehr wichtig.

Das am häufigsten für die Herstellung von Leiterplatten verwendete Material ist zum Beispiel mit Glasfaser verstärktes Epoxidharz (Fiberglas), auf dessen beiden Seiten Kupferfolie aufgebracht ist. Die Dichte des Gewebes des Glasfasergewebes beeinflusst den Wert und die Konstanz der Dielektrizitätskonstante Dk (Permittivität) und des Verlustfaktors Df. Das gewebte Glasfasergewebe ist von Harz umgeben – auch der verwendete Harzanteil ist für die Leistungsfähigkeit des Materials wichtig.

Es gibt eine große Bandbreite verfügbarer Glasfasergewebe. Um die Vorhersagbarkeit und Leistung der glasfaserbasierten Materialien in der Leiterplattenfertigung sicherzustellen, hat die IPC einen Standard für Gewebe:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Die Materialbibliothek

Als Designer können Sie die Materialeigenschaften entweder direkt im Layer Stack Manager bearbeiten oder Materialien aus der Altium Material Library auswählen.

Die gesamte Bibliothek kann im Dialog Altium Material Library dialog angezeigt (und erweitert) werden (Tools » Material Library).

Die Materialien sind in Nutzungskategorien organisiert, auf die über eine Baumstruktur auf der linken Seite des Dialogs zugegriffen wird. Unterhalb dieser Ebene ist jede Nutzungskategorie in Funktionskategorien unterteilt, wie z. B. Conductive layer material, Dielectric layer material, und Surface Layer Material i in der Kategorie PCB layer material.

Material hinzufügen, speichern und laden

Neues Material kann zur Bibliothek hinzugefügt werden, wenn im Baum eine bestimmte Materialkategorie ausgewählt ist. Materialien, die in einer externen Materialbibliothek definiert sind, können geladen werden (Schaltfläche Load), und benutzerdefiniertes Material, das im Dialog Altium Material Library hinzugefügt wurde, kann auch in einer Benutzerbibliothek gespeichert werden (Schaltfläche Save). Es wird nur benutzerdefiniertes Material gespeichert.

Benutzerdefinierte Eigenschaften zu Material hinzufügen

Benutzerdefinierte Eigenschaften können Materialien hinzugefügt werden, die in der Bibliothek aufgeführt sind (Standard- und benutzerdefinierte Materialien). Um eine benutzerdefinierte Eigenschaft hinzuzufügen, wählen Sie zunächst den richtigen Knoten im Baum links aus, um die Materialien festzulegen, denen sie hinzugefügt werden soll, und klicken Sie dann auf die Schaltfläche , um den Dialog Material Library Settings zu öffnen.

Der erforderliche Wert kann dann dem ausgewählten Material im Dialog Altium Material Library hinzugefügt werden; wählen Sie die Zeile aus und klicken Sie auf die Schaltfläche Edit.

Eigenschaften-Bereich

Wenn die Registerkarte Impedance des Layer-Stack-Dokuments aktiv ist, können Sie im Bereich Properties die Anforderungen des Impedance Profile konfigurieren. Das benötigte Impedance Profile kann dann in den Designregeln Routing Width oder Differential Pairs Routing ausgewählt werden.

• Impedance Profile
  • Description – geben Sie eine aussagekräftige Beschreibung ein. Dieses Feld ist optional und wird überall dort angezeigt, wo der Name des Impedance Profile angezeigt wird.
  • Type – verwenden Sie die Dropdown-Liste, um den Impedanztyp auszuwählen. Zur Auswahl stehen Single, Differential, Single-Coplanar und Differential-Coplanar.

• Target Impedance – geben Sie die Impedanz ein, die Sie erreichen möchten.
• Target Tolerance – geben Sie die Toleranz ein, die Sie erreichen möchten. Sie sollten den Leiterplattenfertiger konsultieren, um einen realistischen Toleranzwert zu bestimmen, den der Fertiger liefern kann.
• Transmission Line
  • Trace inverted – aktivieren Sie diese Option, um die Leiterbahn zu invertieren, wie im Bereich Properties gezeigt. Diese Option entspricht der Option Copper Orientation, die angezeigt wird, wenn die Registerkarte Stackup aktiv ist, und definiert die Richtung, in der das Kupfer auf den Kern laminiert wird. Die Kupferorientierung definiert die Richtung, in der das Kupfer von diesem Substrat weg zeigt. Man kann es sich auch als die Richtung vorstellen, aus der das Kupfer geätzt wird, also entweder von oben oder von unten.
  • Etch – der Etch Factor ist = T/[(W1-W2)/2], wodurch die gesamte Querschnittsfläche der Leiterbahn um die quadratische Kupferdicke reduziert wird. Fragen Sie den Leiterplattenfertiger nach Informationen über den Etch, der durch dessen Prozesse erzeugt wird.

• Width (W1) / (W2) – W1 ist die Breite der Leiterbahn, die Sie routen, W2 ist die Breite der oberen Oberfläche dieser Leiterbahn nach dem Ätzen, wobei der Faktor Etch angewendet wird. Für die Leiterbahnbreite steht eine Vorwärts-/Rückwärtsberechnung zur Verfügung. Standardmäßig wird die Breite auf Grundlage der von Ihnen eingegebenen Target Impedance berechnet (Vorwärtsberechnung). Diese Breite kann ein Wert sein, den der Fertiger möglicherweise nicht liefern kann, z. B. 5,978, und er möchte stattdessen einen praktikableren Wert wie 6,0. Sie können 6,0 in das Feld Width eingeben und auf der Tastatur Enter drücken, um die berechneten Werte (Impedance, Deviation usw.) neu zu berechnen. Die Schaltfläche wird grau (inaktiv), und Sie befinden sich nun im Modus der Rückwärtsberechnung. Wenn Sie auf die Schaltfläche klicken, um sie wieder zu aktivieren, sind Sie wieder im Vorwärtsmodus, und Width (W1) kehrt zum berechneten Wert zurück. Mit dieser Funktion können Sie realistische, fertigungsgerechte Breitenoptionen untersuchen. Wenn Sie einen Wert für W2 manuell eingeben, wird der Etch Factor entsprechend aktualisiert.
• Impedance – die Software berechnet die Impedanz auf Grundlage der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Core und Prepreg) sowie der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Etch Factor der Leiterbahn).
• Deviation – dies ist ein Maß für den Unterschied zwischen dem, was Sie wollten (Zielimpedanz), und dem, was Sie erhalten haben (berechnete Impedanz). Die Software berechnet die Impedanzabweichung (das, was Sie basierend auf den eingegebenen Materialien und Abmessungen tatsächlich erhalten) auf Grundlage der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Core und Prepreg) sowie der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Etch Factor der Leiterbahn).
• Delay – dies ist die Zeit, die das Signal benötigt, um vom Sender zum Empfänger zu gelangen.
• Inductance – der Impedanzrechner verwendet den Wert Impedance, um die Induktivität pro Längeneinheit zu berechnen.
• Capacitance – der Impedanzrechner verwendet den Wert Impedance, um die Kapazität pro Längeneinheit zu berechnen.

• Board
  • Stack Symmetry – aktivieren Sie diese Option, um Lagen als passende Paare symmetrisch um die mittlere Dielektrikumschicht herum hinzuzufügen. Wenn diese Option aktiviert ist, wird der Lagenaufbau sofort auf Symmetrie um die zentrale dielektrische Referenzlage geprüft. Wenn ein Paar von Lagen, das den gleichen Abstand zur zentralen dielektrischen Referenzlage hat, nicht identisch ist, wird der Dialog Stack is not symmetric dialog geöffnet.
  • Library Compliance – wenn diese Option aktiviert ist, werden für jede Lage, die aus der Material Library ausgewählt wurde, die aktuellen Lageneigenschaften mit den Werten der Materialdefinition dieser Bibliothek verglichen.

• Substack – diese Informationen gelten für den aktuell ausgewählten Substack (Lagen, Dielektrikum, Dicken usw.). Wenn Sie von einem Substack zu einem anderen wechseln, werden diese Informationen entsprechend aktualisiert (für den aktuell ausgewählten Substack).

• Stack Name – geben Sie einen aussagekräftigen Namen für den Teilaufbau ein. Dieses Feld ist nützlich, wenn dem X/Y-Stackup-Bereich ein Layer-Teilaufbau zugewiesen wird.
• Is Flex – aktivieren, wenn der Teilaufbau flexibel ist.
• Layers – die Gesamtanzahl der Lagen.
• Dielectrics – die Gesamtanzahl der Dielektrika.
• Conductive Thickness – die Dicke der leitfähigen Lage(n). Kupfer-Signallagen werden als leitfähige Lagen bezeichnet.
• Dielectric Thickness – die Dicke der Dielektrikum-Lage(n).
• Total Thickness – die Gesamtdicke der Platine.

• Other
• Roughness – zeigt die Rauheit der leitfähigen Lagen an.
  • Model Type – bevorzugtes Modell zur Berechnung der Auswirkungen der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den untenstehenden Artikeln). Gilt für alle Kupferlagen im Stack (sollte das der Teilaufbau sein?).
  • Surface Roughness – Wert der Oberflächenrauheit (vom Leiterplattenfertiger erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein, Standard ist 0,1 µm
  • Roughness Factor – charakterisiert die erwartete maximale Zunahme der Leiterverluste durch den Rauheitseffekt. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Konfigurieren der Design Rules

Die Routing-Impedanz wird durch Breite und Höhe der Leiterbahn sowie durch die Eigenschaften der umgebenden Dielektrikum-Materialien bestimmt. Auf Grundlage der im Layer Stack Manager definierten Materialeigenschaften werden die erforderlichen Routing-Breiten berechnet, wenn jedes Impedanzprofil erstellt wird. Abhängig von den Materialeigenschaften kann sich die Breite ändern, wenn sich die Routing-Lage ändert. Diese Anforderung, die Breiten beim Wechsel der Routing-Lage anzupassen, wird automatisch durch die zutreffende Routing-Design-Rule verwaltet, die im PCB Rules and Constraints Editor (Design » Rules) konfiguriert ist.

Bei den meisten Platinendesigns wird ein bestimmter Satz von Netzen mit kontrollierter Impedanz geroutet. Ein üblicher Ansatz besteht darin, eine Netzklasse oder Differenzialpaar-Klasse zu erstellen, die diese Netze enthält, und dann eine Routing-Regel zu erstellen, die auf diese Klasse abzielt, wie in den untenstehenden Abbildungen gezeigt.

Normalerweise definieren Sie Min, Max und Preferred Widths manuell, entweder in den oberen Constraint-Einstellungen, um sie auf alle Lagen anzuwenden, oder einzeln für jede Lage im Lagenraster. Für Routing mit kontrollierter Impedanz aktivieren Sie stattdessen die Option Use Impedance Profile und wählen dann das erforderliche Impedanzprofil aus dem Dropdown aus. Wenn dies geschehen ist, ändert sich der Bereich Constraints der Regel. Als Erstes werden Sie bemerken, dass der Bereich der verfügbaren Lagen nicht mehr alle Signallagen der Platine anzeigt. Es werden nun nur noch die im ausgewählten Impedanzprofil aktivierten Lagen angezeigt. Die Werte Preferred Width (und der Differenzialpaar-Abstand) werden aktualisiert, sodass sie die für jede Lage berechneten Breiten (und Abstände) widerspiegeln. Diese Preferred-Werte können nicht bearbeitet werden, die Werte Min und Max jedoch schon. Stellen Sie diese auf geeignete kleinere/größere Werte ein. Die Netze können anschließend wie gewohnt interaktiv geroutet werden.

Design-Rule für Routing-Breite

Für einseitige Netze wird die Routing-Breite durch die Design-Rule Routing Width festgelegt.

Wenn Sie Use an Impedance Profile auswählen, werden die verfügbaren Lagen und Preferred Widths durch das ausgewählte Profil gesteuert.

Design-Rule für Differenzialpaar-Routing

Das Routing von Differenzialpaaren wird durch die Design-Rule Differential Pair Routing gesteuert.

Bei einem Differenzialpaar werden die verfügbaren Lagen, die Preferred Width und der Preferred Gap durch das ausgewählte Profil gesteuert.

► Erfahren Sie mehr über Differential Pair Routing

Design-Rule für Rückstrompfad

Unterbrechungen oder Einschnürungen im Rückstrompfad können durch die Design-Rule Return Path design rule erkannt werden. Die Return-Path-Design-Rule prüft auf einen durchgehenden Signal-Rückstrompfad auf den vorgesehenen Referenzlage(n) oberhalb oder unterhalb der von der Regel erfassten Signale. Der Rückstrompfad kann aus Fills, Regionen und Polygon Pours gebildet werden, die auf der Referenz-Signallage oder einer Plane-Lage platziert sind.

Die Rückstrompfad-Lagen sind die im Impedance Profile definierten Referenzlagen, die in der Design-Rule Return Path ausgewählt wurden. Diese Lagen werden geprüft, um sicherzustellen, dass der angegebene Minimum Gap (Breite über die Signalkante hinaus) entlang des Signalpfads vorhanden ist. Fügen Sie eine neue Design-Rule Return Path in der Regelkategorie High Speed hinzu.

Die Rückstrompfad-Lagen werden im ausgewählten Impedance Profile definiert, und die Pfadbreite (über die Signalkante hinaus) wird durch Minimum Gap festgelegt.

Das folgende Bild zeigt erkannte Rückstrompfad-Fehler für das Signal NetX mit einer Einstellung Minimum Gap von 0.1mm. Es kann einfacher sein, Return-Path-Fehler zu lokalisieren, wenn Sie DRC Violation Display Style so konfigurieren, dass Violation Details, aber nicht das Violation Overlay angezeigt werden (Bild anzeigen) im Dialog Preferences. Dadurch werden die genauen Stellen hervorgehoben, an denen die Regel verletzt wurde, anstatt das gesamte Objekt bzw. die gesamten Objekte mit Regelverletzung. 

► Erfahren Sie mehr über High Speed Design in Altium Designer

Netze mit der erforderlichen Impedanz routen

Während Sie die Platine routen und die Lagen wechseln, passt die Software die Leiterbahnbreite automatisch an die erforderliche Größe an, um die angegebene Impedanz zu erreichen. Dieses interaktive Routing mit kontrollierter Impedanz vereinfacht die Aufgabe, eine Leiterplatte mit kontrollierter Impedanz zu entwerfen, erheblich.

Längenabgleich der Leiterbahnen

Zwei der zentralen Herausforderungen beim Routing eines High-Speed-Designs sind die Kontrolle der Impedanz der Leiterbahnen und der Abgleich der Längen kritischer Netze. Durch impedanzkontrolliertes Routing wird sichergestellt, dass das Signal, das einen Ausgangspin verlässt, von den Ziel-Eingangspins korrekt empfangen wird. Der Abgleich der Leiterbahnlängen stellt sicher, dass timingkritische Signale ihre Zielpins gleichzeitig erreichen. Das Abstimmen und Abgleichen der Leiterbahnlängen ist außerdem ein wesentlicher Bestandteil des Differenzialpaar-Routings.

Dem Routing wurden Akkordeonmuster hinzugefügt, um sicherzustellen, dass die Differenzialpaare gleiche Längen haben.

Die Befehle Interactive Length Tuning und Interactive Diff Pair Length Tuning (Menü Route) bieten eine dynamische Möglichkeit zur Optimierung und Kontrolle von Netz- oder Differenzialpaarlängen, indem Wellenmuster mit variabler Amplitude (Akkordeons) entsprechend dem verfügbaren Platz, den Regeln und den Hindernissen in Ihrem Design eingefügt werden können.

► Erfahren Sie mehr über Length Tuning

Signalintegrität der gerouteten Platine testen

So wie Sie die Netze während der Schaltplanerfassung mit einer angenommenen Routing-Länge und Routing-Impedanz getestet haben, sollten Sie diesen Prozess nach Abschluss des Routings auf der Platine wiederholen, um auf mögliche Impedanzfehlanpassungen und Reflexionsprobleme zu prüfen. Starten Sie den Befehl Signal Integrity aus dem Menü Tools des PCB-Editors. Da die PCB Teil des Projekts ist, werden die im Layer Stack Manager definierten Materialeigenschaften und Abmessungen sowie die tatsächlichen Breiten der Leiterbahnen auf der Platine verwendet, um die für die Signalintegritätstests verwendeten Impedanzen zu berechnen.

Die angegebenen Impedanzen erreichen

Neben dem iterativen Prozess der Dimensionsabstimmung, den Sie durchlaufen, um die korrekten Impedanzen zu erreichen, gibt es weitere Faktoren, die die endgültige Impedanz beeinflussen, die auf Ihrer gefertigten Leiterplatte erreicht wird. Dazu gehören die Konsistenz und Stabilität des in der Leiterplatte verwendeten Dielektrikum-Materials sowie die Konsistenz und Qualität des Ätzprozesses. Wenn Sie eine Leiterplatte mit kontrollierter Impedanz benötigen, sollten Sie dies mit Ihrem Leiterplattenfertiger besprechen. Einige Fertiger können zu Leiterbahngeometrien beraten, wenn Sie ihnen Ihren bevorzugten Stackup zur Verfügung stellen. Viele können außerdem auf jedem von ihnen gefertigten Nutzen einen Impedanz-Testcoupon vorsehen – damit können die tatsächlich auf der Platine erreichten Impedanzen gemessen werden.

Weiterführende Lektüre und Ressourcen

Dieser Artikel bietet eine Einführung in das Thema Signalintegrität und das Design von Leiterplatten mit kontrollierter Impedanz. Nutzen Sie die folgenden Links, um mehr zu erfahren und auf Ressourcen zuzugreifen, die von anerkannten Branchenexperten entwickelt wurden.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed