Kontrollierte Impedanzführung

Mit zunehmenden Schaltgeschwindigkeiten der Bauelemente ist impedanzkontrolliertes Routing zu einem wichtigen Thema für Entwickler digitaler Schaltungen geworden. Diese Seite erläutert, wie Sie die Signalintegritätsanalyse zur Anpassung von Bauteilimpedanzen nutzen können, und stellt die Funktionen für impedanzkontrolliertes Routing im PCB-Editor vor.

In Ingenieurskreisen gibt es ein Sprichwort: Es gibt nur zwei Arten von Elektronikingenieuren, die digitale Schaltungen entwickeln – diejenigen, die bereits Signalintegritätsprobleme hatten, und diejenigen, die sie noch bekommen werden. Vor nicht allzu vielen Jahren war Signalintegrität ein Thema für Spezialisten, mit dem man sich nur bei High-Speed-Designs befassen musste. Die Schaltgeschwindigkeiten der Bauelemente in solchen High-Speed-Designs sind jedoch längst nichts Besonderes mehr, sondern werden zunehmend zum Standard. Mit den Fortschritten in der Technologie integrierter Schaltungen werden Transistoren immer kleiner und können immer schneller schalten. Genau diese Schaltgeschwindigkeit beeinflusst die Integrität digitaler Signale.

Glücklicherweise lassen sich viele potenzielle Signalintegritätsprobleme vermeiden, indem man bewährte Designprinzipien befolgt und die Leiterplatte impedanzkontrolliert auslegt. Dafür sind bestimmte Funktionen der Designwerkzeuge erforderlich: Sie benötigen Analysewerkzeuge, die Netze mit potenziellen Problemen durch Nachschwingen und Reflexionen erkennen, sowie Leiterplatten-Designwerkzeuge, mit denen sich die richtigen Leiterbahnimpedanzen erzielen lassen. Der PCB-Editor in Altium Designer bietet diese Funktionen.

Diese Seite hilft Ihnen zu verstehen, wodurch Signalintegritätsprobleme entstehen und ob Ihre Leiterplatte voraussichtlich davon betroffen sein wird. Außerdem werden die beiden Designansätze erläutert, die Sie anwenden müssen, um potenzielle SI-Probleme zu minimieren: die Anpassung von Bauteilimpedanzen und impedanzkontrolliertes Routing.

Wenn die Leiterbahnführung Teil der Schaltung wird

Mit steigenden Schaltgeschwindigkeiten der Bauelemente wachsen auch die Anforderungen an Leiterplattenentwickler und -hersteller. Sobald die räumliche Ausdehnung der Schaltflanke eines Signals kürzer wird als die Leiterbahn, auf der es sich ausbreitet, muss die Leiterbahn als Teil der Schaltung betrachtet werden. Diese Leiterbahn besitzt eine Impedanz, die als characteristic impedance (Zo) bezeichnet wird.

Die Auswirkungen dieser zusätzlichen Schaltungselemente lassen sich am besten beherrschen, indem die Leiterbahnführung so ausgelegt wird, dass die charakteristische Impedanz über die gesamte Länge konstant bleibt – eine Technik, die als controlled impedance routing bezeichnet wird.

Die Impedanz der Leiterbahnführung wird durch folgende Faktoren bestimmt:

• Cross-sectional area of the trace – ergibt sich aus der Breite, der Höhe (Kupferdicke) und der Neigung der Leiterbahnflanken, die beim Ätzprozess entstehen.
• Distance from the trace to the reference plane(s) – der Rückweg der Signalenergie ist ebenso wichtig wie der Signalweg selbst. Dieser Rückweg folgt dem Signalweg in der bzw. den benachbarten Referenzebenen.
• Properties of the surrounding materials – die Signalenergie ist nicht auf das Kupfer der Leiterbahn beschränkt; aufgrund des Skin-Effekts breitet sie sich auch entlang des dielektrischen Materials aus, das die Leiterbahn umgibt. Die Permittivität des dielektrischen Materials beschreibt, wie stark das Dielektrikum den Fluss dieser Energie beeinflusst.

   
Der Simbeor-Impedanzrechner berechnet die Breite(n), die zum Erreichen der vorgegebenen Impedanz erforderlich sind.

Benötige ich impedanzkontrolliertes Routing?

Muss ich mich wirklich mit impedanzkontrolliertem Routing befassen, fragen Sie sich?

Im Idealfall würde die gesamte Energie, die aus dem Ausgangspin eines Bauteils austritt, in die angeschlossene Leiterbahn auf der Leiterplatte eingekoppelt werden, über die Leiterbahnführung zum Eingangspin der Last am anderen Ende fließen und von dieser Last absorbiert werden. Wird nicht die gesamte Energie von der Last absorbiert, kann die verbleibende Energie in die Leiterbahnführung zurückreflektiert werden und zum Ausgangspin der Quelle zurückfließen. Diese reflektierte Energie kann mit dem ursprünglichen Signal wechselwirken und es je nach Polarität der Energie verstärken oder abschwächen, wodurch Nachschwingen entsteht. Ist dieses Nachschwingen stark genug, beeinträchtigt es die Signalintegrität und führt zu unvorhersehbarem, fehlerhaftem Schaltungsverhalten.

Woher wissen Sie also, ob dies auftreten könnte? Wenn der Quellpin seinen Flankenwechsel abschließen kann, bevor das Signal den Lastpin erreicht, sind die Voraussetzungen dafür gegeben, dass reflektierte Energie Ihr Design beeinträchtigt. Eine gängige Faustregel zur Abschätzung möglicher SI-Probleme ist die „1/3-Anstiegszeit“-Regel. Sie besagt, dass Reflexionen (Nachschwingen) auftreten können, wenn die Signallaufzeit auf der Leiterbahn mehr als ein Drittel der Anstiegszeit beträgt. Hat der Quellpin eine Anstiegszeit von 1 ns, muss eine Leiterbahn mit einer Laufzeit von mehr als 0,33 ns (etwa 2 Zoll in FR4) als Übertragungsleitung betrachtet werden, bei der Signalintegritätsprobleme auftreten können. Wenn Ihre Bauelemente solche Anstiegszeiten aufweisen und Sie wissen, dass Ihre Leiterbahnen entsprechende Längen erreichen werden, können auf der Leiterplatte Signalintegritätsprobleme entstehen.

Wie kontrolliere ich die Impedanzen?

Wie vermeiden Sie, dass Energie zwischen Quelle und Last hin- und herreflektiert wird? Durch Impedanzanpassung. Die Impedanzanpassung stellt sicher, dass die gesamte Energie von der Quelle in die Leiterbahnführung und anschließend von der Leiterbahnführung in die Last eingekoppelt wird. Das Routen einer Leiterplatte unter Berücksichtigung der Impedanz wird als impedanzkontrolliertes Routing bezeichnet. Anders ausgedrückt: Eine Leiterplatte, deren Impedanzen gezielt eingestellt wurden, wird als impedanzkontrollierte Leiterplatte bezeichnet.

Die Impedanzanpassung umfasst zwei unterschiedliche Aspekte: erstens die Anpassung der Bauteile und zweitens die Leiterbahnführung auf der Leiterplatte, mit der die erforderliche Impedanz erzielt wird.

Impedanzanpassung der Bauteile

Eine impedanzkontrollierte Leiterplatte lässt sich nicht allein durch das Routing erzielen. Zunächst müssen Sie die Impedanzen der Bauteile prüfen und gegebenenfalls anpassen.

Idealerweise erkennen Sie Netze mit potenziellen Signalintegritätsproblemen bereits bei der Schaltplanerfassung, sodass eventuell zusätzlich benötigte Terminierungsbauteile noch vor Beginn des Leiterplattenentwurfs berücksichtigt werden können. Da Ausgangspins niederohmig und Eingangspins hochohmig sind, müssen Sie dem Design wahrscheinlich Terminierungsbauteile hinzufügen, um eine Impedanzanpassung zu erreichen.

Sie können bereits während der Schaltplanerfassung eine Signalintegritätsanalyse Ihres Designs durchführen. Wenn Sie den Befehl Tools » Signal Integrity ausführen, wird häufig das Dialogfeld Errors or Warnings angezeigt. Es weist darauf hin, dass nicht allen Bauteilen Signalintegritätsmodelle zugewiesen sind. Die Signalintegritätsanalyse wählt anhand der Bauteilkennzeichnungen automatisch Standardmodelle aus. Klicken Sie auf Continue, um die Standardmodelle zu verwenden, oder auf Model Assignments, um die Modelle zu prüfen und zu ändern. Sie können das Dialogfeld Signal Integrity Model Assignments jederzeit über die Schaltfläche Model Assignments im Panel Signal Integrity öffnen.

Analyse des Designs

Wenn der Befehl Tools » Signal Integrity ausgeführt wird, wird das Design analysiert. Alle potenziell problematischen Netze werden im Panel Signal Integrity gekennzeichnet, wie unten dargestellt.

Prüfung des Designs auf potenzielle Signalintegritätsprobleme während der Schaltplanerfassung.

Über das Panel können Sie eine Reflexionsanalyse für ein ausgewähltes Netz oder mehrere ausgewählte Netze durchführen. Links werden die Analyseergebnisse für alle Netze im Design angezeigt. Wählen Sie ein Netz aus und klicken Sie auf die Schaltfläche  (oder doppelklicken Sie auf einen Netznamen), um dieses Netz in das Feld Net auf der rechten Seite des Panels zu übernehmen. Dort können Sie eine detaillierte Analyse dieses Netzes durchführen, einschließlich:

• Untersuchung der Pins in diesem Netz: Mit einem einfachen Klick können Sie per Cross-Probing zum entsprechenden Pin im Schaltplan navigieren. Mit einem Doppelklick können Sie das diesem Pin zugewiesene Modell prüfen und konfigurieren.
• Aktivierung einer oder mehrerer theoretischer Terminierungsoptionen für dieses Netz.
• Durchführung einer Reflexionsanalyse für das Netz, die eine Reihe von Signalverläufen erzeugt, welche das Verhalten an jedem Pin des Netzes zeigen.

Im Panel können Sie mit möglichen Terminierungskonfigurationen und -werten experimentieren. Beachten Sie, dass im Bereich Termination des oben abgebildeten Panels Signal Integrity die Option Serial Res aktiviert ist. Der darunterliegende Bereich des Panels zeigt einen Serienterminierungswiderstand. Hier legen Sie die minimalen und maximalen theoretischen Werte des Serienterminierungswiderstands fest, die für die Reflexionsanalyse verwendet werden (deaktivieren Sie das Kontrollkästchen Suggest, um eigene Werte einzugeben).

Ergebnisse untersuchen

Wenn Sie auf die Schaltfläche Reflection Waveforms klicken, wird eine genaue Reflexionsanalyse für dieses Netz durchgeführt. Die Ergebnisse werden in einem neuen Signalverlaufsfenster (*.SDF) dargestellt.

Das Signalverlaufsfenster enthält:

• Ein Diagramm für jedes analysierte Netz. Klicken Sie auf die Registerkarten am unteren Fensterrand, um zwischen den Diagrammen zu wechseln.
• In jedem Diagramm eine Kurve für jeden Pin des jeweiligen Netzes, die das Signalverhalten an diesem Pin zeigt.

Die folgenden Abbildungen zeigen zwei Diagramme der Ergebnisse am Eingangspin des Netzes, das in der vorherigen Panel-Abbildung ausgewählt wurde. Das erste Diagramm zeigt den Eingangspin im Netz ohne Terminierung; das zweite Diagramm zeigt sechs Durchläufe: einen für das ursprüngliche, nicht terminierte Netz und anschließend fünf Durchläufe mit dem theoretischen Serienterminierungswiderstand am Quellpin.

Es wurden fünf Durchläufe der Reflexionsanalyse durchgeführt (Wert der Option Sweep Steps = 5), wobei der theoretische Terminierungswiderstand schrittweise von Min = 20 Ohm auf Max = 60 Ohm erhöht wurde. Die fünf Durchläufe (erster Durchlauf bei 20 Ohm, letzter Durchlauf bei 60 Ohm) sind rechts neben dem Diagramm aufgeführt. Durch Klicken auf die jeweilige Beschriftung wird das entsprechende Ergebnis hervorgehoben und der theoretische Terminierungswiderstand unten rechts angezeigt. Für dieses Netz würde ein Serienterminierungswiderstand von 40 Ohm die im rechten Bild ausgewählte Kurve ergeben.

Das linke Diagramm zeigt die Reflexionsanalyse eines Netzes mit potenziellen Signalintegritätsproblemen; das rechte Diagramm zeigt dasselbe Netz mit einem hinzugefügten theoretischen Serienterminierungswiderstand von etwa 40 Ohm.

Was bestimmt die Routing-Impedanz?

Der zweite Schritt zur Realisierung einer Leiterplatte mit kontrollierter Impedanz besteht darin, die Leiterbahnen so zu routen, dass sie eine definierte Impedanz aufweisen. Die Impedanz Ihrer Signalführung wird von mehreren Faktoren beeinflusst, darunter die Abmessungen der Leiterbahnen und die Eigenschaften der zur Leiterplattenfertigung verwendeten Materialien.

Der PCB-Editor enthält die elektromagnetische Signalintegritäts-Engine Simbeor® von Simberian. Die Modellgenauigkeit von Simbeor wird mithilfe fortschrittlicher Algorithmen für die 3D-Vollwellenanalyse, Benchmarking und experimenteller Validierung überprüft. Die Simbeor-Engine unterstützt alle modernen Leiterplattenstrukturen und -materialien.

Simbeor-Version

Der Simbeor SFS

Die Impedanzen werden vom Simbeor SFS berechnet, einem quasistatischen Feldlöser. Simbeor SFS ist ein fortschrittlicher quasistatischer 2D-Feldlöser auf Basis der Momentenmethode, der durch Konvergenzanalysen, Vergleiche und Messungen validiert wurde. Der Löser vernetzt die Grenzflächen von Dielektrika und Leitern und löst die entsprechenden Gleichungen, um frequenzabhängige RLGC-Matrizen für die Telegraphengleichungen zu erstellen.

Simbeor SFS ist kein Vollwellenlöser, da ein solcher zur Bestimmung von Impedanz, Laufzeit oder Dämpfung in Leiterplattenverbindungen aufgrund des Quasi-TEM-Charakters der sich dort ausbreitenden Wellen nicht erforderlich ist. Solche Wellen lassen sich mit RLGC-Parametern, die mit einem quasistatischen 2D-Feldlöser extrahiert werden, präzise simulieren.

Eine besondere Eigenschaft des Simbeor-SFS-Lösers ist die Unterstützung von Modellen für die Leiterrauheit. Beachten Sie, dass er kein mehrschichtiges Leitermodell (Beschichtung) unterstützt und die Rauheit für alle Leiter gleich ist. Der Löser ist quasistatisch, da die Lösung die hochfrequente Dispersion in Mikrostreifenleitungen nicht berücksichtigt (stärkere Konzentration der Felder in einem Dielektrikum mit höherer Dielektrizitätskonstante bei hohen Frequenzen).

► Erfahren Sie mehr über die elektromagnetische Signalintegritätstechnologie von Simberian

Unterstützte Leiterplattenstrukturen

Impedanzen können für die folgenden Leiterplattenstrukturen berechnet werden:

• Mikrostreifenleitung
• Symmetrische Streifenleitung
• Asymmetrische Streifenleitung
• Einzelne und differenzielle koplanare Strukturen
• Mehrere benachbarte dielektrische Lagen mit unterschiedlichen dielektrischen Eigenschaften.

Konfigurieren der Leiterplatte für impedanzkontrolliertes Routing

Beim impedanzkontrollierten Routing werden die Abmessungen der Leiterbahnen und die Eigenschaften der Leiterplattenmaterialien so konfiguriert, dass eine bestimmte Impedanz erreicht wird. Dies erfolgt im Layer Stack Manager des PCB-Editors. Um den Layer Stack Manager, zu öffnen, wählen Sie Design » Layer Stack Manager in den Hauptmenüs. Der Layer Stack Manager wird wie ein Schaltplanblatt, die Leiterplatte und andere Dokumenttypen in einem Dokumenteditor geöffnet.

Die zum Erreichen einer bestimmten Impedanz erforderliche Leiterbahnbreite wird im Rahmen des Impedanzprofils berechnet, das auf der Registerkarte Impedance des Layer Stack Manager konfiguriert wird.

Die Berechnung basiert auf:

• den Werten für Target Impedance, Target Tolerance und Roughness, die Sie auf der Registerkarte Impedance konfigurieren, und
• den auf der Registerkarte Stackup festgelegten Materialeinstellungen, darunter:
  • die Dicke der Signallage,
  • die Dicke der umgebenden dielektrischen Lagen (die Abstände zu den Referenzflächen) und 
  • die Eigenschaften des dielektrischen Materials (Permittivität Dk und Verlustfaktor Df).

Wenn diese korrekt konfiguriert sind, verfügt der Impedanzrechner über ausreichende Informationen, um Folgendes zu berechnen:

• Leiterbahnbreite
• Berechnete Impedanz (Z)
• Gleichtaktimpedanz (Zcomm)
• Impedanzabweichung (Z Deviation)
• Signallaufzeit (Tp)
• Induktivität pro Längeneinheit (p.u.l.)
• Kapazität pro Längeneinheit (p.u.l.)

Die berechneten Werte werden im Bereich Transmission Line des Panels Properties angezeigt, wenn im Layer Stack Manager die Registerkarte Impedance ausgewählt ist, wie unten dargestellt.

Ein 50Ω-Impedanzprofil für einzelne Netze, die auf der obersten Lage geroutet werden. Bewegen Sie den Mauszeiger über das Bild, um die Einstellungen desselben Profils für Lage L3 anzuzeigen (Bild mit freundlicher Genehmigung von FEDEVEL Open Source, www.fedevel.com).

Konfigurieren des Lagenaufbaus

Main page: Definieren des Lagenaufbaus

Die Kupfer- und dielektrischen Fertigungslagen werden auf der Registerkarte Stackup des Layer Stack Manager konfiguriert.

• Auf dieser Registerkarte werden Lagen hinzugefügt, entfernt und konfiguriert. Bei einem Starrflex-Design werden hier außerdem Lagen aktiviert und deaktiviert.
• Die Eigenschaften der aktuell ausgewählten Lage können direkt in der Tabelle oder im Panel Properties bearbeitet werden. Klicken Sie unten im Designbereich auf die Schaltfläche  , um das Panel einzublenden.
• Klicken Sie mit der rechten Maustaste in die Lagentabelle oder verwenden Sie die Befehle unter Edit » Add Layer, um eine Lage hinzuzufügen. Beim Hinzufügen einer Kupferlage wird auch eine dielektrische Lage hinzugefügt, wenn eine vorhandene benachbarte Lage ebenfalls eine Kupferlage ist.
• Wenn die Option Stack Symmetry im Bereich „Board“ des Panels Properties aktiviert ist, werden Lagen in aufeinander abgestimmten Paaren symmetrisch zur mittleren dielektrischen Lage hinzugefügt.
• Das Lagenmaterial kann entweder in die ausgewählte Materialzelle eingegeben oder im Dialogfeld Select Material ausgewählt werden. Klicken Sie zum Öffnen auf die Schaltfläche mit den Auslassungspunkten ().
• Einer Kupferlage kann eine Oberflächenbeschichtung hinzugefügt werden. Verwenden Sie das Untermenü Add Layer, um der aktuell ausgewählten Kupferlage eine Surface Finish-Lage hinzuzufügen. Klicken Sie anschließend auf die Schaltfläche mit den Auslassungspunkten für die neue Oberflächenbeschichtungslage, um den Beschichtungstyp auszuwählen.
• Die ausgewählte Lage kann innerhalb der Lagen desselben Typs über das Kontextmenü oder die Menüs unter Edit nach oben oder unten verschoben werden.
• Der Bereich Board des Panels Properties enthält Optionen zum Erzwingen von Stack Symmetry und Library Compliance. Mehr dazu weiter unten.
• Der Bereich Board des Panels Properties zeigt eine Zusammenfassung des aktuell ausgewählten Lagenaufbaus (oder Teil-Lagenaufbaus bei einem Starrflex-Design mit mehreren Lagenaufbauten).

Überlegungen zum Lagenaufbau

Eine grundlegende Voraussetzung für die Impedanzkontrolle ist ein Signalrückstrompfad unter jedem Signalpfad. Die Simbeor-SI-Engine unterstützt sowohl Versorgungslagen als auch Signallagen, die mit einem Polygon bedeckt sind. Diese Rückstromlagen sollten über den Lagenaufbau der Leiterplatte verteilt sein. Idealerweise sind sie so angeordnet, dass jede Signallage mit impedanzkontrolliertem Routing an mindestens eine Rückstromlage angrenzt. Die benachbarte Rückstromlage stellt den Signalrückstrompfad bereit – aus Gründen, auf die hier nicht näher eingegangen wird, unabhängig von der über diese Fläche verteilten Gleichspannung.

Der durch die Fläche fließende Rückstrom versucht, demselben physischen Pfad wie die Leiterbahn auf der Signallage zu folgen. Daher ist es wichtig, Unterbrechungen wie eine Aufteilung oder einen Ausschnitt in der Rückstromlage unter kritischen Signalleiterbahnen zu vermeiden.

Neben der Auswahl einer geeigneten Reihenfolge für Signal- und Versorgungslagen müssen Sie auch die Materialeigenschaften jeder Lage definieren, darunter:

• Kupferdicke
• Dielektrikumsdicke
• Dielektrizitätskonstante

Diese Werte und die Leiterbahnbreite beeinflussen gemeinsam die resultierende Impedanz. Um die erforderliche Impedanz zu erreichen, müssen alle diese Werte aufeinander abgestimmt werden. Beachten Sie, dass die möglichen Kupfer- und Dielektrikumsdicken auch durch die bei Ihrem Leiterplattenhersteller verfügbaren Materialien eingeschränkt sein können.

► Erfahren Sie mehr über mögliche Lagenaufbauten

Definieren der Impedanzprofile

Die Simbeor-Engine ist in den Layer Stack Manager (Design » Layer Stack Manager) des PCB-Editors integriert. Um den Lagenaufbau für impedanzkontrolliertes Routing zu konfigurieren, wechseln Sie zur Registerkarte Layer Stack Manager's Impedance. Dort können Sie ein Impedanzprofil hinzufügen und konfigurieren.

Ein 50Ω-Impedanzprofil für einzelne Netze, die auf der obersten Lage geroutet werden. Bewegen Sie den Mauszeiger über das Bild, um die Einstellungen desselben Profils für Lage L3 anzuzeigen.

Hinweise zum Erstellen und Konfigurieren eines Impedanzprofils:

1. Wechseln Sie im Layer Stack Manager zur Registerkarte Impedance, wie oben dargestellt.
2. Klicken Sie auf die Schaltfläche (oder auf die Schaltfläche , wenn bereits ein Profil definiert ist), um ein neues Profil hinzuzufügen.
3. Definieren Sie die erforderlichen Impedanzparameter Type, Target Impedance und Target Tolerance im Panel Properties. Die Angabe Description ist optional und wird überall dort angezeigt, wo der Name des Impedanzprofils erscheint.
4. Die Lagentabelle ist in zwei Bereiche unterteilt: Links werden die Lagen des Lagenaufbaus angezeigt. Rechts wird für jede Signallage des Lagenaufbaus eine Lage im Bereich „Impedanzprofil“ angezeigt. Aktivieren Sie das Kontrollkästchen der jeweiligen Lage im Profilbereich, um die Impedanzberechnung für diese Lage zu aktivieren. Im obigen Bild sind beispielsweise, bezogen auf die Lagennummern in der Spalte ganz links, die Kontrollkästchen für die Lagen L1, L3, L10 und L12 aktiviert. Damit sind diese Lagen für die Impedanzberechnung freigegeben.
5. Wenn Sie im Bereich „Profile“ auf eine aktivierte Lage klicken, werden alle Lagen im Lagenaufbau abgeblendet, mit Ausnahme derjenigen, die zur Berechnung der Impedanz für die ausgewählte Signallage verwendet werden (wie in der Abbildung oben gezeigt). Bearbeiten Sie die Referenzlage(n) dieser Lage in den Spalten Top Ref und Bottom Ref des Bereichs Impedance Profile . Beachten Sie, dass Referenzlagen eine Lage Type vom Typ Plane oder Signal sein können. In der Abbildung oben ist beispielsweise die Lage L10 im Lagenaufbau für Impedanzberechnungen aktiviert, wobei Top Ref auf 9-L9 eingestellt ist, eine Lage vom Typ Plane, und Bottom Ref auf 11-L11, eine Lage vom Typ Signal. Die Software geht davon aus, dass eine als Referenzfläche verwendete Signallage eine durchgehende Kupferfläche enthält, die mit einem Versorgungs- oder Massenetz verbunden ist.
6. Aktivieren Sie das Kontrollkästchen Impedance Profile für jede weitere Lage, auf der Leiterbahnen mit dieser Impedanz geführt werden sollen, und konfigurieren Sie die Referenzfläche(n). Bewegen Sie den Mauszeiger über die Abbildung oben, um das Impedanzprofil S50 für Lage L3 anzuzeigen.
7. Wenn die berechnete Leiterbahnbreite einem Wert entspricht, der nicht gefertigt werden kann, können Sie die Einstellungen für Breite und Abstand abstimmen.

Abstimmen der Einstellungen für Breite und Abstand

Die Software berechnet die Leiterbahnbreite aus der Zielimpedanz und der Toleranz. Es kommt häufig vor, dass die berechnete Leiterbahnbreite einem nicht fertigbaren Wert entspricht, beispielsweise 0,0683 mm. Der Leiterplattenhersteller teilt Ihnen mit, welche Materialdicken verfügbar sind und welche Genauigkeit er bei Leiterbahnbreiten erreichen kann. Anschließend gehen Sie von den gewünschten Werten aus und prüfen, wie sich die Anpassung der Abmessungen an die verfügbaren Fertigungsmöglichkeiten auf die berechneten Impedanzwerte auswirkt.

Um dieses Prüfen und Abstimmen der Einstellungen zu unterstützen, ermöglichen die Impedanzrechner sowohl Vorwärts- als auch Rückwärtsberechnungen der Impedanz. Standardmäßig wird die Vorwärtsberechnung verwendet: Sie geben die Impedanz ein, und die Software berechnet die Breite. Das Symbol  kennzeichnet die berechnete Variable.

  Eine Zielimpedanz von 50Ω ergibt bei der Vorwärtsberechnung eine Breite (W1) von 94,6 µm. Die Abbildung rechts zeigt die Rückwärtsberechnung, wenn die Breite (W1) auf 95 µm eingestellt wird.

Um die Berechnungsrichtung umzukehren und verschiedene Leiterbahnbreiten für die ausgewählte Lage zu untersuchen, geben Sie einen neuen Wert für Width (W1) ein und drücken Sie die Eingabetaste. Die berechneten Werte werden aktualisiert und zeigen die Auswirkungen der geänderten Breite. Klicken Sie auf die Schaltfläche  , um den Rechner wieder in den Modus für die Vorwärtsberechnung zu versetzen. Wenn Sie einen neuen Wert für Width (W2) eingeben, ändert sich der Wert für Etch.

Um die Ergebnisse für eine differenzielle Übertragungsleitung zu untersuchen, wählen Sie die zu berechnende Variable – entweder Trace Width oder Trace Gap – durch Klicken auf die entsprechende Schaltfläche aus. Bearbeiten Sie die andere Variable, um Target Impedance zu ändern, oder ändern Sie alternativ Target Impedance, um die Auswirkungen auf die andere Variable zu untersuchen.

Ätzfaktor

Die Signalleiterbahnen einer Leiterplatte werden durch Wegätzen des nicht benötigten Kupfers hergestellt. Da das Ätzmittel das Kupfer zunächst an der Oberfläche abträgt, ist das Kupfer dort länger mit dem Ätzmittel in Kontakt. Dadurch entstehen schräge Leiterbahnflanken, die die Querschnittsfläche der fertigen Leiterbahn verringern, wie in der folgenden Abbildung gezeigt.

Die beim Ätzen verlorene Kupferfläche an den Leiterbahnflanken (an beiden Seiten) = X * Y

Das Ausmaß der Flankenschräge wird durch den Ätzfaktor beschrieben. Dabei gilt:

Etch Factor = Y/X

Wenn Y = X, dann Etch Factor = 1

Bezogen auf die Abbildung im Panel Properties:

Bewegen Sie den Mauszeiger über das ?, um die Formel anzuzeigen.

In der Standarddefinition wird der Ätzfaktor als Verhältnis von  trace thickness / amount of over-etching angegeben. Daraus ergibt sich die folgende Formel:

Etch Factor = T/[0.5(W1-W2)]

Der Nachteil dieses Ansatzes besteht darin, dass Sie für den Ätzfaktor den Wert inf (unendlich) eingeben müssten, um keine Unterätzung anzugeben, also senkrechte Leiterbahnflanken. Um die Angabe des Ätzabtrags zu vereinfachen, wurde die Formel umgekehrt, sodass mit dem Wert 0 (null) angegeben werden kann, dass keine Unterätzung vorliegt.

Etch = [0.5(W1-W2)]/T

Kupferausrichtung

Ein weiteres Fertigungsdetail, das zum Ätzfaktor beiträgt, ist die Ausrichtung des Kupfers. Leiterbahnen entstehen, indem nicht benötigtes Kupfer aus einer durchgehenden Kupferfolie weggeätzt wird, die auf ein dielektrisches Substrat laminiert ist. Die Kupferausrichtung definiert die Richtung, in der das Kupfer von diesem Substrat absteht. Sie können sich darunter auch die Richtung vorstellen, aus der das Kupfer geätzt wird: entweder von oben oder von unten.

  Klicken Sie auf das Kontrollkästchen „Trace Inverted“, um die Kupferausrichtung von oben („Above“) nach unten („Below“) umzuschalten.

Oberflächenrauheit der Leiter

Die Oberfläche jeder Kupferlage einer Leiterplatte weist eine gewisse Rauheit auf. Bei der Leiterplattenfertigung werden die Oberflächen der Kupferlagen behandelt, um ihre Rauheit zu erhöhen und so die Haftung zwischen Kupfer- und Dielektrikumslagen zu verbessern. Bei Schaltgeschwindigkeiten über 10 GB/s beeinflusst diese Oberflächenrauheit die Leiterimpedanz erheblich. Umfangreiche Forschungen und Analysen haben Branchenexperten zu dem Schluss geführt, dass sich die Oberflächenrauheit durch einen Rauheitskorrekturkoeffizienten modellieren lässt, der aus den Werten Surface Roughness und Roughness Factor abgeleitet wird.

RoughnessDie Einstellungen sind im Modus Layer Stack Manager des Panels Properties verfügbar. Diese Parameter werden nur für leitfähige Lagen verwendet.

Die Oberflächenrauheit wird bei der Berechnung des Wellenwiderstands berücksichtigt.

Rauheit:

• Model Type – bevorzugtes Modell zur Berechnung des Einflusses der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den unten aufgeführten Artikeln). Gilt für alle Kupferlagen im Teillagenaufbau.

• Surface Roughness – Wert der Oberflächenrauheit (beim Leiterplattenhersteller erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein. Der Standardwert beträgt 0,1 µm.

• Roughness Factor – beschreibt die maximal zu erwartende Zunahme der Leiterverluste durch den Rauheitseffekt. Geben Sie einen Wert zwischen 1 und 100 ein. Der Standardwert ist 2.

Weiterführende Literatur

• Praktische Methodik zur Analyse des Einflusses der Leiterrauheit auf Signalverluste und Dispersion in Verbindungsstrukturen: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Einheitlicher Ansatz zur Modellierung der Oberflächenrauheit von Leitern in Verbindungsstrukturen: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

Unterstützung für koplanare Übertragungsleitungsstrukturen

Der Impedanzrechner im Layer Stack Manager unterstützt unsymmetrische und differenzielle koplanare Strukturen. Erstellen Sie ein neues Impedanzprofil und wählen Sie anschließend Single-Coplanar oder Differential-Coplanar aus der Dropdown-Liste Type des Impedanzprofils.

Arbeiten mit koplanaren Strukturen:

• Wie bei den standardmäßigen unsymmetrischen und differenziellen Impedanzen werden die Werte für jede Variable anhand der benutzerdefinierten Werte für Target Impedance und Target Tolerance sowie der physikalischen Eigenschaften der Leiterplattenlagen automatisch berechnet. Diese automatisch berechneten Werte lassen sich anpassen, indem Sie neue Werte in die Eingabefelder des Modus Layer Stack Manager im Panel Properties eingeben.
• Um die Signalnetze festzulegen, die mit einer koplanaren Struktur geroutet werden sollen, konfigurieren Sie eine Designregel vom Typ Routing-Breite (oder Routing differenzieller Paare), aktivieren Sie dabei die Option Use Impedance Profile und wählen Sie das erforderliche koplanare Impedanzprofil aus.
• Koplanare Strukturen benötigen auf beiden Seiten der Signalführung eine Referenzfläche. Diese kann durch ein von Ihnen platziertes Polygon oder, wenn Stitching-Vias hinzugefügt werden, mit dem Befehl Add Shielding to Net erstellt werden (weitere Informationen unten). Wenn Sie ein Polygon platzieren, wird der Abstand zwischen diesem Polygon und der Signalführung durch den vom Simbeor-Impedanzrechner ermittelten Wert Clearance (S) definiert (angezeigt im Panel Properties, siehe Abbildungen oben und unten). Konfigurieren Sie eine Abstands-Designregel, um den Abstand zwischen dem Referenzpolygon und der Signalführung zu steuern (Abbildung anzeigen).
• Bei geerdeten koplanaren Strukturen ist es üblich, auf beiden Seiten der Signalleiterbahn einen Via-Zaun vorzusehen. Verwenden Sie hierzu den Befehl Tools » Via Stitching/Shielding » Add Shielding to Net im PCB-Editor. Neben dem Platzieren von Vias kann dieser Befehl durch Aktivieren der Option Add shielding copper auch ein Polygon um die Signalführung platzieren, das den Via-Zaun abdeckt, wie in der Abbildung unten rechts gezeigt.
  ► Erfahren Sie mehr über Via-Abschirmung

  Der Impedanzrechner ermittelt die Signaleigenschaften und Abstände (erste Abbildung). Verwenden Sie diesen Abstand in der Abstandseinstellung der Via-Abschirmung.

Auswählen des Lagenmaterials

Bei einem Design mit kontrollierter Impedanz ist die Auswahl der im Lagenaufbau verwendeten Materialien sehr wichtig.

Das am häufigsten zur Herstellung von Leiterplatten verwendete Material ist beispielsweise glasfaserverstärktes Epoxidharz, auf dessen beiden Seiten Kupferfolie aufgebracht ist. Die Webdichte des Glasfasergewebes beeinflusst den Wert und die Konstanz der Dielektrizitätskonstante Dk (Permittivität) sowie des Verlustfaktors Df. Das Glasfasergewebe ist von Harz umgeben – auch der verwendete Harzanteil ist für die Materialeigenschaften wichtig.

Es ist eine große Auswahl an Glasfasergeweben verfügbar. Um die Vorhersagbarkeit und Leistungsfähigkeit der bei der Leiterplattenfertigung verwendeten glasfaserbasierten Materialien sicherzustellen, hat der IPC einen Standard für Gewebe festgelegt:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Die Materialbibliothek

Als Entwickler können Sie die Materialeigenschaften entweder direkt im Layer Stack Manager bearbeiten oder Materialien aus der Altium Material Library auswählen.

Die gesamte Bibliothek kann im Dialog Altium Material Library (Tools » Material Library) angezeigt und erweitert werden.

Die Materialien sind nach Verwendungskategorien geordnet, auf die Sie über eine Baumstruktur auf der linken Seite des Dialogs zugreifen können. Unterhalb dieser Ebene ist jede Verwendungskategorie in funktionale Kategorien unterteilt, beispielsweise Conductive layer material, Dielectric layer material, und Surface Layer Material i in der Kategorie PCB layer material.

Hinzufügen, Speichern und Laden von Material

Neues Material kann zur Bibliothek hinzugefügt werden, wenn in der Baumstruktur eine bestimmte Materialkategorie ausgewählt ist. Materialien, die in einer externen Materialbibliothek definiert sind, können geladen werden (Schaltfläche Load). Benutzerdefiniertes Material, das im Dialog Altium Material Library hinzugefügt wurde, kann auch in einer Benutzerbibliothek gespeichert werden (Schaltfläche Save). Es wird nur benutzerdefiniertes Material gespeichert.

Hinzufügen benutzerdefinierter Eigenschaften zu Material

Den in der Bibliothek aufgeführten Materialien (Standardmaterialien und benutzerdefinierten Materialien) können benutzerdefinierte Eigenschaften hinzugefügt werden. Um eine benutzerdefinierte Eigenschaft hinzuzufügen, wählen Sie zunächst den entsprechenden Knoten in der Baumstruktur auf der linken Seite aus, um festzulegen, welchen Materialien sie hinzugefügt werden soll. Klicken Sie anschließend auf die Schaltfläche  , um den Dialog Material Library Settings zu öffnen.

Der erforderliche Wert kann dann im Dialog Altium Material Library zum ausgewählten Material hinzugefügt werden. Wählen Sie die Zeile aus und klicken Sie auf die Schaltfläche Edit.

Eigenschaften-Panel

Wenn die Registerkarte Impedance des Lagenaufbau-Dokuments aktiv ist, können Sie im Panel Properties die Anforderungen an das Impedanzprofil konfigurieren. Das erforderliche Impedanzprofil kann anschließend in den Designregeln für die Routing-Breite oder das Routing differenzieller Paare ausgewählt werden.

• Impedance Profile
  • Description – Geben Sie eine aussagekräftige Beschreibung ein. Dieses Feld ist optional und wird überall dort angezeigt, wo der Name des Impedanzprofils angezeigt wird.
  • Type – Wählen Sie den Impedanztyp aus der Dropdown-Liste aus. Zur Auswahl stehen Single, Differential, Single-Coplanar und Differential-Coplanar.

• Target Impedance – Geben Sie die gewünschte Impedanz ein.
• Target Tolerance – geben Sie die gewünschte Toleranz ein. Stimmen Sie sich mit dem Leiterplattenhersteller ab, um einen realistischen Toleranzwert festzulegen, den dieser einhalten kann.
• Transmission Line
  • Trace inverted – aktivieren Sie diese Option, um die Leiterbahn umzukehren, wie im Panel Properties dargestellt. Diese Option entspricht der Option Copper Orientation, die bei aktiver Registerkarte Stackup angezeigt wird, und legt fest, in welcher Richtung das Kupfer auf den Kern laminiert wird. Die Kupferausrichtung bestimmt, in welche Richtung das Kupfer von diesem Substrat absteht. Sie können sich dies auch als die Richtung vorstellen, aus der das Kupfer geätzt wird – entweder von oben oder von unten.
  • Etch – der Ätzfaktor ist = T/[(W1-W2)/2], wodurch sich die gesamte Querschnittsfläche der Leiterbahn um das Quadrat der Kupferdicke verringert. Wenden Sie sich an den Leiterplattenhersteller, um Informationen zum Etch zu erhalten, der durch dessen Fertigungsprozesse entsteht.

• Width (W1) / (W2) – W1 ist die Breite der Leiterbahn, die Sie routen. W2 ist die Breite der oberen Oberfläche dieser Leiterbahn nach dem Ätzen unter Berücksichtigung des Faktors Etch. Für die Leiterbahnbreite steht eine Vorwärts-/Rückwärtsberechnung zur Verfügung. Standardmäßig wird die Breite anhand des von Ihnen eingegebenen Target Impedance berechnet (Vorwärtsberechnung). Dabei kann sich ein Wert ergeben, den der Hersteller möglicherweise nicht fertigen kann, beispielsweise 5,978. Er wird stattdessen einen praktikableren Wert wie 6,0 bevorzugen. Sie können 6,0 in das Feld Width eingeben und auf der Tastatur Enter drücken, um die berechneten Werte (Impedance, Deviation usw.) neu zu berechnen. Die Schaltfläche wird grau (inaktiv), und Sie befinden sich nun im Modus für die Rückwärtsberechnung. Wenn Sie auf die Schaltfläche klicken, um sie zu aktivieren, befinden Sie sich wieder im Vorwärtsmodus, und Width (W1) wird auf den berechneten Wert zurückgesetzt. Mit dieser Funktion können Sie realistisch fertigbare Leiterbahnbreiten prüfen. Wenn Sie einen Wert für W2 manuell eingeben, wird der Ätzfaktor entsprechend angepasst.
• Impedance – die Software berechnet die Impedanz anhand der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Ätzfaktor der Leiterbahn).
• Deviation – dies ist ein Maß für die Differenz zwischen dem gewünschten Wert (Zielimpedanz) und dem erreichten Wert (berechnete Impedanz). Die Software berechnet die Impedanzabweichung (das tatsächliche Ergebnis auf Grundlage der eingegebenen Materialien und Abmessungen) anhand der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch Breite, Dicke und Ätzfaktor der Leiterbahn).
• Delay – dies ist die Zeit, die das Signal benötigt, um vom Sender zum Empfänger zu gelangen.
• Inductance – der Impedanzrechner verwendet den Wert Impedance, um die Induktivität pro Längeneinheit zu berechnen.
• Capacitance – der Impedanzrechner verwendet den Wert Impedance, um die Kapazität pro Längeneinheit zu berechnen.

• Board
  • Stack Symmetry – aktivieren Sie diese Option, um Lagen in zueinander passenden Paaren symmetrisch um die mittlere dielektrische Lage hinzuzufügen. Nach dem Aktivieren wird der Lagenaufbau sofort auf Symmetrie bezüglich der mittleren dielektrischen Lage geprüft. Wenn ein Lagenpaar, dessen Lagen den gleichen Abstand zur mittleren dielektrischen Referenzlage haben, nicht identisch ist, öffnet sich der Dialog Lagenaufbau ist nicht symmetrisch.
  • Library Compliance – wenn diese Option aktiviert ist, werden für jede aus der Materialbibliothek ausgewählte Lage die aktuellen Lageneigenschaften mit den Werten der entsprechenden Materialdefinition in der Bibliothek abgeglichen.

• Substack – diese Informationen beziehen sich auf den aktuell ausgewählten Teillagenaufbau (Lagen, Dielektrikum, Dicken usw.). Wenn Sie zwischen Teillagenaufbauten wechseln, werden diese Informationen entsprechend aktualisiert (für den aktuell ausgewählten Teillagenaufbau).

• Stack Name – geben Sie einen aussagekräftigen Namen für den Teillagenaufbau ein. Dieses Feld ist hilfreich, wenn dem X/Y-Lagenaufbaubereich ein Teillagenaufbau zugewiesen wird.
• Is Flex – aktivieren Sie diese Option, wenn der Teillagenaufbau flexibel ist.
• Layers – die Gesamtzahl der Lagen.
• Dielectrics – die Gesamtzahl der Dielektrika.
• Conductive Thickness – die Dicke der leitfähigen Lage(n). Kupfer-Signallagen werden als leitfähige Lagen bezeichnet.
• Dielectric Thickness – die Dicke der dielektrischen Lage(n).
• Total Thickness – die Gesamtdicke der Leiterplatte.

• Other
• Roughness – zeigt die Rauheit der leitfähigen Lagen an.
  • Model Type – bevorzugtes Modell zur Berechnung des Einflusses der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den unten aufgeführten Artikeln). Gilt für alle Kupferlagen im Lagenaufbau (sollte es hier Teillagenaufbau heißen?).
  • Surface Roughness – Wert der Oberflächenrauheit (bei Ihrem Hersteller erhältlich). Geben Sie einen Wert zwischen 0 und 10 µm ein. Der Standardwert beträgt 0,1 µm.
  • Roughness Factor – charakterisiert die erwartete maximale Zunahme der Leiterverluste durch den Rauheitseffekt. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Konfigurieren der Designregeln

Die Leiterbahnimpedanz wird durch die Breite und Höhe der Leiterbahn sowie die Eigenschaften der umgebenden dielektrischen Materialien bestimmt. Auf Grundlage der in Layer Stack Manager definierten Materialeigenschaften werden beim Erstellen jedes Impedanzprofils die erforderlichen Leiterbahnbreiten berechnet. Je nach Materialeigenschaften kann sich die Breite beim Wechsel der Routing-Lage ändern. Die erforderliche Anpassung der Breite beim Wechsel der Routing-Lage wird automatisch durch die entsprechende Routing-Designregel gesteuert, die im Editor für Leiterplattenregeln und -beschränkungen (Design » Rules) konfiguriert ist.

Bei den meisten Leiterplattendesigns wird eine bestimmte Gruppe von Netzen mit kontrollierter Impedanz geroutet. Ein gängiger Ansatz besteht darin, eine Netzklasse oder Differenzialpaarklasse zu erstellen, die diese Netze enthält, und anschließend eine Routing-Regel für diese Klasse zu erstellen, wie in den folgenden Abbildungen gezeigt.

Normalerweise legen Sie Min, Max und Preferred Widths manuell fest – entweder in den oberen Beschränkungseinstellungen, um sie auf alle Lagen anzuwenden, oder einzeln für jede Lage in der Lagentabelle. Für impedanzkontrolliertes Routing aktivieren Sie stattdessen die Option Use Impedance Profile und wählen anschließend das erforderliche Impedanzprofil aus der Dropdown-Liste aus. Dadurch ändert sich der Bereich Constraints der Regel. Zunächst werden Sie feststellen, dass im Bereich der verfügbaren Lagen nicht mehr alle Signallagen der Leiterplatte angezeigt werden. Es werden jetzt nur noch die Lagen angezeigt, die im ausgewählten Impedanzprofil aktiviert sind. Die Werte für Preferred Width (und der Differenzialpaarabstand) werden aktualisiert und entsprechen den für jede Lage berechneten Breiten (und Abständen). Diese bevorzugten Werte können nicht bearbeitet werden, die Werte für Min und Max hingegen schon. Stellen Sie diese auf geeignete kleinere bzw. größere Werte ein. Die Netze können anschließend wie gewohnt interaktiv geroutet werden.

Designregel für die Leiterbahnbreite

Bei einseitigen Netzen wird die Leiterbahnbreite durch die Designregel Routing Width definiert.

Wenn Sie die Verwendung eines Impedanzprofils auswählen, werden die verfügbaren Lagen und die bevorzugten Breiten durch das ausgewählte Profil vorgegeben.

Designregel für das Routing von Differenzpaaren

Das Routing von Differenzpaaren wird durch die Designregel Differential Pair Routing gesteuert.

Bei einem Differenzpaar werden die verfügbaren Lagen, die bevorzugte Breite und der bevorzugte Abstand durch das ausgewählte Profil vorgegeben.

► Erfahren Sie mehr über das Routing von Differenzpaaren

Designregel für den Rückstrompfad

Unterbrechungen oder Engstellen im Rückstrompfad können mit der Designregel Return Path erkannt werden. Die Designregel Return Path prüft, ob auf den festgelegten Referenzlagen oberhalb oder unterhalb der von der Regel erfassten Signale ein durchgängiger Signalrückstrompfad vorhanden ist. Der Rückstrompfad kann aus Füllflächen, Regionen und Polygonflächen auf der Referenz-Signallage oder einer Versorgungslage bestehen.

Die Lagen des Rückstrompfads sind die Referenzlagen, die im Impedance Profile definiert sind, das in der Designregel Return Path ausgewählt wurde. Diese Lagen werden darauf geprüft, ob die angegebene Minimum Gap (Breite über den Signalrand hinaus) entlang des Signalverlaufs vorhanden ist. Fügen Sie in der Regelkategorie High Speed eine neue Designregel Return Path hinzu.

Die Lagen des Rückstrompfads werden im ausgewählten Impedance Profile definiert, und die Pfadbreite (über den Signalrand hinaus) wird durch Minimum Gap festgelegt.

Die folgende Abbildung zeigt erkannte Rückstrompfadfehler für das Signal NetXmit einer Minimum Gap-Einstellung von 0.1mm. Rückstrompfadfehler lassen sich leichter lokalisieren, wenn Sie DRC Violation Display Style im PreferencesDialog so konfigurieren, dass die Verletzungsdetails, nicht jedoch die Überlagerung der Verletzungen angezeigt werden (Abbildung anzeigen). Dadurch werden die genauen Stellen hervorgehoben, an denen die Regel verletzt wurde, anstatt der gesamten betroffenen Objekte. 

► Erfahren Sie mehr über High-Speed-Design in Altium Designer

Netze mit der erforderlichen Impedanz routen

Während Sie die Leiterplatte routen und die Lagen wechseln, passt die Software die Leiterbahnbreite automatisch so an, dass die vorgegebene Impedanz erreicht wird. Dieses interaktive impedanzkontrollierte Routing vereinfacht die Entwicklung einer impedanzkontrollierten Leiterplatte erheblich.

Längenabgleich der Leiterbahnen

Zwei der zentralen Herausforderungen beim Routing eines High-Speed-Designs sind die Kontrolle der Leiterbahnimpedanz und der Längenabgleich kritischer Netze. Impedanzkontrolliertes Routing stellt sicher, dass das von einem Ausgangspin ausgehende Signal an den Ziel-Eingangspins korrekt empfangen wird. Der Längenabgleich der Leiterbahnen sorgt dafür, dass zeitkritische Signale gleichzeitig an ihren Zielpins eintreffen. Die Anpassung und der Abgleich der Leiterbahnlängen sind auch ein wesentlicher Bestandteil des Routings von Differenzpaaren.

Dem Routing wurden Mäandermuster hinzugefügt, um sicherzustellen, dass die Differenzpaare gleiche Längen aufweisen.

Die Befehle Interactive Length Tuning und Interactive Diff Pair Length Tuning (Menü Route) bieten eine dynamische Möglichkeit, die Längen von Netzen oder Differenzpaaren zu optimieren und zu steuern. Dazu können Wellenmuster mit variabler Amplitude (Mäander) entsprechend dem verfügbaren Platz, den Regeln und den Hindernissen in Ihrem Design eingefügt werden.

► Erfahren Sie mehr über den Längenabgleich

Prüfen der Signalintegrität der gerouteten Leiterplatte

So wie Sie die Netze bei der Schaltplanerstellung anhand einer angenommenen Leiterbahnlänge und -impedanz geprüft haben, sollten Sie diesen Vorgang nach Abschluss des Routings auf der Leiterplatte wiederholen, um mögliche Impedanzfehlanpassungen und Reflexionsprobleme zu erkennen. Starten Sie den Befehl Signal Integrity über das Menü Tools des PCB-Editors. Da die Leiterplatte Teil des Projekts ist, werden die in Layer Stack Manager definierten Materialeigenschaften und Abmessungen sowie die tatsächlichen Leiterbahnbreiten auf der Leiterplatte zur Berechnung der Impedanzen für die Signalintegritätsprüfungen verwendet.

Erreichen der vorgegebenen Impedanzen

Neben dem iterativen Anpassen der Abmessungen zum Erreichen der korrekten Impedanzen gibt es weitere Faktoren, die die endgültige Impedanz Ihrer gefertigten Leiterplatte beeinflussen. Dazu gehören die Gleichmäßigkeit und Stabilität des verwendeten dielektrischen Materials sowie die Gleichmäßigkeit und Qualität des Ätzprozesses. Wenn Sie eine impedanzkontrollierte Leiterplatte benötigen, sollten Sie dies mit Ihrem Leiterplattenhersteller besprechen. Manche Hersteller können Sie zu Leiterbahngeometrien beraten, wenn Sie ihnen Ihren bevorzugten Lagenaufbau zur Verfügung stellen. Viele können außerdem auf jedem gefertigten Nutzen einen Impedanz-Testcoupon vorsehen, mit dem sich die tatsächlich auf der Leiterplatte erreichten Impedanzen messen lassen.

Weiterführende Literatur und Ressourcen

Dieser Artikel bietet eine Einführung in die Themen Signalintegrität und impedanzkontrolliertes Leiterplattendesign. Über die folgenden Links erhalten Sie weitere Informationen und Zugriff auf Ressourcen, die von anerkannten Branchenexperten erstellt wurden.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed