High Speed Design

High-Speed-Design in Altium Designer

Das High-Speed-Design von Leiterplatten ist ein Prozess, bei dem die Anforderungen an das Schaltungsdesign, die Gerätetechnologien sowie die Fertigungsmaterialien und -methoden in Einklang gebracht werden, um eine PCB zu realisieren, die Signale mit Integrität zwischen den Komponenten übertragen kann.

Zu berücksichtigende Elemente

Der Prozess des Routens einer Leiterplatte mit High-Speed-Signalen erfordert die Verwaltung von:

• gegebenenfalls erforderlichen Abschlusskomponenten

• der Definition der Signale, auf die High-Speed-Designregeln angewendet werden müssen

• den mechanischen Abmessungen der Leiterbahnen – für impedanzkontrolliertes Routing

• den Eigenschaften und Abmessungen der Leiterplattenmaterialien

• der Anzahl und Anordnung der Lagen im Layer Stack

• dem Rückstrompfad jedes High-Speed-Signals

• den Auswirkungen und der Konfiguration von Vias

• der Konfiguration und dem Routing differentieller Paare

• der Konfiguration und Kontrolle der Leitungslängen

Signalintegritätsanalyse vor und nach dem Layout

Früh im Designprozess ist es wichtig, Signale zu identifizieren, die möglicherweise eine Impedanzanpassung erfordern, damit zusätzliche Abschlusskomponenten aufgenommen werden können, bevor die Bauteilplatzierung abgeschlossen ist. Da Ausgangspins typischerweise eine niedrige Impedanz und Eingangspins typischerweise eine hohe Impedanz aufweisen, müssen dem Design möglicherweise Abschlusskomponenten hinzugefügt werden, um eine Impedanzanpassung zu erreichen.

Altium Designer enthält einen Signalintegritätssimulator, auf den sowohl während der Schaltplanerfassung als auch während der Leiterplattenlayout-Phase des Designprozesses zugegriffen werden kann, sodass sowohl eine Signalintegritätsanalyse vor als auch nach dem Layout durchgeführt werden kann (Tools » Signal Integrity). Der Signalintegritätssimulator modelliert das Verhalten der gerouteten Leiterplatte, indem er die berechnete charakteristische Impedanz der Leiterbahnen in Kombination mit Makromodellinformationen der I/O-Puffer als Eingabe für die Simulationen verwendet. Der Simulator basiert auf einem Fast Reflection and Crosstalk Simulator, der mithilfe industriebewährter Algorithmen sehr genaue Simulationen erzeugt.

Da sowohl die Schaltplanerfassung als auch das Leiterplattendesign ein integriertes Komponentensystem verwenden, das Schaltplansymbole mit den zugehörigen PCB-Footprints, SPICE-Simulationsmodellen und Signalintegritäts-Makromodellen verknüpft, kann die Signalintegritätsanalyse bereits in der Schaltplanerfassungsphase vor der Erstellung des Leiterplattendesigns ausgeführt werden. Wenn noch kein Leiterplattendesign vorhanden ist, können Sie mit dem Werkzeug die physikalischen Eigenschaften des Designs, wie z. B. die gewünschte charakteristische Leiterbahnimpedanz, direkt im Signalintegritätssimulator festlegen. In dieser Vor-Layout-Phase des Designprozesses kann der Signalintegritätssimulator die tatsächliche Länge bestimmter Verbindungen nicht bestimmen, daher verwendet er für seine Übertragungsleitungsberechnungen eine benutzerdefinierbare durchschnittliche Verbindungslänge. Wenn Sie diese Standardlänge sorgfältig so wählen, dass sie die Abmessungen der vorgesehenen Leiterplatte widerspiegelt, können Sie ein recht genaues Bild der voraussichtlichen Signalintegritätsleistung des Designs gewinnen.

Netze mit potenziellen Reflexionsproblemen können identifiziert und zusätzliche Abschlusskomponenten dem Schaltplan hinzugefügt werden, bevor mit dem Leiterplattenlayout fortgefahren wird. Die Werte dieser Komponenten können anschließend weiter abgestimmt werden, sobald die Signalintegritätsanalyse nach dem Layout durchgeführt wurde.

Die Signalintegritäts-Analyse-Engine hilft dabei, Netze mit potenziellen Reflexionsproblemen zu identifizieren. Beachten Sie, dass Messungen direkt aus den Kurvenformen entnommen werden können.

► Erfahren Sie mehr über Impedanzanpassung der Komponenten

Definition der High-Speed-Signale

Main page: Definition von High-Speed-Signalpfaden mit xSignals

High-Speed-Design ist die Kunst, den Energiefluss von einem Punkt auf einer Leiterplatte zu einem anderen Punkt zu steuern. Als Designer müssen Sie Ihre Aufmerksamkeit fokussieren und die Designbeschränkungen auf ein Signal anwenden können, das von diesem Punkt auf der Leiterplatte zu jenem Punkt auf der Leiterplatte verläuft. Dieses Signal, auf das Sie sich konzentrieren, ist jedoch nicht unbedingt ein einzelnes PCB-Netz. Das Signal kann ein Zweig von A0 in einem Design sein, das Sie in einer T-Abzweig-Topologie routen möchten, wobei der andere Zweig von A0 ein weiteres Signal ist, auf das Sie ebenfalls Ihre Aufmerksamkeit richten und dessen Leitungslänge Sie mit der des ersten Signals vergleichen müssen. Oder das Signal kann eine serielle Abschlusskomponente in seinem Pfad enthalten (was der PCB-Editor als eine Komponente und zwei PCB-Netze sieht), und wenn dieses Signal Teil eines differentiellen Paars ist, muss seine Länge mit der Länge des anderen Signals in diesem Paar verglichen werden.

Sie können diese Anforderungen mit einer Funktion namens xSignals verwalten, wobei ein xSignal im Wesentlichen ein benutzerdefinierter Signalpfad ist. Sie wählen das Quell-Pad und das Ziel-Pad (im Workspace oder im PCB Panel) aus und klicken dann mit der rechten Maustaste auf eines von beiden, um diesen Signalpfad als xSignal zu definieren. Neben der interaktiven Definition eines xSignals über seine Start- und End-Pads können Sie auch den intelligenten xSignals Wizard ausführen, dessen Heuristiken Ihnen helfen, schnell eine große Anzahl von xSignals zwischen den ausgewählten Komponenten einzurichten. Diese xSignals können dann verwendet werden, um Designregeln gezielt auf Ihre High-Speed-Signale anzuwenden. Die Software versteht die Struktur dieser xSignals; sie berechnet beispielsweise die Gesamtlänge mehrerer Netze, die über eine Abschlusskomponente verbunden sind, sowie die Entfernung durch diese Abschlusskomponente.

Das PCB Panel enthält einen xSignal-Modus, der zum Untersuchen und Verwalten der xSignals verwendet wird. Das Panel liefert außerdem Rückmeldungen zur Signallänge und hebt xSignals hervor, die kurz davor sind, die geltenden Designbeschränkungen zu erfüllen (gelb), oder diese nicht erfüllen (rot). Im folgenden Bild unterscheiden sich die xSignal-Längen des differentiellen Paars CLK1 um mehr als durch die geltende Matched Length-Designregel zulässig. Das Panel enthält die Signal Length, also eine genaue Punkt-zu-Punkt-Länge. Herkömmliche Längenungenauigkeiten, wie Leiterbahnen innerhalb von Pads und gestapelte Leiterbahnsegmente, werden aufgelöst, und zur Berechnung der Signallänge werden genaue Via-Spannweiten verwendet.

Verwenden Sie den xSignals-Modus des PCB Panels, um Ihre xSignals zu verwalten und zu untersuchen. Beachten Sie die dünne Linie; sie zeigt den Signalpfad durch eine serielle Komponente an. (Bild mit freundlicher Genehmigung von FEDEVEL Open Source, www.fedevel.com)

Definition der Routing-Eigenschaften

Main page: Impedanzkontrolliertes Routing

Traditionell definierten Leiterplattendesigner die Breiten und Dicken des Routings, indem sie ein Maß für die Breite eingaben und eine Kupferdicke für diese Lage auswählten. Dies war im Allgemeinen ausreichend, da nur sichergestellt werden musste, dass der Strom geführt werden konnte und die erforderlichen Spannungsabstände eingehalten wurden. Für die High-Speed-Signale in Ihrem Design ist dieser Ansatz jedoch nicht ausreichend; bei diesen müssen Sie die Impedanz ihrer Leiterbahnen kontrollieren.

Beim impedanzkontrollierten Routing geht es darum, die Abmessungen der Leiterbahnen und die Eigenschaften der Leiterplattenmaterialien so zu konfigurieren, dass eine bestimmte Impedanz erreicht wird. Dies geschieht durch die Definition eines geeigneten Impedanzprofils und die anschließende Zuweisung dieses Profils zu den kritischen High-Speed-Netzen in den Routing-Designregeln.

Definition des Impedanzprofils

Main page: Konfiguration des Layer Stack für impedanzkontrolliertes Routing

Impedanzprofile werden im Layer Stack Manager des PCB-Editors definiert (Design » Layer Stack Manager). Das Layer Stack Manager wird in einem Dokumenteditor geöffnet, genauso wie ein Schaltplanblatt, die PCB und andere Dokumenttypen.

Sobald die Lageneigenschaften konfiguriert wurden, wechseln Sie zur Registerkarte Layer Stack Manager's Impedance, um einzelne oder differentielle Impedanzprofile hinzuzufügen oder zu bearbeiten.

Ein 50Ω-Impedanzprofil, definiert für einzelne Netze, die auf der Top-Layer geroutet werden; bewegen Sie den Cursor über das Bild, um die Einstellungen für dasselbe Profil für Lage L3 anzuzeigen.

Konfiguration der Designregeln

Die Routing-Impedanz wird durch die Breite und Höhe der Leiterbahn sowie die Eigenschaften der umgebenden dielektrischen Materialien bestimmt. Basierend auf den im Layer Stack Manager definierten Materialeigenschaften werden die erforderlichen Leiterbahnbreiten berechnet, wenn jedes Impedanzprofil erstellt wird. Abhängig von den Materialeigenschaften kann sich die Breite ändern, wenn die Routing-Lage gewechselt wird. Diese Anforderung, die Breiten beim Wechsel der Routing-Lagen anzupassen, wird automatisch durch die entsprechende Routing-Designregel verwaltet, die im PCB Rules and Constraints Editor konfiguriert ist (Design » Rules).

Bei den meisten Leiterplattendesigns gibt es einen bestimmten Satz von Netzen, die mit kontrollierter Impedanz geroutet werden müssen. Ein gängiger Ansatz besteht darin, eine Netzklasse oder Klasse differentieller Paare zu erstellen, die diese Netze enthält, und dann eine Routing-Regel zu erstellen, die auf diese Klasse abzielt, wie in den folgenden Bildern gezeigt.

Normalerweise definieren Sie die Mindest-, Maximal- und bevorzugten Breiten manuell – entweder in den oberen Constraint-Einstellungen, um sie auf alle Lagen anzuwenden, oder individuell für jede Lage im Lagenraster. Für impedanzkontrolliertes Routing aktivieren Sie stattdessen die Option Use Impedance Profile und wählen dann das erforderliche Impedance Profile aus der Dropdown-Liste aus. Wenn dies erfolgt ist, ändert sich der Bereich Constraints der Regel. Als Erstes werden Sie feststellen, dass der Bereich für verfügbare Lagen der Design Rule nicht mehr alle Signallagen der Leiterplatte anzeigt, sondern nur noch die im ausgewählten Impedance Profile aktivierten Lagen. Die Werte für Preferred Width (und den Abstand des Differenzpaares) werden aktualisiert, um die für jede Lage berechneten Breiten (und Abstände) widerzuspiegeln. Diese Preferred-Werte können nicht bearbeitet werden, die Min- und Max-Werte jedoch schon; setzen Sie diese auf geeignete kleinere bzw. größere Werte.

Routing Width Design Rule

Für Single-Ended-Netze wird die Routing-Breite durch die Design Rule Routing Width definiert.

Wenn Sie Use an Impedance Profile auswählen, werden die verfügbaren Lagen und Preferred Widths durch das ausgewählte Profil gesteuert.

Differential Pairs Routing Design Rule

Das Routing von Differenzpaaren wird durch die Design Rule Differential Pair Routing gesteuert.

Für ein Differenzpaar werden die verfügbaren Lagen, die Preferred Width und der Preferred Gap durch das ausgewählte Profil gesteuert.

► Erfahren Sie mehr über Differential Pair Routing

Choosing the Impedance

Woher wissen Sie also, welche Zielimpedanz Sie auswählen sollten? Dies wird normalerweise durch die charakteristische Quellimpedanz der verwendeten Logikfamilie oder Technologie bestimmt. Beispielsweise hat ECL-Logik eine charakteristische Impedanz von 50Ω, und TTL hat einen Quellimpedanzbereich von 70Ω bis 100Ω. 50Ω bis 60Ω ist in vielen Designs eine gängige Zielimpedanz, und für Differenzpaare sind 90Ω oder 100 Ω differentielle Impedanz üblich. Denken Sie daran: Je niedriger die Impedanz, desto höher die Stromaufnahme; je höher die Impedanz, desto größer die Wahrscheinlichkeit abgestrahlter EMI und desto anfälliger ist das Signal für Übersprechen.

Ein Differenzpaar mit 100Ω kann auch als zwei Single-Ended-Leiterbahnen mit jeweils 50Ω und gleicher Länge betrachtet werden. Das ist aufgrund der Kopplung zwischen den beiden Leitungen nicht ganz korrekt; diese wird stärker, je näher sie beieinander liegen, wodurch die differentielle Impedanz des Paares sinkt. Um eine differentielle Impedanz von 100Ω aufrechtzuerhalten, kann die Breite jeder Leiterbahn reduziert werden, wodurch sich die charakteristische Impedanz jeder Leiterbahn im Paar um einige ohms leicht erhöht.

Defining the Properties of the Board

Main page: Layer Stack Management

Die für die Lagen Ihrer Leiterplatte verwendeten Materialien, ihre Abmessungen sowie Anzahl und Reihenfolge der Lagen werden alle im Layer Stack Manager definiert. Hier konfigurieren Sie die verschiedenen Lagen, die zur Herstellung der fertigen Leiterplatte benötigt werden, einschließlich der Kupfer-Signal- und Plane-Lagen, der dielektrischen Lagen zur Trennung des Kupfers, der Decklagen und des Bestückungsdrucks.

Alle gefertigten Lagen werden im Stackup-Tab des Layer Stack Manager definiert.

Configuring the Vias

Main page: Defining the Via Types

Wie im Übersichtsabschnitt dieser Seite erwähnt, beeinflussen Vias die Impedanz der Signalführung und sind ein wichtiger Aspekt beim Hochgeschwindigkeitsdesign. Neben Länge, Lochdurchmesser und Via-Pad-Fläche, die die vom Signal wahrgenommene Impedanz beeinflussen, kann jeder ungenutzte Teil eines Via-Barrels als Stub wirken und zu Signalreflexionen beitragen. Um dies zu beherrschen, können verschiedene Via-Stile von Lage zu Lage gefertigt werden, darunter Blind Vias, Buried Vias, µVias und Skip Vias. Diese Via-Typen werden alle in Altium Designer unterstützt.

Vias werden als Teil des Lagenaufbaus im Tab Layer Stack Manager's Via Types definiert. Das Backdrilling ungenutzter Via-Barrels wird ebenfalls unterstützt; dieses wird im Tab Layer Stack Manager's Back Drills definiert (Erfahren Sie mehr über configuring the board for back drilling).

Alle verschiedenen herstellbaren Via-Typen können im Tab Via Types des Layer Stack Manager definiert werden.

Es wurden quantitative Studien durchgeführt, um die Auswirkungen von Vias zu verstehen, beispielsweise die Altera Application Note AN529 Via Optimization Techniques for High-Speed Channel Designs.

Zusammenfassend aus dieser Studie und anderen Referenzen ergeben sich die folgenden Richtlinien, um die Auswirkungen von Vias zu minimieren:

• Reduzieren Sie die Größe des Via-Annular-Rings dort, wo die Signalleitung mit dem Via verbunden ist; die Application Note empfiehlt für mechanisch gebohrte Vias ein Verhältnis von Via-Durchmesser/Lochgröße von 20/10 mil (0,5/0,25 mm).
• Entfernen Sie ungenutzte Annular Rings (auch als NFPs oder Non-Functioning Pads bekannt) auf Lagen, mit denen das Via nicht verbunden ist. Verwenden Sie dazu den Befehl Tools » Remove Unused Pad Shapes.
• Vergrößern Sie den Abstand vom Via-Barrel zu benachbarten Plane-Lagen. Dies wird durch die Design Rule Power Plane Clearance design rule gesteuert; die Application Note empfiehlt 40 bis 50 mil (1,0 bis 1,25 mm). Beachten Sie, dass dies die Größe der Aussparungen in diesen Plane-Lagen erhöht.
• Platzieren Sie Stitching-Vias neben Signal-Vias, wann immer die Signalleitung einen Lagenwechsel hat, der dazu führt, dass der Rückstrompfad auf eine andere Lage wechselt. Wenn die neue Referenz-Plane-Lage dieselbe Spannung wie die ursprüngliche Referenz-Plane hat, sollten diese Planes mit einem Via verbunden werden, innerhalb von 35 mil (0,9 mm) vom Signal-Via entfernt (Mitte zu Mitte).
• Wenn die Signalleitung einen Lagenwechsel hat und die neue Referenz-Plane-Lage eine andere Spannung aufweist, platzieren Sie Entkopplungskondensatoren neben dem Signal-Via. Dieser Kondensator entkoppelt direkt zwischen den beiden Planes, unabhängig von den von ihnen geführten Spannungen. Beachten Sie, dass diese Lösung dazu führen kann, dass Rauschen von einer Plane auf die andere gekoppelt wird; sie sollte daher nur als letzter Ausweg verwendet werden, um die Schleifenfläche des Rückstrompfads zu reduzieren.
• Entfernen Sie Via-Stubs (zusätzliche Via-Länge jenseits der Lage, auf der die Signalleitung auf das Via zugreift). Dies geschieht durch die Verwendung geeigneter Blind- und Buried-Vias oder durch Via-Backdrilling während der Fertigung.

Managing the Return Path for High-Speed Signals

Ein hochwertiger Rückstrompfad ist für jedes Hochgeschwindigkeitssignal im Design unerlässlich. Immer wenn der Rückstrompfad abweicht und nicht unter der Signalleitung verläuft, entsteht eine Schleife, und diese Schleife führt zur Erzeugung von EMI, wobei deren Ausmaß direkt mit der Fläche der Schleife zusammenhängt.

Creating Power Planes

• Eine Power Plane kann entweder aus einer Plane-Lage oder aus einer mit Polygon(en) bedeckten Signallage erstellt werden.
• Erstellen einer Power Plane mit einer Plane-Lage:
  • Plane-Lagen werden im Layer Stack Manager hinzugefügt; klicken Sie mit der rechten Maustaste auf eine vorhandene Lage, um Insert layer above oder Insert layer below auszuwählen und eine neue Plane-Lage hinzuzufügen.
  • Wenn die Plane-Lage als aktive Lage ausgewählt ist, doppelklicken Sie irgendwo innerhalb der Plane, um den Dialog Split Plane dialog zu öffnen, in dem das Netz zugewiesen werden kann.
  • Die Software zieht die Plane-Kante automatisch um den im Feld Pullback Distance für diese Lage im Layer Stack Manager angegebenen Betrag von der Leiterplattenkante zurück. Wenn diese Spalte nicht sichtbar ist, klicken Sie mit der rechten Maustaste auf eine vorhandene Spaltenüberschrift, um den Befehl Select Columns aufzurufen.
  • Eine Plane-Lage kann durch Platzieren von Linien (Place » Line) in separate Bereiche aufgeteilt werden. Drücken Sie Tab, nachdem Sie mit dem Platzieren des ersten Liniensegments begonnen haben, um die Breite der Trennlinie festzulegen. Platzieren Sie die Liniensegmente von Leiterplattenkante zu Leiterplattenkante oder erstellen Sie für eine Insel eine geschlossene Form. Die Software erkennt die durch die Trennlinien erzeugten separaten Formen automatisch; doppelklicken Sie auf jede Form, um ihr ein Netz zuzuweisen.
• Erstellen einer Power Plane mit Polygonen auf einer Signallage:
  • Signallagen werden im Layer Stack Manager hinzugefügt; klicken Sie mit der rechten Maustaste auf eine vorhandene Lage, um Insert layer above oder Insert layer below auszuwählen und eine neue Signallage hinzuzufügen.
  • Wenn separate Stromversorgungszonen erforderlich sind, kann es einfacher sein, die gesamte Lage mit einem Polygon zu bedecken und dieses dann zu zerschneiden (Place » Slice Polygon Pour). Drücken Sie Tab, nachdem Sie mit dem Platzieren der Schnittlinie begonnen haben, um den Dialog Line Constraints dialog zu öffnen. Dort können Sie die Schnittbreite festlegen – diese Breite wird zum Abstand zwischen den beiden Polygonen, die durch den Schneidevorgang entstehen. Die Schnittlinie muss außerhalb des Polygons beginnen und außerhalb des Polygons enden.
  • Um ein Polygon neu zu gießen, klicken Sie mit der rechten Maustaste und wählen Sie Polygon Actions » Repour Selected aus dem Kontextmenü. 
  • Polygone können auch abgelegt (vorübergehend ausgeblendet) werden; klicken Sie mit der rechten Maustaste und wählen Sie den entsprechenden Befehl aus dem Polygon Actions Untermenü. Verwenden Sie diese Funktion, wenn Sie Bauteile und Leiterbahnen verschieben müssen.
• Es kann hilfreich sein, die verschiedenen Netze in unterschiedlichen Farben darzustellen, wie in den folgenden Bildern gezeigt. Dies kann im Schaltplan oder auf der PCB erfolgen; erfahren Sie mehr über Applying Color to the Nets.

  Das erste Bild zeigt eine Plane-Lage, die in 3v3- und 5v0-Zonen aufgeteilt ist; das zweite Bild zeigt eine Signallage mit einem 3v3-Polygon und einem 5v0-Polygon. Netzfarben wurden zugewiesen und die Hervorhebung wurde aktiviert.

Die Plane als Signalrückstrompfad

Ein hochwertiger Rückstrompfad zeichnet sich dadurch aus, dass:

• es unter der Signalführung in der Plane, die den Rückstrompfad bereitstellt (die Plane, die dem betrachteten Signal am nächsten liegt), keine Unterbrechungen, Aufteilungen oder Ausbrüche (Löcher in der Plane, die durch ein Via oder einen Through-Hole-Pin entstehen) gibt.
• die Breite des Rückstrompfads idealerweise dem 3-Fachen der Breite der Signalleiterbahn oder dem 3-Fachen des Abstands zwischen Leiterbahn und Plane entspricht, je nachdem, welcher Wert kleiner ist. Während die höchste Stromdichte direkt unter der Signalleiterbahn liegt, breitet sie sich auch seitlich in die Plane aus; etwa 95 % fließen innerhalb des 3-Fachen der Leiterbahnbreite. Unterbrechungen in der Plane innerhalb dieses Bereichs erhöhen die Impedanz des Rückstrompfads, und jede Abweichung im Rückstrompfad erzeugt eine Schleife. Im Hinblick auf die Signalintegrität wirkt sich diese erhöhte Rückstrompfadimpedanz genauso stark auf die Signalqualität aus wie eine Erhöhung der Impedanz des Signalpfads.
• die Fläche der Schleife minimiert wurde. Im Allgemeinen ist es wichtiger, die Schleifenfläche zu reduzieren, als die Länge der gerouteten Signalleitung zu minimieren. Wenn der Rückstrompfad auf einen Ausbruch trifft, ziehen Sie in Betracht, das Signal so neu zu routen, dass ein verfügbarer Rückstrompfad genutzt wird. 
• Wenn eine Versorgungsebene den Rückstrompfad bereitstellt, gelangt die Rückstromenergie letztlich über einen Entkopplungskondensator zur Masse. Berücksichtigen Sie sorgfältig die Position der Entkopplungskondensatoren in der Nähe des Quellpins des Signals, um die Größe jeder entstehenden Schleife zu minimieren.

Verwalten von geteilten sowie mehreren Stromversorgungs- und Masseflächen

Es besteht weitgehend Einigkeit darüber, dass eine Massefläche nicht geteilt werden sollte, es sei denn, es gibt eine spezifische Anforderung dafür und Sie wissen, wie sie definiert und verwaltet werden muss. Stattdessen sollten die Bauteile so angeordnet werden, dass störende Bauteile von empfindlichen Bauteilen getrennt bleiben und Bauteile außerdem nach der jeweils verwendeten Versorgungsschiene gruppiert werden.

Weitere Punkte, die Sie bei Stromversorgungs- und Masseflächen beachten sollten:

• Wenn das Design erfordert, dass eine Massefläche teilweise geteilt wird, sollten Signale, die diese Bereiche durchqueren, über die Brücke geführt werden (die Zone, unter der keine Teilung vorhanden ist).
• Wenn Sie versuchen, Schaltungsrauschen zu minimieren, ist es besser, zusätzliche Masseflächen zu verwenden, als eine Fläche zu teilen; und wenn möglich, sollten Plane-Lagen sowohl für die Versorgungs- als auch für die Masseschienen jeder geregelten Stromversorgung vorgesehen werden. 
• Wenn das Design mehrere Schienen umfasst, die jeweils auf ihrer eigenen Fläche verteilt sind, stellen Sie sicher, dass sich jede Stromversorgungsfläche nur auf ihre eigene Massefläche bezieht. Lassen Sie nicht zu, dass sich eine Stromversorgungsfläche mit der Massefläche einer anderen Schiene überlappt (diese referenziert). Dadurch entsteht kapazitive Kopplung, sodass Rauschen von einer Versorgung zur anderen übertragen werden kann.
• Wenn die benachbarte Fläche eine Stromversorgungsfläche ist, die in verschiedene Spannungsbereiche aufgeteilt werden muss, dann müssen Sie möglicherweise direkt über die beiden Spannungsbereiche hinweg entkoppeln, um einen geeigneten Rückstrompfad bereitzustellen.

Geteilte Flächen visualisieren

Um die Aufgabe der visuellen Prüfung der Rückstrompfade zu erleichtern, können Sie die Anzeige so konfigurieren, dass Sie den Rückstrompfad unter den kritischen Leiterbahnverläufen leichter untersuchen können.

Prüfen, ob Signale beim Durchqueren verschiedener Spannungsbereiche auf der Fläche über eine Trennlinie verlaufen. Die vier hervorgehobenen Netze kreuzen eine Teilung in der VCC-Stromversorgungsfläche und erzeugen dadurch eine Unterbrechung im Rückstrompfad dieser Signale.

Gehen Sie dazu wie folgt vor:

• Weisen Sie jedem Versorgungsnetz eine Farbe zu; erfahren Sie mehr über Applying Color to the Nets.
• Reduzieren Sie die Anzeige der Lagen so, dass nur die relevanten Signal- und Plane-Lagen sichtbar sind. Dieser Lagensatz kann als Layer Set gespeichert werden; erfahren Sie mehr über creating a layer set.
• Wechseln Sie zur Signallage und Ctrl+Click auf das gewünschte Netz, um es hervorzuheben (halten Sie dabei Shift gedrückt, wenn Sie mehrere Netze hervorheben möchten). Der Vorteil der Hervorhebung gegenüber der Auswahl besteht darin, dass die Hervorhebung bestehen bleibt; die Netze bleiben also hervorgehoben, wenn Sie an anderer Stelle klicken. Drücken Sie Shift+C , um die aktuelle Hervorhebungsmenge zu löschen.
• Die Hervorhebung erfolgt durch Abdunkeln der übrigen Objekte im Designbereich; die Stufe für Dimmed Objects wird im Abschnitt Mask and Dim Settings section des View Configuration Panels festgelegt.
• Machen Sie die Plane-Lage zur aktiven Lage.

Ihr(e) Netz(e) werden deutlich hervortreten, und alle Teilungen oder Diskontinuitäten im Rückstrompfad, wie Trennlinien oder durch Through-Hole-Pads und Vias verursachte Ausbrüche, sind leichter zu erkennen. 

Unterbrechungen im Rückstrompfad erkennen

Unterbrechungen oder Verengungen im Rückstrompfad können mit der Return Path design rule erkannt werden. Die Return Path design rule prüft auf einen durchgehenden Signalrückstrompfad auf den festgelegten Referenzlage(n) oberhalb oder unterhalb der von der Regel erfassten Signale. Der Rückstrompfad kann durch Fills, Regions und Polygon Pours auf der Referenz-Signallage erzeugt werden, oder es kann sich um eine Plane-Lage handeln.

Die Rückstrompfadlagen sind die Referenzlagen, die in der Impedance Profile ausgewählt sind, die in der Return Path design rule festgelegt wurde. Diese Lagen werden darauf geprüft, ob die angegebene Minimum Gap (Breite über die Signalkante hinaus) entlang des Signalverlaufs vorhanden ist. Fügen Sie eine neue Return Path design rule in der Regelkategorie High Speed hinzu.

Das folgende Bild zeigt erkannte Rückstrompfadfehler für das Signal NetX mit einer Einstellung Minimum Gap von 0.1mm. Es kann einfacher sein, Return-Path-Fehler zu finden, indem Sie die DRC Violation Display Style so konfigurieren, dass Violation Details, aber nicht das Violation Overlay angezeigt wird, im Dialog Preferences dialog – Bild anzeigen. Dadurch werden die genauen Stellen hervorgehoben, an denen die Regel fehlgeschlagen ist, anstatt das/die gesamte(n) Objekt(e) mit Regelverletzung. 

Rückstrompfad-Via-Prüfung

Mit dem in der Regel definierten Max Stitch Via Distance wird das Vorhandensein eines Rückstrompfad-Vias innerhalb des angegebenen Abstands als Teil der Batch-DRC geprüft.

Ein Beispiel für eine Verletzung der Einschränkung des maximalen Stitch-Via-Abstands. Hier hat ein Via des Netzes DQS4R_N kein Rückstrompfad-Via im angegebenen Abstand.

Konfigurieren und Routen von differentiellen Paaren

Main pages: Differential Pair Routing, Controlled Impedance Routing

Die Definition differentieller Paare kann während der Schaltplanerfassung erfolgen, oder sie können definiert werden, nachdem das Design in das Board-Layout übertragen wurde. Eine grundlegende Voraussetzung für die Definition eines Paars im Schaltplan ist, dass am Ende des Netznamens für jedes der betreffenden Netze ein _P oder _N enthalten ist. Differentielle Paare werden im Schaltplan identifiziert, indem auf jedem Netz ein Differential Pair directive platziert wird oder indem eines auf einem Blanket directive platziert wird, wobei die Blanket-Direktive eine Gruppe eingeschlossener Net Labels im differentiellen Stil überlagert, wie im Bild unten gezeigt.

Eine Blanket kann verwendet werden, um mehrere Netze als Mitglieder eines differentiellen Paars zu konfigurieren.

Arbeiten mit differentiellen Paaren:

• Im PCB-Editor können differentielle Paare im Modus Differential Pair Editor des PCB-Panels definiert werden. Um den Prozess der Definition von Design Rules zu vereinfachen, die auf differentielle Paare angewendet werden, können diese entweder Net Classes oder Differential Pair Classes zugewiesen werden; beide werden im Object Class Explorer definiert.
• Um ein differentielles Paar mit kontrollierter Impedanz zu routen, erstellen Sie ein Impedanzprofil in Layer Stack Manager. Weitere Informationen finden Sie unter Controlled Impedance Routing.
• Die Eigenschaften des Routings differentieller Paare werden durch die Design Rule Differential Pair Routing definiert.
• Zum Routen eines differentiellen Paars verwenden Sie den Routing-Befehl Interactive Differential Pair. Klicken Sie auf das _P- oder _N-Pad, um das Routing zu beginnen, und verwenden Sie dann Spacebar, um durch die verfügbaren Austritts-Routingformen zu wechseln. Das Routing-Verhalten entspricht dem Routing eines einzelnen Netzes; drücken Sie Shift+F1 für eine Liste interaktiver Routing-Tastenkürzel. Wenn Sie sich den Ziel-Pads nähern, drücken Sie Ctrl+Click, um das Routing bis zu den Pads abzuschließen.

Faustregeln für differentielle Paare:

• Für die Wirksamkeit differentieller Paare ist ein Längenabgleich entscheidend; halten Sie die Längen innerhalb einer Toleranz abgeglichen, die für die verwendete Signaltechnologie geeignet ist. Stimmen Sie beispielsweise USB-3.x-Paare auf 5 bis 10 mil ab. Eine weitere verwendete Faustregel ist, die Längen innerhalb von 20 % der Signalanstiegszeit abzugleichen. Differentielle Signalübertragung funktioniert, weil die Rückenergie durch das andere Mitglied des Paars zurückfließt; je stärker die Längen voneinander abweichen, desto größer ist der Anteil der Energie, der stattdessen über die nächstgelegene Ebenenlage zurückfließt.

• Unstetigkeiten in der Kopplung, etwa wenn die Mitglieder des Paars auf unterschiedlichen Seiten eines Hindernisses geführt werden, erhöhen die Impedanz. Es kann besser sein, das gesamte Paar mit lockererer Kopplung zu routen (zum Beispiel 2 x Signalbahnbreite), um die durch Kopplungsunstetigkeiten verursachten Impedanzänderungen zu verringern.

• Halten Sie störende Leiterbahnen fern, insbesondere auf Außenlagen; streben Sie für potenziell störende Netze einen Abstand von 3 x Signalbahnbreite an.

• Als allgemeine Regel sollten Sie einen Abstand von Paar zu anderem Signal von 2 x Signalbahnbreite anstreben.

• Halten Sie Massepolygone auf derselben Lage mindestens 3 x Signalbahnbreite entfernt.

• Durch Vias und Kopplungsunstetigkeiten verursachte Reflexionen werden durch Routing mit kontrollierter Impedanz beherrscht; dafür ist eine durchgehende Bezugsebene unter dem Signalpfad erforderlich.

• Verringern Sie den Abstand zwischen Signallage und Ebene, um die Störfestigkeit gegenüber Übersprechen zu verbessern.

Steuern und Abstimmen der Leitungslängen

Main pages: Length Tuning, Length design rule, Matched Length design rule

Eine wesentliche Anforderung beim Umgang mit Hochgeschwindigkeitssignalen auf einer Leiterplatte ist die Kontrolle und Abstimmung ihrer Leitungslängen.

• Die absoluten Längen können mit der Length design rule überwacht werden, und die relativen Leitungslängen mit der Matched Length design rule.
• Die aktuellen Längen einer Gruppe von Netzen und ihre Einhaltung der anwendbaren Design Rules können im PCB-Panel im Modus Nets geprüft werden (wie unten gezeigt).
• Wenn eine Length Rule und/oder eine Matched Length Rule definiert ist, können Sie die Länge während des interaktiven Routings oder der Längenabstimmung überwachen, indem Sie die Length Tuning Gauge anzeigen (Shift+G).
• Die durch die Länge des Pins innerhalb des Bauteilgehäuses verursachte Verzögerung wird unterstützt; weitere Informationen finden Sie unter Pin Package Delay.
• Netze, die serielle Komponenten in ihrem Pfad enthalten, werden durch die Definition von xSignals verwaltet.

Design Rules

• Managing the Overall Route Lengths – die gesamte Leitungslänge eines Netzes oder einer Gruppe von Netzen kann durch eine Length design rule überwacht werden. Die Length design rule hat eine minimal und maximal zulässige Länge; wenn die Signallänge kleiner als das zulässige Minimum ist, wird sie im PCB-Panel (im Modus Nets) gelb hervorgehoben, eine Signallänge größer als das zulässige Maximum wird rot hervorgehoben.
• Managing the Relative Route Lengths – die relativen Leitungslängen einer Gruppe von Netzen können durch eine Matched Length design rule überwacht werden. Die Matched Length design rule hat eine Toleranz und verwendet die längste Leitung in der Gruppe der Zielnetze als Referenzlänge. Eine gelbe Hervorhebung der Signallänge im Panel zeigt an, dass die Länge dieses Signals kleiner ist als die längste Leitungslänge minus der Toleranz. Eine rote Hervorhebung zeigt an, dass die Länge dieses Signals größer ist als die längste Leitungslänge. 

Um zu verstehen, wie die Einstellungen dieser beiden Regeln aufgelöst werden, wenn beide in einem Design vorhanden sind, lesen Sie die Seite Length Tuning.

Überwachen der Leitungslänge

Aktuelle Leitungslängen werden im Modus Nets des PCB-Panels angezeigt und während des Routings aktualisiert. Der Wert Routed wird gelb, wenn Sie sich der Ziellänge nähern, und rot, wenn Sie sie überschreiten.

Wenn eine Length Rule und/oder eine Matched Length Rule definiert ist, können Sie die Länge während des interaktiven Routings oder der Längenabstimmung überwachen, indem Sie die Length Tuning Gauge anzeigen. Während des Routings verwenden Sie das Tastenkürzel Shift+G, um die Gauge ein- und auszuschalten.

Die Gauge zeigt die aktuelle Routed Length als Zahl oberhalb des Schiebereglers an, während der Schieberegler die Estimated Length zeigt. Während der Längenabstimmung gilt Estimated Length = Current Routed Length; wenn Sie die Gauge während des interaktiven Routings verwenden, dann gilt Estimated Length = Routed Length + distance to target (length of connection line).

Die Einstellungen der Gauge werden aus den in den anwendbaren Regeln definierten Einschränkungen berechnet.

• Der Mindestwert der Skala (linker Rand der Skala) ist 45 (niedrigster MinLimit)
• Der Höchstwert der Skala (rechter Rand der Skala) ist 48 (höchster MaxLimit)
• Der linke gelbe Balken (höchster MinLimit) ist 46,58
• Der rechte gelbe Balken (niedrigster MaxLimit) ist 47,58 (im obigen Bild durch den grünen Balken verdeckt)
• Der grüne Balken (TargetLength) ist 47,58 (Leitungslänge des längsten Netzes in der Menge, gleich MaxLimit)
• Der grüne Schieberegler und der eingeblendete Zahlenwert (aktuelle Leitungslänge) sind 47,197.

Abstimmen der Leitungslängen

Leitungslängen können nach Abschluss des Routings mit dem Befehl Interactive Length Tuning oder dem Befehl Interactive Diff Pair Length Tuning (Menü Route) abgestimmt werden. Diese Befehle fügen dem Routing mäanderförmige Abschnitte in einer von drei Formen hinzu.

Wenn eine anwendbare Längenregel und eine Regel für angeglichene Längen vorhanden sind, berücksichtigt das Werkzeug zur Längenabstimmung beide Regeln und ermittelt den engsten Satz von Einschränkungen. Wenn also die in der Längenregel angegebene maximale Länge kürzer ist als die längste von der Regel für angeglichene Längen vorgegebene Ziellänge, dann hat die Längenregel Vorrang und ihre Länge wird bei der Abstimmung verwendet.

Um zu sehen, welche Regeln angewendet werden, oder um die Mäandereigenschaften während der Längenabstimmung zu ändern, drücken Sie Tab, um den Modus Interactive Length Tuning des Bereichs Properties zu öffnen, wie unten gezeigt. Beachten Sie Target Length; dies ist der Max Limit der strengsten anwendbaren Regeleinstellungen.

Drücken Sie während der Längenabstimmung Tab, um den Bereich im Modus Interactive Length Tuning zu öffnen, in dem Sie den Ziellängenmodus auswählen und die Mäanderparameter anpassen können.

Um die Länge eines Netzes abzustimmen, führen Sie den Befehl aus und klicken dann an einer beliebigen Stelle entlang der Länge des Netzes. Bewegen Sie den Cursor so, dass er dem Verlauf der Leiterbahn folgt; dabei werden Mäanderabschnitte hinzugefügt. Abstimmabschnitte werden so lange hinzugefügt, bis die durch die anwendbare(n) Designregel(n) definierten Längenanforderungen erfüllt sind. Wenn sich der Cursor außerhalb der Grenzen der Abstimm-Mäander bewegt, verschwinden die Mäanderformen – wird der Cursor wieder innerhalb der Grenzen der Mäanderform bewegt, erscheinen sie erneut.

Erfahren Sie mehr über Längenabstimmung.

Fazit

Auch wenn es nicht möglich ist, einen universellen Satz von Regeln abzuleiten, der auf jedes High-Speed-Design anwendbar ist, so ist es doch möglich, gute Designpraktiken zu befolgen, die Ihnen zum Erfolg bei Ihrem High-Speed-Design verhelfen. Es gibt eine Reihe von Branchenexperten, die praxisnahe und beliebte Schulungen zum High-Speed-Design anbieten. Nutzen Sie die folgenden Links, um mehr zu erfahren und spezielle Schulungsoptionen zu recherchieren.

Referenzen

Der Autor dankt ausdrücklich der Arbeit der folgenden Branchenexperten; diese Seite ist ein Versuch, ihr gemeinsames Wissen zusammenzufassen.

Artikel von Douglas Brooks

• Microstrip-Laufzeiten
• Aufgeteilte Ebenen für Geschwindigkeit und Leistung
• Skin-Effekt
• Designregeln für differentielle Leiterbahnen – Wahrheit versus Fiktion

Artikel von Dr. Howard Johnson

• Via-Induktivität
• 10-Lagen-Aufbau

Bücher und Artikel von Lee W. Ritchey

• Right the First Time
• Eine Betrachtung der differentiellen Signalübertragung und ihrer Designanforderungen
•  PCB-Laminate beeinflussen Hochgeschwindigkeits-Datenraten, Teil 1, Teil 2

Artikel von In-Circuit Design – Barry Olney

• Routing differentieller Paare
• Die schlichte Wahrheit über Ebenensprünge
• Kritische Platzierung
• Planung des Lagenaufbaus (Teile 1, 2 & 3)
• Der perfekte Lagenaufbau

Best Practice in Circuit Board Design - Tim Jarvis RadioCAD Limited

PCB Layout - Learn EMC website

Artikel von Keith Armstrong, EMC Information Centre (kostenlose Registrierung erforderlich)

The Electronic Packaging Handbook - Glenn R. Blackwell

The Printed Circuits Handbook - Clyde Coombs and Happy Holden

The HDI Handbook - Happy Holden and others

Via-Optimierungstechniken für High-Speed-Kanaldesigns - Altera Application Note AN529

Überlegungen zum High-Speed-PCB-Design - Lattice Semiconductor Application Note TN 1033 

Messung der Signallaufzeit - Chris Grachanen, EDN

Die Zukunft von HDI-Via-Strukturen, Stromversorgung und Wärmemanagement in Leiterplatten der nächsten Generation - Tom Buck TTM Technologies