QuickNav - 회로도 설계 개체

파트

라이브러리 내의 파트(또는 컴포넌트)는 실제 인쇄회로기판(PCB)에 배치되는 물리적 디바이스를 나타냅니다. 회로도 시트에서 컴포넌트는 회로도 심볼 모델로 표현됩니다. 각 컴포넌트는 하나 이상의 파트를 포함할 수 있습니다. 컴포넌트의 심볼 표현과 함께, 파트에는 PCB 풋프린트 같은 모델에 대한 링크와, 컴포넌트 파라미터 및 공급업체 정보 등 세부 사항을 문서화하는 데 사용되는 파라미터도 포함됩니다. 모델 링크와 파라미터를 파트에 추가하는 방식은 사용 중인 라이브러리 저장 방식의 유형에 따라 달라집니다. 자세히 알아보기...

파트 지정자(Designator) & 코멘트(Comment)

Designator 필드는 회로도 컴포넌트(파트)의 하위 파라미터 객체입니다. 프로젝트의 회로도 소스 문서 전반에 걸쳐 배치된 다른 모든 파트와 구분되도록, 배치된 각 파트를 고유하게 식별하는 데 사용됩니다. 자세히 알아보기...

Comment 필드(또한 회로도 컴포넌트(파트)의 하위 파라미터 객체)는 컴포넌트에 대한 추가 정보(예: 부품 번호 또는 값)를 표시하는 데 사용됩니다. 자세히 알아보기...

전원 포트

전원 포트는 설계 구조와 무관하게, 회로도 프로젝트 전체에서 동일한 이름을 가진 다른 모든 전원 포트와의 연결성을 생성합니다. 넷 이름은 전원 포트에 의해 자동으로 지정됩니다. 필요하다면 이 넷을 특정 회로도 시트로 로컬라이즈할 수 있습니다. 자세히 알아보기...

와이어

와이어는 회로도에서 지점 간 전기적 연결을 형성하는 데 사용되는 폴리라인 전기 설계 프리미티브입니다. 와이어는 물리적인 전선에 해당합니다. 자세히 알아보기...

넷 라벨

넷 라벨은 동일한 회로도 시트에서 같은 이름을 가진 다른 넷 라벨과의 연결성을 생성하는 데 사용되는 넷 식별자입니다. 넷 이름은 넷 라벨에 의해 자동으로 지정됩니다. 넷 라벨은 컴포넌트 핀, 와이어, 버스에 배치할 수 있습니다. 단, 프로젝트 옵션이 Net Identifier Scope of Global을(를) 사용하도록 구성되어 있지 않으면 넷 라벨은 시트 간 연결을 만들지 않습니다. 자세히 알아보기...

포트

포트는 한 회로도 시트의 넷을 다른 회로도 시트로 연결하는 데 사용됩니다. 연결성은 수직(계층형 설계) 또는 수평(플랫 설계)일 수 있습니다. Project Options dialog의 Options 탭에서 Allow Ports to Name Nets 옵션이 활성화되어 있으면, 포트 이름이 넷 이름을 지정하는 데 사용됩니다. 이 경우 포트는 동일한 회로도 시트 내에서도 서로 연결됩니다. 자세히 알아보기...

오프시트 커넥터

오프시트 커넥터는 한 회로도 시트의 넷을 다른 시트로(같은 시트 내는 아님) 연결하는 데 사용됩니다. 이는 수평 연결성(플랫 설계)만 지원하며, 포트에 비해 기능이 제한적입니다. 자세히 알아보기...

시트 심볼

시트 심볼은 다중 시트 계층형 설계에서 하위 시트를 나타내는 데 사용됩니다. 계층형 설계는 설계의 구조, 즉 시트 간 관계가 설계 내에 표현되는 방식입니다. 계층형 설계의 장점은 설계 구조를 보여주며, 연결성이 항상 자식 시트에서 부모 시트의 시트 심볼로 향하기 때문에 완전히 예측 가능하고 쉽게 추적할 수 있다는 점입니다. 또 다른 장점은 정교한 설계 재사용 시스템을 제공하기 위한 플랫폼을 제공한다는 점입니다. 이 시스템은 Workspace 기반인지 파일 기반인지에 따라 managed schematic sheets 또는 device sheets를 통해 제공됩니다. 각 경우 모두 배치되는 심볼은 색상이 다르며 재사용 가능한 엔터티를 참조하고 있음을 구분하기 위한 그래픽이 포함되지만, 기능과 동작은 본질적으로 표준 시트 심볼과 동일합니다. 자세히 알아보기...

시트 엔트리

시트 엔트리는 시트 심볼 내부에 배치되며, 해당 심볼이 나타내는 소스 회로도 하위 시트에서 같은 이름을 가진 포트와의 연결성을 생성합니다. Project Options dialog의 Options 탭에서 Allow Sheet Entries to Name Nets 옵션이 활성화되어 있으면, 시트 엔트리는 넷 이름으로 사용됩니다. 자세히 알아보기...

시트 심볼 지정자(Designator)

부모 시트 심볼의 하위 객체인 시트 심볼 지정자는, 동일한 회로도 시트에 배치된 다른 시트 심볼과 구분될 수 있도록 심볼에 의미 있는 이름을 부여하는 데 사용됩니다. 일반적으로 이 이름은 심볼이 나타내는 회로도 하위 시트의 전체 기능을 반영합니다. 시트 심볼 인스턴스화를 사용하면, 하나의 시트 심볼에서 동일한 하위 시트의 여러 채널을 참조할 수 있습니다. 사용되는 구문은 시트 심볼의 Designator field에서 Repeat  키워드를 사용하는 방식입니다. 자세히 알아보기...

시트 심볼 파일 이름

시트 심볼 파일 이름은 부모 시트 심볼의 하위 객체이며, 시트 심볼과 해당 심볼이 나타내는 회로도 하위 시트 간의 링크를 제공합니다. File Name field에서 각 파일 이름을 세미콜론으로 구분하면, 하나의 시트 심볼이 여러 하위 시트를 참조할 수 있습니다. 자세히 알아보기...

재사용 블록

재사용 블록(reuse block)은 서로 다른 프로젝트에서 설계 회로의 일부 구간을 저장하고 재사용할 수 있게 해줍니다. 여기에는 회로도(schematic) 회로와 PCB를 위한 물리적 표현(physical representation) 모두가 포함될 수 있습니다. 이러한 재사용 블록을 회로도 시트에 배치하면, ECO 프로세스 동안 PCB 문서에 해당 물리적 표현이 자동으로 배치됩니다. 재사용 블록은 공식적으로 관리되는 Workspace 엔터티로, 읽기 전용이며 라이프사이클/리비전 제어(블록 업데이트 가능)가 적용되고, 추적 가능(사용 위치(where-used) 지원)합니다.

재사용 블록은 회로도 시트에 직접 배치하거나, 회로도 시트의 시트 심볼(sheet symbol)로 배치할 수 있습니다. 후자의 경우, 배치된 시트 심볼에는 재사용 블록의 포트에 해당하는 시트 엔트리(sheet entry)가 포함됩니다. 재사용 블록의 내용은 시트 심볼이 참조하는 자동 생성된 하위 회로도 시트(child schematic sheet)에 배치됩니다. 배치된 재사용 블록의 시트 심볼에는 고유한 아이콘이 표시됩니다. 자세히 알아보기...

Signal Harness

신호 하네스(signal harness)는 버스, 와이어 및 다른 신호 하네스를 포함한 다양한 신호를 논리적으로 그룹화할 수 있게 해주는 추상 연결(abstract connection)로, 더 높은 유연성과 간소화된 설계를 제공합니다. 신호 하네스를 사용하면 PCB 프로젝트에서 서브 회로 간의 상위 수준 추상 연결을 생성하고 조작할 수 있습니다. 이를 통해 동일한 회로도 설계 공간에서 더 복잡한 설계를 구현할 수 있으며, 설계의 가독성을 높이고 재사용 가능성을 확대합니다. 자세히 알아보기...

Harness Connector

하네스 커넥터(harness connector)는 버스, 와이어 및 다른 신호 하네스를 포함한 다양한 신호를 하나로 묶어 신호 하네스를 형성하는 컨테이너 역할을 합니다. 하네스 커넥터는 포함된 하네스 엔트리(harness entry)를 통해 이 하네스에 연결되는 모든 신호를 한데 모으는 깔때기(funnel)로 생각할 수 있습니다. 자세히 알아보기...

Harness Entry

하네스 엔트리(harness entry)는 하네스 커넥터 내부에 배치되며, 와이어, 버스 및 다른 신호 하네스를 통해 들어오는 신호들이 결합되어 상위 수준의 신호 하네스를 형성하는 연결 지점(connection point)입니다. 자세히 알아보기...

Harness Type

하네스 타입(harness type)은 상위 하네스 커넥터의 하위 객체(child object)로, 배치된 하네스 커넥터의 타입 또는 그 안에 정의된 하네스 엔트리 집합의 이름을 지정하는 데 사용됩니다. 하네스 타입과 그에 연결된 하네스 엔트리는 본질적으로 넷(net)을 담는 컨테이너의 이름이지, 넷 자체의 이름이 아닙니다. 자세히 알아보기...

Pin

핀(pin)은 Schematic Library 편집기에서 컴포넌트의 물리적 핀을 나타내기 위해 배치됩니다. 핀의 한쪽 끝만 전기적으로 활성(electrically active)이며, 이를 핀의 핫 엔드(hot end)라고 부르기도 합니다. 자세히 알아보기...

Probe

프로브(probe)는 시뮬레이션 준비가 된(simulation-ready) 회로의 특정 위치에서 측정을 수행하는 데 사용됩니다. 프로브를 사용하면 해당 위치의 전압, 전류 또는 전력을 확인할 수 있으며, (연속으로 두 개의 프로브를 배치하여) 전압 차(전압 차분, voltage differential)도 측정할 수 있습니다. 또한 프로브에 대해 대화형 모드(interactive mode)를 활성화하면, 시뮬레이션을 매번 다시 실행하지 않고도 시뮬레이션 결과가 포함된 .sdf 문서에서 변경 사항(프로브 추가/제거, 프로브 활성/비활성, 프로브를 다른 위치로 이동, 프로브 색상 변경)이 즉시 반영됩니다. 자세히 알아보기...

No ERC Directive

No ERC 설계 지시문(design directive)은 회로의 노드(node)에 배치되어, 회로도 프로젝트를 검증할 때 감지되는 모든 Electrical Rule Check 경고 및/또는 오류 위반 조건을 보고하지 않도록 억제합니다. No ERC는 (예: 연결되지 않은 핀처럼) 경고가 발생할 것을 알고 있는 회로의 특정 지점에서 의도적으로 오류 검사를 제한하면서도, 회로의 나머지 부분에 대해서는 포괄적인 검사를 수행할 수 있게 해줍니다. 자세히 알아보기...

Differential Pair Directive

차동 페어 지시문(differential pair directive, 사전 정의된 파라미터 세트 지시문)은 회로도에서 차동 페어 객체를 정의할 수 있게 해줍니다. 이 유형의 지시문을 의도한 페어의 양(+) 및 음(-) 넷 모두에 부착하거나, 블랭킷(blanket) 객체로 페어를 덮어 단일 지시문으로 여러 넷을 대상으로 지정할 수 있습니다. 넷 자체는 _P 및 _N 접미사(suffix)로 이름이 지정되어야 합니다. 사용자 정의 차동 페어 접미사는 프로젝트 옵션(Project Options) 대화상자의 Options 탭에 있는 Diff Pairs 섹션에서 정의할 수 있습니다.

이 유형의 지시문 한 쌍(양(+) 넷용 1개, 음(-) 넷용 1개)은 동기화(synchronization) 과정에서 PCB로 전송될 때 차동 페어 객체를 생성합니다. 생성된 각 차동 페어 객체는 기본 차동 페어 클래스 All Differential Pairs에 추가됩니다. 생성되는 차동 페어 객체의 이름은 회로도에서 해당 넷 페어의 루트 이름(root name)이 됩니다. 예를 들어, 위 예시의 회로도에서 USB_N 및 USB_P에 추가된 지시문은 PCB에서 USB라는 이름의 차동 페어 객체를 생성합니다. 차동 페어 객체의 이름 변경은 PCB 측에서만 할 수 있습니다. 자세히 알아보기...

Parameter Set Directive

파라미터 세트 지시문(parameter set directive)은 회로도 설계 내의 넷 유형 객체(net-type object)에 설계 사양을 연결할 수 있게 해줍니다. 예를 들어 파라미터 세트 지시문을 사용하여 PCB 레이아웃 제약, 차동 페어 및 넷 클래스(net class)를 정의할 수 있습니다. 소프트웨어는 파라미터 세트 지시문에 포함된 특정 이름의 파라미터 존재 여부를 통해 사용자가 어떤 설계 지시문을 배치하고 있는지 판단합니다. 자세히 알아보기...

Blanket Directive

파라미터 세트 지시문은 부착된 특정 넷만 대상으로 할 수 있지만, 블랭킷 지시문(Blanket directive)과 결합하면 그 범위를 블랭킷 내부의 모든 넷으로 확장할 수 있습니다. 블랭킷 지시문은 넷 및/또는 컴포넌트의 집합 위에 배치됩니다. 단순한 직사각형 형태 또는 다각형 형태를 정의할 수 있습니다. 다각형은 시트에서 필요한 넷 객체의 커버 범위를 더 정밀하게 제어할 수 있습니다. 이후 블랭킷에 적용된 파라미터 세트 지시문은 블랭킷이 덮는 모든 넷과 컴포넌트에 적용됩니다. 자세히 알아보기...

Compile Mask Directive

No ERC 지시문은 설계 내에서 위반되는 핀, 포트, 시트 엔트리 또는 넷의 수가 적을 때 이를 억제하는 데 매우 유용합니다. 하지만 경우에 따라서는 컴포넌트를 포함한 설계의 특정 구간 전체를 제거하고 싶을 수 있습니다. 컴파일 마스크 지시문(compile mask directive)을 사용하면, 포함된 설계 영역을 컴파일러(수동 검증 수행 시)에서 사실상 숨길 수 있어, 아직 완성되지 않아 컴파일 오류를 발생시킬 수 있는 회로에 대해 오류 검사를 수동으로 방지할 수 있습니다. 이는 활성 문서 또는 프로젝트를 검증하여 다른 특정 영역의 설계 무결성을 확인해야 하지만, 설계의 미완성 부분과 관련된 컴파일러 생성 메시지의 ‘노이즈’를 원하지 않을 때 매우 유용합니다.

이 기능은 위 예시처럼 설계 흐름에 시뮬레이션이 포함될 때도 매우 유용하게 활용할 수 있습니다. 전압 및 전류 소스는 회로 시뮬레이션 실행에 필수 요소이지만, 완성된 PCB에는 필요하지 않습니다. 회로 구조를 약간만 계획하면, 보통 시뮬레이션 전용 컴포넌트를 설계의 한 구역에 모두 모을 수 있고, 그 구역을 컴파일 마스크 지시문으로 쉽게 덮을 수 있습니다. 자세히 알아보기...