회로도에서 회로 연결성 만들기

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Altium Essentials: Creating Hierarchy

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개요

이 문서에서는 Altium Designer의 Schematic에서 회로 연결을 구성하는 방법을 설명합니다. 와이어를 통한 Physical 연결과 Net 라벨 및 기타 Net 식별자를 통한 Logical 연결을 모두 다룹니다. 또한 설계 구조에 따라 Schematic 시트 간에 연결이 확장되는 방식을 소개하고, 프로젝트 전반의 Net 관계를 확인하고 추적하며 탐색하는 데 도움이 되는 Connectivity Insight 등의 내장 도구를 살펴봅니다. 연결을 정의하는 데 사용되는 Schematic 객체에 대한 실용적인 개요와 함께, 이름 지정 및 적용 범위가 객체의 의도한 연결 여부에 미치는 영향에 관한 핵심 사항도 알아봅니다. Schematic에서 연결을 구성하고 검사하는 방법을 더 명확하게 이해하고 싶다면 이 문서부터 시작해 보세요. 계속 읽으며 설계 워크플로에 대한 자신감을 높여 보세요.

- Physical 연결과 Logical 연결의 차이점과 Schematic에서 각 방식이 유용한 경우를 알아봅니다.
- 와이어, Net 라벨, 포트, 전원 포트, 버스, 시트 엔트리 등 연결을 구성하는 Schematic 객체를 살펴봅니다.
- Altium Designer에서 Connectivity Insight와 관련 선택 및 강조 표시 도구를 사용해 연결을 검사하고 탐색하는 방법을 알아봅니다.
AI로 더 깊이 알아보기:

컴포넌트와 컴포넌트 간의 연결 방식이 여러분만의 고유한 전자 회로를 만듭니다. Schematic에서는 컴포넌트 핀을 서로 연결하여 설계의 Logical 표현을 생성합니다. 인쇄 회로 기판을 설계할 때는 Physical 컴포넌트를 배치하고 라우팅을 통해 동일한 연결 관계를 구현합니다.

설계를 구성하고 연결 관계를 만드는 방법을 배우고 있다면 다음 페이지가 도움이 될 수 있습니다.

► 자세히 알아보기: 설계 프로젝트 검증

► 자세히 알아보기: 다중 시트 및 계층형 설계

► 자세히 알아보기: 다중 채널 설계 생성

► 자세히 알아보기: 여러 Net을 버스 및 Signal 하네스로 묶기

► 자세히 알아보기: 설계 동기화

Physical 및 Logical 연결 관계

Schematic에서 한 컴포넌트에서 다른 컴포넌트로 와이어를 그려 연결 관계를 만들 수 있습니다. 이를 Physical 연결 관계라고 합니다.

각 컴포넌트 핀에 짧은 와이어와 Net 레이블을 배치하여 핀을 서로 연결할 수도 있습니다. 소프트웨어는 이 두 Net 구간을 식별하고 연결하여 하나의 Net을 형성합니다. 이러한 연결 방식을 Logical 연결 관계라고 합니다.

Physical 연결 관계를 사용하면 회로를 살펴볼 때 각 와이어를 따라갈 수 있지만, 와이어가 많으면 Schematic이 빽빽하고 복잡해질 수 있습니다. 반면 Net 레이블은 배선량을 줄여 주지만, 사용자가 가능한 모든 연결을 찾으려면 시트 전체를 살펴봐야 합니다. 설계자는 두 방식을 혼합하는 것을 포함하여 자신의 설계에 가장 적합한 연결 모델을 자유롭게 선택할 수 있습니다.

Animated image showing the difference between physical connectivity and logical connectivity

와이어를 배치하여 Physical 연결 관계를 만들거나 Net 레이블을 사용하여 Logical 연결 관계를 만드세요.

Schematic 시트 within Logical 연결 관계를 만드는 것 외에도, Schematic 시트 between Logical 연결 관계를 만드는 객체가 있습니다. 이러한 연결 관계를 만드는 방식은 Schematic을 평면 설계로 구성하는지, 계층형 설계로 구성하는지에 따라 달라집니다. 자세한 내용은 아래에서 설명합니다.

시트 간 연결에 사용할 수 있는 다양한 Net 식별자가 있습니다.
시트 간 연결에 사용할 수 있는 다양한 Net 식별자가 있습니다.

Connectivity Insight

Altium Designer의 Connectivity Insight 기능(Design Insight 기능의 일부)은 프로젝트 내 연결 관계를 즉시 표시합니다. 선택적으로 Schematic 미리보기를 포함하는 문서 트리로 표시되며, 선택 가능한 요소를 통해 프로젝트의 연결 구조를 빠르고 시각적으로 탐색할 수 있습니다.

Default 설정 상태에서 Connectivity Insight 기능은 다음을 표시합니다.

  • 커서를 Schematic 연결 객체(와이어, 포트 등) 위에 놓으면 관련 Net 연결 정보가 표시됩니다.
  • 객체에 Alt+Double-click 을 사용하면 트리 기반의 연결 관계 미리보기 맵이 표시됩니다.

이 기능에 더해, Signal Net에 속한 객체 위에 커서를 놓고 Ctrl+Alt을 누르면 사용할 수 있는 기능도 있습니다. 이 기능은 선택 가능한 트리 보기를 엽니다. 트리에서 원하는 시트를 클릭하면 해당 문서로 빠르게 이동할 수 있습니다. 

이 기능은 Preferences 대화상자의 System - Design Insight 페이지에서 Document Tree 항목의 Mouse Hover 옵션을 선택하거나 선택 해제하여 활성화하거나 비활성화할 수 있습니다.

와이어를 클릭하여 Net을 선택할 때(Alt+Click) Alt 키를 누르고 있으면 설계 전체의 Net 연결 관계를 모든 Schematic에서 강조 표시할 수도 있습니다.
회로의 특정 지점에 전기적으로 연결된 모든 객체를 선택하려면 기본 메뉴의 Edit » Select » Connection 명령이나 Active Bar의 Select Connection 명령을 사용할 수 있습니다. 연결된 전기적 객체를 선택하려는 객체를 클릭하면 해당 객체에 전기적으로 연결된 모든 객체가 선택되며, 필터가 적용되어 시트의 나머지 객체는 모두 흐리게 표시됩니다.

연결 관계를 만드는 데 사용되는 객체

Schematic Editor에는 연결 관계를 만드는 데 사용되는 다음 객체가 포함되어 있습니다. 이러한 객체를 통틀어 net identifiers라고 합니다.

Net 식별자 기능
버스 Data[0..7]과 같이 여러 Net을 하나로 묶는 데 사용됩니다. Net 이름은 특정 명명 규칙에 따라 순차적으로 지정해야 합니다(예: Data0, Data1,... Data7). 이 이름 지정 방식에 따라 버스 이름(예: Data[0..7])이 결정됩니다.
버스 Entry 버스 라인의 양쪽에서 서로 다른 두 Net을 분기할 때 두 Net 사이에 단락이 발생하지 않도록 지원하는 그래픽 요소입니다. 다른 상황에서는 필요하지 않습니다.
시트 외부 커넥터 한 Schematic 시트의 Net을 다른 시트에 연결하는 데 사용됩니다(동일한 시트 내 연결에는 사용하지 않음). 수평 연결 관계(평면 설계)만 지원합니다. 시트 외부 커넥터는 포트에 비해 기능이 제한적입니다.
Net 레이블 동일한 Schematic 시트에서 같은 이름의 다른 Net 레이블과 연결 관계를 만드는 데 사용되는 Net 식별자입니다. Net 이름은 Net 레이블에 의해 자동으로 지정됩니다. Net 레이블은 컴포넌트 핀, 와이어 및 버스에 배치할 수 있습니다. 프로젝트 옵션에서 Net Identifier Scope에 Global을 사용하도록 구성하지 않으면 Net 레이블은 시트 간에 연결되지 않습니다.
핀 핀은 컴포넌트의 Physical 핀을 나타내기 위해 Schematic 심볼 Editor에 배치됩니다. 핀의 한쪽 끝만 전기적으로 활성화되며, 이를 핀의 핫 엔드라고도 합니다.
포트 한 Schematic 시트의 Net을 다른 시트에 연결하는 데 사용됩니다. 계층형 설계에서는 수직으로, 평면 설계에서는 수평으로 연결할 수 있습니다(수직 및 수평 설계는 아래에서 설명합니다). Project Options 대화상자의 옵션 탭에서 Allow Ports to Name Nets 옵션을 활성화하면 포트 이름이 Net 이름으로 사용됩니다. 이 경우 포트는 Schematic 시트 내에서도 연결되지만, 같은 이름의 Net 레이블에는 연결되지 않습니다(자세히 알아보기).
전원 포트 설계 구조와 관계없이 Schematic 프로젝트 전체에서 이름이 같은 모든 전원 포트와 연결 관계를 만듭니다. Net 이름은 전원 포트에 의해 자동으로 지정됩니다. 필요한 경우 이 Net의 연결 범위를 특정 Schematic 시트로 제한할 수 있습니다 (자세히 알아보기).
시트 Entry 시트 심볼 내부에 배치되어 해당 시트 심볼의 하위 시트에 있는 동일한 이름의 포트와 연결 관계를 만듭니다. Project Options 대화상자의 Options 탭에서 Allow Sheet Entries to Name Nets 옵션을 활성화하면 시트 Entry가 Net 이름으로 사용됩니다.
Signal 하네스 임의의 Net 조합, 버스 및 하위 수준의 Signal 하네스를 하나로 묶는 데 사용됩니다.
와이어 Schematic의 지점 간에 전기적 연결을 형성하는 데 사용되는 폴리라인 형태의 전기 설계 기본 요소입니다. 와이어는 Physical 전선에 해당합니다.
  • 이름이 같더라도 유형이 다른 Net 식별자는 자동으로 서로 연결되지 않습니다. 연결 여부는 Net 명명 옵션의 설정에 따라 달라집니다. 이러한 옵션은 아래에서 설명합니다.

  • Net 식별자로 정의된 Net 이름은 대소문자를 구분하지 않습니다. 예를 들어 두 와이어에 Net 라벨 abc 및 ABC이 추가되어 있으면 동일한 Net abc에 할당됩니다 (프로젝트의 Net Identifier Scope에서 이를 허용하는 경우).

  • Net 이름 끝에 아포스트로피(')를 사용하지 마세요. 이 문자는 쿼리 언어에서 연산자로 사용되므로, 이 문자 뒤에 다른 파라미터가 필요하여 오류가 발생할 수 있습니다.

설계 구조가 연결성에 미치는 영향

Related page: 다중 시트 및 계층형 설계

설계가 하나의 Schematic 시트에 들어가지 않으면 여러 시트에 나누어 배치할 수 있습니다. 다중 시트 Schematic에서 구조를 구성하고 연결성을 만드는 방식은 두 가지로 구분됩니다. 하나는 큰 Schematic 시트 하나를 여러 개의 작은 시트로 나눈 것으로 볼 수 있는 평면형 설계이고, 다른 하나는 시트가 조부모-부모-자식 형태의 구조로 연결되는 계층형 설계입니다.

다중 시트 설계는 아래 이미지와 같이 상위 시트에 하위 시트를 나타내고 해당 시트로 연결되는 시트 심볼을 배치하여 구현합니다.

시트 심볼은 하위 수준의 시트를 나타내고 해당 시트로 연결됩니다. 평면형 설계에서는 이 구조의 깊이가 한 단계로 제한되지만, 계층형 설계에서는 깊이에 제한이 없습니다.
시트 심볼은 하위 수준의 시트를 나타내고 해당 시트로 연결됩니다. 평면형 설계에서는 이 구조의 깊이가 한 단계로 제한되지만, 계층형 설계에서는 깊이에 제한이 없습니다.

그렇다면 설계가 평면형인지 계층형인지는 무엇으로 결정될까요? Net 식별자 범위를 설정하여 시트 간 연결성을 생성하는 방식을 정의하면 됩니다. 이 설정은 Project Options 대화상자의 옵션 탭에서 지정합니다.

계층형 설계에서는 프로젝트에 최상위 시트가 하나만 존재할 수 있다는 점을 기억해야 합니다. 다른 모든 소스 문서는 시트 심볼에서 참조해야 합니다. 설계 검증을 수행할 때 여러 최상위 문서 위반 검사를 사용하여 이 조건을 충족하지 않는 경우를 표시할 수 있습니다. 또한 시트 심볼은 자신이 배치된 시트나 계층 구조상 자신보다 상위에 있는 시트를 참조해서는 안 됩니다. 이렇게 하면 구조에 해결할 수 없는 루프가 생기기 때문입니다.

평면형 설계

Related page: 다중 시트 및 계층형 설계

한 시트에서 다른 시트로 직접 연결성이 생성되는 설계를 평면형 설계라고 합니다. 이 연결은 상위 시트의 시트 심볼을 거치지 않습니다. 평면형 설계에서 시트 심볼은 단순히 하위 시트를 나타내고 참조합니다. 계층 구조가 없으므로 설계의 모든 시트가 Projects Panel에 동일한 수준으로 표시됩니다. 아래 두 이미지는 모두 평면형 설계를 보여줍니다.

평면형 설계는 생성하기가 더 간단합니다. 평면형 설계에는 각 하위 시트에 대한 시트 심볼이 배치된 최상위 시트를 포함할 수 있지만, 이 최상위 시트는 시트 간 연결성을 생성하는 데 사용되지 않으므로 선택 사항입니다. Schematic 시트가 두세 개뿐인 소규모 설계에서는 최상위 시트가 별다른 가치를 더하지 않는다고 판단할 수 있습니다. 시트 수가 많아지면 최상위 시트에 논리 블록(시트 심볼)이 배치된 방식을 통해 회로 설계의 기능을 파악하는 데 도움이 됩니다.

최상위 시트가 없는 경우(왼쪽)와 있는 경우(오른쪽)의 동일한 설계로, 둘 다 평면형 설계의 예입니다.  Projects panel showing a simple project that is a flat design, with a top sheet
최상위 시트가 없는 경우(왼쪽)와 있는 경우(오른쪽)의 동일한 설계로, 둘 다 평면형 설계의 예입니다.

평면형 설계에서는 위 이미지의 확대경 부분에 표시된 것처럼 포트, 시트 외부 커넥터, 전원 포트 및 Net 레이블을 사용하여 시트 간 연결을 생성할 수 있습니다. 권장되는 방법은 각 시트 within Net 레이블을 사용하고, 시트 between 연결에는 포트를 사용하는 것입니다. 포트는 시트 외부 커넥터보다 더 많은 기능을 제공합니다. 예를 들어 포트 상호 참조를 추가할 수 있으며, 아래 이미지와 같이 각 포트에 다른 시트의 일치하는 포트를 참조하는 SheetName[GridReference]를 추가합니다.

평면형 설계의 시트 수에는 제한이 없습니다.

각 포트 옆에 포트 상호 참조가 추가되어 일치하는 포트의 타겟 시트와 Grid 참조를 나타냅니다.
각 포트 옆에 포트 상호 참조가 추가되어 일치하는 포트의 타겟 시트와 Grid 참조를 나타냅니다.

연결성이 한 시트에서 다른 시트로 직접 이어지는 설계가 평면형 설계입니다. 이러한 연결 동작은 Net 식별자 범위를 Automatic, Flat 또는 Global로 설정하여 정의합니다. 포트와 Net 레이블을 혼합하여 시트 간 연결성을 생성하는 경우에는 Automatic 옵션을 사용할 수 없습니다. 이 경우 Net Identifier Scope를 Global로 수동 설정해야 합니다.

계층형 설계

Main page: 다중 시트 및 계층형 설계

시트 간 연결성이 시트 심볼에서 해당 시트 심볼이 참조하는 하위 시트로 이어지는 설계를 계층형 설계라고 합니다. Net 수준에서는 해당 시트 심볼의 시트 Entry와 하위 시트에 있는 동일한 이름의 포트 사이에 연결성이 생성됩니다. 생성되는 시트 간 연결성이 상위 시트와 하위 시트 사이에서 위아래 방향으로만 이어지므로 이러한 연결성을 수직 연결성이라고도 합니다.

계층형 설계에서 Net 수준의 연결성은 상위 시트의 시트 Entry에서 하위 시트의 일치하는 포트로 이어집니다.
계층형 설계에서 Net 수준의 연결성은 상위 시트의 시트 Entry에서 하위 시트의 일치하는 포트로 이어집니다.

계층형 설계에는 두 가지 주요 장점이 있습니다.

  1. 첫 번째는 Schematic 시트를 논리 블록(시트 심볼)으로 구조화하고 표현하는 방식을 통해 설계의 기능을 독자에게 보여줄 수 있다는 점입니다. 최상위 Schematic은 설계를 상위 수준의 기능 블록 집합으로 표현하며, 각 블록은 전체 회로의 전통적인 왼쪽에서 오른쪽으로, 입력에서 출력으로 이어지는 흐름에서 자신의 위치를 반영하도록 배치됩니다. 필요한 경우 이러한 블록을 더 작은 블록으로 세분화할 수 있으므로, 컴포넌트가 배치되는 최하위 Schematic은 컴포넌트 수가 적고 비교적 단순한 구조를 가질 수 있습니다. 각 시트가 비교적 단순하므로 실제 시트 크기를 작게 유지할 수 있으며, 이는 Schematic을 인쇄할 때 큰 장점이 됩니다.
  2. 또 다른 주요 장점은 계층적 설계에서 Signal을 추적하기가 일반적으로 훨씬 쉽다는 점입니다. 상위 시트의 시트 Entry와 하위 시트의 포트를 대응시키기만 하면 각 시트 내의 배선을 따라 Signal을 추적할 수 있기 때문입니다.

계층적 설계를 구성하려면 추가 작업이 필요합니다. 시트 심볼에는 시트 Entry가 필요하며, 최상위 시트에는 한 시트 심볼에서 다른 시트 심볼로 Signal을 전달하는 배선이 있어야 합니다. 소프트웨어에는 시트 Entry를 하위 시트의 포트와 동기화하는 데 도움이 되는 도구가 포함되어 있습니다(모든 시트 심볼에 대해서는 Design » Synchronize Sheet Entries and Ports을 사용하고, 개별 시트 심볼에 대해서는 해당 시트 심볼을 마우스 오른쪽 버튼으로 클릭한 다음  Sheet Symbol Actions » Synchronize Sheet Entries and Ports 선택). 또한 대규모 설계를 작은 단위로 나누는 데 도움이 되는 도구도 포함되어 있습니다(Edit » Refactor » Move Selected Subcircuit to Different Sheet). 이러한 구조 재편 및 리팩터링 도구에 대한 자세한 내용은  설계 리팩터링 페이지를 참조하세요.

계층적 설계는 깊이에 제한이 없으며, Schematic 시트를 개수 제한 없이 포함할 수 있습니다.

시트 간 연결이 상위 시트의 시트 Entry와 이에 대응하는 하위 시트의 포트 사이에서만 이루어지는 설계는 계층적 설계입니다. 이러한 연결 동작은 Net 식별자 범위 설정을 Automatic, Hierarchical 또는 Strict Hierarchical로 지정하여 정의합니다.

멀티채널 설계

Main article: 멀티채널 설계 생성

전자 설계에 반복되는 회로 구간이 포함되는 경우는 흔합니다. 스테레오 앰프일 수도 있고, 64채널 믹싱 콘솔일 수도 있습니다. 이러한 유형의 설계는 multi-channel design라는 기능 모음을 통해 완벽하게 지원됩니다. 멀티채널 설계에서는 반복되는 회로를 한 번만 작성한 다음, 동일한 하위 Schematic을 참조하는 여러 시트 심볼을 배치하거나 하나의 시트 심볼이 참조하는 하위 Schematic을 필요한 횟수만큼 반복하도록 구성하여 소프트웨어에 반복을 지시합니다. 컴파일된 설계는 컴퓨터 메모리에서 확장되며, 사용자 정의 명명 규칙에 따라 모든 컴포넌트와 연결이 필요한 횟수만큼 반복됩니다.

왼쪽에는 동일한 하위 시트(PortIO.SchDoc)를 참조하는 시트 심볼 4개가 있습니다. 오른쪽에서는 Repeat  키워드를 통해 InputChannel.SchDoc이 8번 반복됩니다.  An example of a multi-channel design where the child schematic is repeated by including the Repeat keword in its Sheet Symbol
왼쪽에는 동일한 하위 시트(PortIO.SchDoc)를 참조하는 시트 심볼 4개가 있습니다. 오른쪽에서는 Repeat 키워드를 통해 InputChannel.SchDoc이 8번 반복됩니다.

작성한 Logical 설계는 실제로 평면화되지 않으며, 항상 멀티채널 Schematic으로 유지됩니다. 이를 PCB 레이아웃으로 전송하면 Physical 컴포넌트와 Net이 필요한 횟수만큼 반복 생성되며, Schematic과 보드 간 작업에 사용할 수 있는 교차 탐색 및 교차 선택 도구를 모두 활용할 수 있습니다. PCB Editor에는 한 채널의 배치와 라우팅을 다른 모든 채널에 복제하는 도구도 있으며, 채널 전체를 손쉽게 이동하고 방향을 바꿀 수도 있습니다. 멀티채널 설계에 대한 자세한 내용은 멀티채널 설계 문서를 참조하세요. 

소프트웨어는 계층적 구조 모델을 사용하여 메모리에 채널 인스턴스를 생성하므로, 멀티채널 설계는 반드시 계층적이어야 합니다.

멀티채널 설계의 경우 Net Identifier Scope을 Automatic, Hierarchical 또는 Strict Hierarchical로 설정하세요.

소프트웨어는 Project Options 대화 상자의 Multi-Channel 탭에서 선택한 명명 규칙을 사용하여 컴포넌트와 Net의 중복을 처리합니다.

Net 식별자 범위 설정

Dialog page: 프로젝트 옵션

소프트웨어는 Net Identifier Scope의 현재 설정을 사용하여 Schematic 시트 간의 연결 방식을 결정합니다. Net Identifier Scope은 Project Options 대화 상자(Project » Project Options)의 옵션 탭에서 구성합니다.

설계 구조에 맞는 Net Identifier Scope 모드를 선택하세요.
설계 구조에 맞는 Net Identifier Scope 모드를 선택하세요.

Global, Flat 및 Hierarchical 옵션의 동작은 아래 이미지에 나와 있습니다.

세 가지 주요 모드(Global, Flat, Hierarchical) 각각에서 연결이 생성되는 방식을 보여 주는 간단한 예입니다. Configuring the Net Identifier Scope, example of what connects with the Flat option Configuring the Net Identifier Scope, example of what connects with the Hierarchical option
세 가지 주요 모드(Global, Flat, Hierarchical) 각각에서 연결이 생성되는 방식을 보여 주는 간단한 예입니다.

위에서 언급한 세 가지 옵션 외에 Automatic 옵션도 있습니다. 일반적으로 Net Identifier Scope 을 Automatic로 설정해 두는 것이 좋습니다. 소프트웨어는 시트 구조와 포트 및 시트 Entry의 유무를 기준으로 세 가지 옵션 중 가장 적합한 옵션을 선택합니다.

Automatic로 설정하면 소프트웨어는 다음 기준에 따라 세 가지 주요 Net 식별자 모드 중 사용할 모드를 자동으로 선택합니다.

  • 최상위 시트에 시트 Entry가 있으면 Hierarchical이 사용됩니다.
  • 시트 Entry는 없지만 포트가 있으면 Flat이 사용됩니다.
  • 시트 Entry와 포트가 모두 없으면 Global이 사용됩니다.

Strict Hierarchical 모드는 모든 전원 포트의 적용 범위를 각 시트 내부로 제한합니다. 이 모드에서는 포트와 시트 Entry를 사용하여 모든 전원 및 접지 Net을 각 하위 시트에 배선해야 합니다. Strict Hierarchical 모드를 사용하지 않더라도 적용 범위를 제한하려는 전원 Net에 시트 Entry와 포트를 배치하면 특정 시트에 대해서만 이와 같이 설정할 수 있습니다. 전원 Net에 대해 자세히 알아보세요.

Net 이름 지정 방식

컴포넌트 핀 사이에 와이어를 배치할 때마다 연결이 생성됩니다. 설계의 모든 Net에는 이름이 지정됩니다. Net 이름 지정에 사용할 수 있는 Net 식별자를 배치하지 않은 경우, 소프트웨어는 해당 Net에 속한 핀 중 하나를 기준으로 Net 이름을 지정합니다. 예를 들어 아래 이미지에 표시된 NetR7_1과 같습니다. 이후 컴포넌트 Designator가 변경되면 시스템에서 생성한 Net 이름도 변경되며, 동기화를 유지하려면 이러한 변경 사항을 Schematic과 PCB 간에 전달해야 합니다.

Net 식별자가 없는 Net에는 해당 Net에 속한 핀 중 하나를 기준으로 시스템에서 생성한 이름이 할당됩니다.
Net 식별자가 없는 Net에는 해당 Net에 속한 핀 중 하나를 기준으로 시스템에서 생성한 이름이 할당됩니다.

Net 라벨은 항상 자신이 연결된 Net의 이름을 지정합니다. Default 연결 지점은 Net 라벨의 왼쪽 아래 모서리이며, 이동 중에는 작은 십자 표시로 나타납니다.

다른 Net 식별자의 경우, Project Options 대화 상자의 옵션 탭에 있는 Netlist Options 섹션에서 해당 옵션을 활성화하면 Net 이름을 지정합니다.

서로 다른 유형의 Net 식별자는 자동으로 연결되지 않습니다. 예를 들어 Project Options 대화 상자에서 Allow Ports to Name Nets 옵션을 활성화하더라도, Inta이라는 포트는 Inta이라는 Net 라벨에 연결되지 않습니다. 이들은 반드시 와이어로 연결해야 합니다. 아래 이미지에 예가 나와 있습니다.

  

하나의 Net에 여러 Net 식별자 사용

하나의 Schematic 시트에서 동일한 Net에 서로 다른 이름의 Net 레이블을 여러 개 지정할 수는 없습니다. 이러한 경우 유효성 검사 중에 감지되어 오류로 표시됩니다. 그러나 동일한 Net이 여러 시트에 걸쳐 있는 경우, 각 시트에서 해당 Net에 서로 다른 Net 식별자를 지정하는 것은 허용됩니다.

이 기능을 사용하면 다음과 같은 작업을 수행할 수 있습니다.

  • 계층 구조의 각 레벨에서 Net 이름을 변경하여 해당 시트에서의 기능을 더 잘 나타낼 수 있습니다.
  • 하위 Schematic 시트의 Net 이름을 변경하지 않고도 해당 시트를 재사용할 수 있습니다.

Default 설정에서는 여러 Net 식별자를 허용하지 않습니다. 유효성 검사 중에 여러 식별자가 감지되면 경고가 표시됩니다. 설계에 여러 Net 식별자가 필요한 경우 다음 중 하나를 수행해야 합니다.

  • Project Options 대화상자의 Error Reporting 탭에서 Nets with multiple names 오류 검사 설정을 변경하거나,
  • 각 경고 위치에 No ERC 마커를 배치한 다음, Properties Panel의 No ERC 모드에서 Specific Violations을 선택하여 억제할 오류를 정의합니다. Messages Panel에 나열된 경고를 마우스 오른쪽 버튼으로 클릭하거나 Schematic 시트에서 위반 사항을 나타내는 색상 물결선을 마우스 오른쪽 버튼으로 클릭하여 No ERC 마커를 배치할 수 있습니다. No ERC 마커를 선택한 상태에서 Properties Panel을 통해 모양과 색상을 변경할 수 있습니다.

Net 이름 지정을 제어하는 옵션

Dialog page: 프로젝트 옵션

최종적으로 PCB에서 각 Net은 하나의 이름만 가질 수 있습니다(Net Tie를 사용하여 두 Net을 의도적으로 연결하는 경우가 아니라면, 하나의 PCB Net에 두 개의 이름을 지정할 수 없습니다). 소프트웨어는 여러 이름을 가진 Net이 프로젝트에서 하나의 이름만 갖도록 자동으로 처리하지만, 선택된 이름이 예상과 다를 수 있습니다. 이름 선택 방식을 제어하는 다양한 옵션은 Project Options 대화상자의 Options 탭에 있는 Netlist Options 섹션에서 사용할 수 있습니다. 각 옵션에 대한 자세한 내용은 프로젝트 옵션 대화상자 페이지를 참조하십시오.

이러한 옵션을 설정할 때는 Allow Ports to Name Nets 및 Higher Level Names Take Priority 옵션을 활성화하는 것이 좋습니다. 이 옵션들과 함께 각 시트의 주요 Net에 Net 레이블을 적절히 사용하면, 여러 시트에 걸친 Net을 포함한 모든 주요 Net에 이름을 지정하고 상위 레벨 Schematic에서 지정한 이름을 하위 레벨 Schematic에서도 사용할 수 있습니다.

여러 Net 이름 지정 옵션이 활성화된 경우, Net 이름 지정의 우선순위는 다음과 같습니다.

  • Power Port Names Take Priority 옵션이 꺼져 있으면 Net 레이블, 전원 포트, 포트, 핀 순서입니다.
  • Power Port Names Take Priority 옵션이 켜져 있으면 전원 포트, Net 레이블, 포트, 핀 순서입니다.

동일한 이름을 가진 두 개의 별도 Net

서로 다른 Schematic 시트에서 서로 다른 Net에 동일한 Net 이름을 사용한 경우에도 Net 이름 지정 문제가 발생할 수 있습니다. 이 문제는 유효성 검사 중 Duplicate Nets 오류 검사를 통해 감지됩니다. 이러한 상태에서는 설계를 PCB로 전송할 수 없습니다. 설계 전송 시 두 개의 별도 Net이 하나의 PCB Net으로 병합되기 때문입니다.

이 문제는 Project Options 대화상자의 옵션 탭에서 Append Sheet Numbers to Local Nets 옵션을 활성화하여 해결할 수 있습니다. 이 옵션을 활성화하면 아래 이미지와 같이 모든 로컬 Net의 이름 뒤에 SheetNumber 파라미터 값이 추가됩니다.

Example of how a duplicated net name, Input, appears on the schematic Editor tab  Example of how a duplicated net name, Input, appears on the schematic compiled tab
Net 레이블 Input이 여러 시트에서 사용되었으므로, Duplicate Nets 오류를 방지하기 위해 Append Sheet Numbers to Local Net 옵션을 활성화했습니다.
컴파일된 시트 탭을 클릭하면 이 옵션의 효과를 확인할 수 있습니다(오른쪽 이미지). Net 이름 뒤에 _2가 추가된 것을 확인하십시오.

Append Sheet Numbers to Local Nets 옵션은 각 Schematic 시트에 고유한 SheetNumber가 지정된 경우에만 작동합니다. SheetNumber 파라미터는 각 Schematic 시트의 Properties 패널에 있는 Document Options 모드의 Parameters 탭에서 지정합니다. 각 Schematic 시트에 고유 번호를 수동으로 지정하는 대신, Tools » Annotation » Number Schematic Sheets 명령을 실행하여 프로젝트 시트 번호 지정 대화상자를 열 수도 있습니다. 이 대화상자를 사용하면 모든 시트에 고유한 SheetNumber(각 시트의 단순 숫자 값)와 DocumentNumber(일반적으로 회사에서 부여하는 문서 번호)를 지정할 수 있습니다.

두 Net을 의도적으로 연결하기

서로 다른 두 Net을 의도적으로 연결해야 하는 경우가 있습니다. 이는 단순한 이름 지정 문제가 아니라, 설계 요구 사항에 따라 두 Net을 단락시켜야 하는 경우입니다. 예를 들어 아날로그 접지와 디지털 접지를 제어된 방식으로 연결해야 하는 경우가 이에 해당합니다.

이 작업은 Net Tie 컴포넌트를 통해 두 Net을 연결하여 수행합니다. Net Tie 컴포넌트는 제어된 단락 연결로, 보드에서 Net이 연결되는 위치를 지정할 수 있게 해 줍니다. Schematic에서 Net Tie 컴포넌트에는 두 개 이상의 핀이 있으며, 각 핀은 단락시킬 Net 중 하나에 연결됩니다. 아래와 같이 컴포넌트의 Component Type 속성은 Net Tie로 설정됩니다.

Schematic에서 하나의 클록을 두 개의 FPGA 클록 핀으로 라우팅하는 데 사용된 Net Tie 컴포넌트입니다.
Schematic에서 하나의 클록을 두 개의 FPGA 클록 핀으로 라우팅하는 데 사용된 Net Tie 컴포넌트입니다.

Schematic에서는 핀이 서로 not배선되어 있지 않지만(Schematic에서는 단락되지 않음), PCB 풋프린트 내부에서는 서로 are연결되어 있습니다.

PCB 측에서는 풋프린트에 Schematic 심볼의 핀 수와 동일한 수의 Pad가 있으며, 그 사이를 구리로 연결합니다. 아래 예시 이미지에서는 두 개의 정사각형 Pad를 일정 길이의 Track으로 연결하여 이를 구현했습니다. 이 작업은 PCB 라이브러리 Editor에서 풋프린트 내부에 수행합니다. PCB의 Component Type 속성도 Net Tie로 설정합니다.

소프트웨어는 Net Tie PCB 컴포넌트 내부에서 생성된 단락을 자동으로 무시하므로 DRC 오류가 발생하지 않습니다.

PCB에 배치된 동일한 Net Tie 컴포넌트입니다. Net Tie 풋프린트의 Pad(선택된 상태)가 Track으로 단락되어 있습니다.
PCB에 배치된 동일한 Net Tie 컴포넌트입니다. Net Tie 풋프린트의 Pad(선택된 상태)가 Track으로 단락되어 있습니다.

Net Tie 컴포넌트로 서로 다른 두 Net을 연결하면, 각 Net은 Schematic 전체와 PCB에서 고유한 이름을 유지합니다.

  • Net Tie 심볼과 풋프린트를 생성할 때는 두 가지 Net Tie 컴포넌트 유형 모드 중 하나를 선택할 수 있습니다. 하나는 Net Tie를 BOM에 포함하는 모드(예: Net Tie가 단락 점퍼인 경우)이고, 다른 하나는 BOM에서 제외하는 모드(Net Tie가 단순한 구리 연결인 경우)입니다. 필요한 컴포넌트 유형을 선택하십시오.
  • 보드에서 Net Tie를 라우팅할 때 Net Tie Pad에서 away 라우팅하는 경우에는 모든 라우팅 모드를 사용할 수 있습니다. Net Tie Pad로 into 라우팅하려면 Ignore Obstacle 모드로 전환해야 합니다.

► Net Tie 컴포넌트 라우팅 시연

전원 Net

이 설정의 Default 동작은 전원 Net을 전역으로 간주하는 것입니다. 즉, 모든 Schematic 시트에서 전원 Net을 사용할 수 있다고 가정합니다. 전원 Net에 접근하려면 필요한 Net 이름을 가진 전원 포트를 배치한 다음 컴포넌트를 해당 전원 포트에 와이어로 연결합니다. 설계가 컴파일되면 프로젝트의 모든 시트에 걸쳐 각 전원 Net에 연결된 핀이 모두 서로 연결됩니다.

전원 포트가 어떤 Net에 연결되는지는 심볼의 스타일이 아니라 Net 이름에 따라 결정됩니다. 강조 표시된 세 전원 포트는 모두 GND 전원 Net에 연결됩니다.
전원 포트가 어떤 Net에 연결되는지는 심볼의 스타일이 아니라 Net 이름에 따라 결정됩니다. 강조 표시된 세 전원 포트는 모두 GND 전원 Net에 연결됩니다.

전원 Net의 로컬화 - 전체 적용

앞서 설명한 것처럼, 계층형 설계에서 Net 식별자 범위의 Strict Hierarchical 옵션을 선택하면 전원 Net을 각 Schematic 시트로 로컬화할 수 있습니다. 이 방식은 모든 시트의 모든 전원 Net을 로컬화하므로, Signal Net과 동일한 방식으로 전원 Net을 수동으로 서로 연결해야 합니다. 서로 연결하지 않으면 각 Schematic 시트에 있는 각 전원 Net에 대해 Duplicate Net Name 오류가 발생합니다. 또한 포트를 전원 포트에 연결할 수 있도록 Connection 매트릭스 설정을 조정해야 합니다.

Net Identifier Scope가 Strict Hierarchical로 설정되어 있으면 
Net Identifier Scope가 Strict Hierarchical로 설정되어 있으면 모든 전원 Net을 해당 Net이 사용되는 모든 시트에 와이어로 연결해야 합니다.

시트 간에 로컬화된 전원 Net 연결하기

계층형 설계에서 로컬화된 전원 Net은 다른 Net과 동일한 방식으로, 하위 시트의 포트에서 상위 시트에 있는 시트 심볼의 시트 Entry로 연결합니다. 전원 Net의 경우 이 기법은 개별 전원 Net만 지원하며, 버스로 묶인 전원 Net()은 지원하지 않습니다.

다중 채널 설계를 생성하고 아래와 같이 Repeat 문을 사용하여 각 채널에 고유한 개별 전원 Net을 공급하려는 경우, 시트 Entry-포트 조합을 통해 각 채널에 하나의 Net만 전달하므로 이 방식이 지원됩니다. 설계에서 각 시트 Entry-포트 조합을 통해 상위에서 하위로 개별 전원 Net만 연결한다면 Netlist가 올바르게 생성됩니다.

로컬화된 전원 Net이 버스가 아닌 개별 Net으로 계층 구조를 오가면 다중 채널 설계의 각 채널에 분배할 수 있습니다.로컬화된 전원 Net이 버스가 아닌 개별 Net으로 계층 구조를 오가면 다중 채널 설계의 각 채널에 분배할 수 있습니다.

여러 전원 Net을 버스로 묶어 설계 계층 구조를 통해 전달하려면 해당 Net은 표준 Net이어야 하며, 전원 포트를 사용하여 연결할 수 없습니다.

전원 Net의 로컬화 - 개별 적용

계층형 설계의 특정 전원 Net은 (즉, Net Identifier Scope가 Hierarchical로 설정된 설계 또는 최상위 시트에 시트 Entry가 있고 Net Identifier Scope가 Automatic로 설정된 설계 – Net 식별자 범위 설정 자세히 알아보기) 해당 Schematic 시트의 전원 포트를 포트에 연결하여 특정 시트에서만 로컬화할 수도 있습니다.

여기서는 3V3 전원 Net이 이 시트에서만 로컬화되었으므로 상위 시트에서도 수동으로 연결해야 합니다. GND 및 5V Net은 전역 전원 Net으로 유지됩니다.
여기서는 3V3 전원 Net이 이 시트에서만 로컬화되었으므로 상위 시트에서도 수동으로 연결해야 합니다. GND 및 5V Net은 전역 전원 Net으로 유지됩니다.

전원 Net과 숨겨진 전원 핀

이전 버전의 Altium 설계 소프트웨어에는 숨겨진 Schematic 컴포넌트 핀 사용을 지원하는 기능과 옵션이 포함되어 있었습니다. 이 기능은 설계에 하나의 전원 Net과 하나의 접지 Net이 있을 때 유용했으며, 전원 핀을 숨겨 모든 소자의 모든 전원 핀이 각각 해당 Net에 자동으로 연결되도록 할 수 있었습니다. 특히 다중 파트 컴포넌트에서 널리 사용되었으며, 이러한 컴포넌트의 전원 핀을 Schematic에 표시할 필요가 없었습니다.  

오늘날 전자 설계에는 일반적으로 여러 전원 Net과 접지 Net이 있습니다. 이제 이러한 Net은 단순히 해당 전원 핀으로 라우팅되는 데 그치지 않으며, 전력 공급은 성공적인 보드 설계의 핵심 요소가 되었습니다. 

전력 공급망 설계의 특성이 변화하면서, 컴포넌트 핀을 숨기고 소프트웨어가 자동으로 연결하도록 할 필요성은 대부분의 설계자가 이러한 방식에 반대할 정도로 줄어들었습니다. 따라서 소프트웨어는 더 이상 핀을 숨김으로 정의하고 Net 이름을 미리 할당하는 기능을 지원하지 않습니다. 이 설계 방식을 사용하는 이전 프로젝트도 최신 버전의 Altium 설계 소프트웨어에서 열면 Netlist가 올바르게 생성됩니다.

동적 컴파일

Related page: 설계 프로젝트 유효성 검사

두 핀을 와이어로 연결하는 것은 실제 Net을 생성하는 것이 아니라 설계 의도를 작성하는 것입니다. Net은 프로젝트가 컴파일될 때 비로소 생성됩니다. 컴파일은 컴포넌트와 연결 방식에 대한 세부 정보뿐 아니라 컴포넌트 및 설계의 상세 파라미터 정보도 추출합니다. 컴파일된 프로젝트 모델을 통합 데이터 모델(Unified Data Model)이라고 합니다.

설계 데이터 모델은 동적 컴파일을 통해 사용자가 작업을 수행할 때마다 증분 업데이트되며, 이를 동적 데이터 모델(Dynamic Data Model, DDM)이라고 합니다. 프로젝트를 수동으로 컴파일할 필요 없이 모든 과정이 자동으로 수행됩니다. 동적 컴파일 덕분에 설계 연결성 모델은 사용자가 작업을 수행할 때마다 증분 업데이트됩니다. 설계 프로젝트의 자동 컴파일 프로세스는 다음 세 가지 기능을 수행합니다.

  1. 설계 계층 구조를 인스턴스화합니다.
  2. 모든 설계 시트 간의 Net 연결성을 설정합니다.
  3. 설계의 내부 동적 데이터 모델(DDM)을 구축합니다.

따라서 설계 변경 사항은 즉시 Navigator 및 Projects Panel에 반영됩니다.

DDM과 컴파일러 설정 간의 Logical 오류, 전기적 오류 및 도면 작성 오류를 확인하려면 프로젝트 유효성을 검사해야 합니다. 이 명령은 기본 메뉴에서 Project » Validate Project  명령을 선택하거나, Projects Panel에서 프로젝트 항목을 마우스 오른쪽 버튼으로 클릭한 후 컨텍스트 메뉴에서 Validate Project 명령을 선택하여 실행할 수 있습니다.  

컴파일러에서 감지한 위반 사항은 Messages Panel에 경고 및/또는 오류로 표시됩니다. 컴파일러는 소스 문서의 위반 사항을 검사할 때 프로젝트 유형에 해당하는 Project Options 대화 상자의 오류 보고 및  Connection 매트릭스 탭에 정의된 옵션을 사용합니다.

동적 데이터 모델

소프트웨어의 핵심 요소는 통합 데이터 모델(Unified Data Model, UDM)입니다. 자동으로 수행되는 동적 컴파일을 통해 설계 프로세스의 중심이 되는 싱글 통합 모델이 생성됩니다. Schematic 및 PCB를 비롯한 소프트웨어 내의 다양한 Editor와 서비스는 모델의 데이터에 접근하고 이를 조작할 수 있습니다. UDM은 각 설계 영역에 별도의 데이터 저장소를 사용하는 대신, 컴포넌트와 연결 정보를 포함하여 설계의 모든 측면에 관한 정보를 수용하도록 구성되어 있습니다. 설계 프로세스의 중심이 되는 이 싱글 통합 모델은 동적 설계 컴파일의 결과로 생성됩니다. 따라서 프로젝트를 여는 순간부터 통합 데이터 모델을 사용할 수 있으며, 추가 수동 컴파일이 필요하지 않습니다. 즉, 진정한 동적 데이터 모델(Dynamic Data Model, DDM)입니다. 따라서 사용자가 작업을 수행할 때마다 모델이 증분 업데이트(컴파일)됩니다. Schematic 설계에서 콘텐츠를 자유롭게 배치하고, 배선하고, 재배열하고, 이름을 바꾸고, 추가하고, 삭제할 수 있습니다.

PCB 설계 컴파일 프로세스는 Schematic 및 PCB Editor 외부의 코드로 관리됩니다. 이 방식에는 여러 장점이 있으며, 가장 큰 장점은 설계의 통합 데이터 모델이 개별 Schematic 및 PCB Editor 외부에 존재한다는 것입니다. UDM에는 설계의 모든 컴포넌트와 각 컴포넌트가 서로 연결되는 방식에 대한 상세한 설명이 포함됩니다.

소프트웨어는 Schematic과 PCB 전반의 연결 데이터를 관리합니다.
소프트웨어는 Schematic과 PCB 전반의 연결 데이터를 관리합니다.

컴파일이 동적으로 수행되므로 다음 위치 및 작업에서는 설계 컴파일을 위한 추가 수동 작업이 필요하지 않습니다.

  • Navigator 및 Projects Panel
  • ActiveBOM
  • ECO 수행
  • 크로스 프로빙
  • Net 색상 강조 표시
  • 핀 스와핑
  • 컴포넌트 상호 참조

동적 컴파일 후 프로젝트 보기와 Navigator Panel을 새로 고치려면 Projects 및 Navigator Panel의 마우스 오른쪽 버튼 클릭 메뉴에서 Refresh 명령을 사용하세요. 동적 컴파일 후 프로젝트 보기와 Navigator Panel을 자동으로 새로 고치려면 고급 설정 대화 상자에서 Schematic.DynamicCompiler.Navigator.Autorefresh 옵션을 활성화하세요.

오류 검사 또는 PCB Editor로의 전송 준비가 되지 않은 설계 영역을 hide하려면 컴파일 마스크를 배치하세요. 준비가 되면 컨트롤을 클릭하여 마스크를 접고, 회로가 컴파일 프로세스와 설계 전송에 포함되도록 하세요.

컴파일 마스크는 설계 지시문이라는 객체 유형에 속합니다. 이를 사용하여 Net 클래스 소속 지정, 컴파일러가 특정 위반을 무시할 위치 지정, 차동 쌍을 이루는 Net 그룹 지정 등 설계 수준의 지침을 Schematic에 추가할 수 있습니다. 이미지 위에 커서를 올리면 컴파일 마스크의 작동 예를 볼 수 있습니다.

그렇다면 설계 전체에서 Net을 추적하는 등의 작업을 위해 통합 데이터 모델과 어떻게 상호 작용할 수 있을까요? Navigator Panel을 통해 이러한 작업을 수행할 수 있습니다.

연결 상태 살펴보기

Panel page: Navigator Panel

설계 규모가 크고 여러 시트에 걸쳐 있으면 설계 내 연결 상태를 추적하고 검증하기 어려울 수 있습니다. 이 과정을 돕기 위해 Navigator Panel을 사용할 수 있습니다. 이 Panel은 컴파일된 전체 설계의 보기를 제공합니다. 

Panel의 기본적인 사용 방법은 다음과 같습니다.

  • Panel 상단의  Ellipsis button on the Navigator panel, click to configure the navigation preferences 버튼을 클릭하여 Preferences 대화 상자를 열고 원하는 Highlight Methods을(를) 활성화하여 탐색 동작을 설정합니다. 또는 아래 이미지와 같이 Panel에서 관심 있는 객체를 마우스 오른쪽 버튼으로 클릭하고 메뉴 옵션을 사용하여 탐색 동작을 구성합니다.
  • Panel의 Documents for Region에서 탐색 범위를 설정합니다. 전체 설계를 탐색하려면 Flattened Hierarchy을(를) 선택합니다.
  • 목록의 Instance 섹션에서 컴포넌트를 클릭하면 해당 컴포넌트로 이동합니다. 컴포넌트를 확장하면 핀을 찾거나 해당 핀으로 이동할 수 있습니다.
  • Net /Bus 섹션에서 Net 또는 버스를 클릭하면 해당 Net 또는 버스로 이동합니다.
  • Alt 키를 누른 상태에서 클릭하면 Schematic과 PCB 양쪽에서 해당 객체로 이동합니다.

Navigator Panel에서 컴포넌트 또는 Net을 클릭하면 해당 컴포넌트 또는 Net을 찾고 설계 전체의 연결 상태를 추적할 수 있습니다. 표시 옵션에 접근하려면 마우스 오른쪽 버튼을 클릭하세요. 이미지 위에 커서를 올리면 Schematic과 PCB에서 동시에 컴포넌트로 이동하는 모습을 볼 수 있습니다(PCB 객체를 포함하려면 Navigator Panel에서 Alt 키를 누른 상태로 클릭하세요).
Navigator Panel에서 컴포넌트 또는 Net을 클릭하면 해당 컴포넌트 또는 Net을 찾고 설계 전체의 연결 상태를 추적할 수 있습니다. 표시 옵션에 접근하려면 마우스 오른쪽 버튼을 클릭하세요. 이미지 위에 커서를 올리면 Schematic과 PCB에서 동시에 컴포넌트로 이동하는 모습을 볼 수 있습니다(PCB 객체를 포함하려면 Navigator Panel에서 Alt 키를 누른 상태로 클릭하세요).

보드의 컴포넌트 탐색

Navigator Panel에서 Schematic과 PCB(Alt 키를 누른 경우)의 컴포넌트를 찾을 수 있을 뿐만 아니라, Schematic에서 직접 PCB의 핀/컴포넌트/Net/버스/하니스를 탐색할 수도 있습니다.

예를 들어, Schematic에서 컴포넌트를 찾기 위해 클릭할 때 PCB에서도 동일한 컴포넌트를 찾을 수 있습니다.

방법은 다음과 같습니다.

  • Highlight Methods에서 Selecting 옵션을 활성화하고, Preferences 대화 상자의 System - Navigation 페이지에 있는 Cross Select Mode 섹션에서도 원하는 옵션을 활성화합니다.
  • Schematic 및 PCB Editor 양쪽에서 교차 선택(Tools » Cross Select Mode)을 활성화합니다.

이 옵션들은 탐색 및 교차 선택 동작을 구성합니다.
이 옵션들은 탐색 및 교차 선택 동작을 구성합니다.

이제 아래 이미지와 같이 Schematic에서 핀/컴포넌트/Net/버스/하니스를 선택하면 PCB에서도 해당 객체가 선택됩니다.

Schematic에서 컴포넌트와 Net을 선택하면 PCB에서도 해당 객체가 선택됩니다. 교차 선택은 PCB에서 Schematic 방향으로도 작동합니다.
Schematic에서 컴포넌트와 Net을 선택하면 PCB에서도 해당 객체가 선택됩니다. 교차 선택은 PCB에서 Schematic 방향으로도 작동합니다.

프로젝트 구조에서 컴포넌트 및 Net 검색

Panel의 구조를 탐색하여 관심 있는 컴포넌트 또는 Net을 찾은 다음, 객체를 두 번 클릭하면 프로젝트의 Schematic 문서에 해당 객체의 인스턴스가 표시됩니다. Preferences 대화 상자의 시스템 - 탐색 페이지에 있는 옵션을 사용하여 객체 강조 표시 동작(확대/축소, 흐리게 표시, 선택 등)을 지정하세요.

설계 공간에서 마우스 오른쪽 버튼을 클릭하고 Clear Filter 옵션을 선택하면 Schematic 또는 PCB Editor에서 객체의 강조 표시/선택을 해제할 수 있습니다.

Navigator Panel에서도 프로젝트 객체 탐색 기능을 사용할 수 있으며, 이 Panel은 설계 객체와 관련 데이터의 상세한 계층 구조를 제공합니다. 시스템 - 탐색 환경설정은 Project 및 Navigator Panel 양쪽의 객체 강조 표시 동작을 결정합니다.

Connection 강조 표시

연결 탐색 옵션은 Projects Panel에서 선택한 객체의 연결 관계를 보여줍니다. Panel의 객체 계층 목록에서 Net 등의 항목을 두 번 클릭하면 Schematic에서 해당 객체의 상호 연결이 강조 표시됩니다.

미리보기 기능은 Preferences 대화 상자의 System – Navigation 페이지에 있는 Highlight Methods 섹션의 Connectivity Graph 옵션으로 활성화됩니다. 선택한 객체와 연결된 전원 객체의 연결 상태도 보려면 추가로 Include Power Parts 옵션을 선택하세요.

전역 Net 강조 표시

Alt 키를 누른 상태에서 와이어(Alt+Click)를 클릭하여 Net을 선택하면 모든 Schematic에서 설계 전반의 Net 연결 상태를 강조 표시할 수 있습니다. 해당 Net의 모든 Schematic 인스턴스는 강조 표시되고 다른 객체는 흐리게 표시되므로, 간단한 동작 하나로 설계 내 신호/전원 전파 경로를 시각적으로 확인할 수 있습니다.

빈 공간을 클릭하면 Net 강조 표시가 해제되며, 동작 방식은 Preferences 대화 상자의 System - Navigation 페이지에 있는 Highlight Methods 설정에 따라 결정됩니다. Dimming 옵션을 선택 해제하면 Net 강조 표시 기능이 비활성화됩니다.

교차 탐색 및 교차 선택

Altium Designer는 한 Editor에서 다른 Editor의 객체를 선택하는 기능(교차 선택)뿐만 아니라 교차 탐색도 지원합니다. 교차 탐색에는 연속 모드(원본 Editor에 머무름)와 이동 모드(타겟 Editor로 이동)의 두 가지 모드가 있습니다. Messages Panel 및 Engineering Change Order 대화 상자 등 다양한 Panel과 대화 상자에서도 교차 탐색을 수행할 수 있습니다. 자세한 내용은 교차 탐색 및 선택 페이지를 참조하세요.

Net 색상 구성

Main page: Net에 색상 적용

Schematic의 가독성을 높이고 PCB Editor에서 Net과 라우팅 작업을 더 쉽게 수행할 수 있도록 Schematic 배선과 PCB Net 및 라우팅에 색상을 적용할 수 있습니다.

아래 이미지와 같이 Schematic Editor의 View » Set Net Colors 하위 메뉴에 있는 명령을 사용하여 Net 또는 버스에 강조 색상을 적용할 수 있습니다. 이 색상은 Update PCB 명령을 통해 언제든지 PCB Editor로 전송할 수 있습니다.

PCB Editor에서 Connection Lines의 기본 색상과 표시 여부는 PCB View Configuration Panel의 System Colors 섹션에서 구성합니다. 이 기본 색상은 Net이 생성될 때(Schematic에서 설계를 처음 전송할 때) 적용되며, 이 옵션을 변경해도 기존 연결선의 색상은 변경되지 않습니다.

PCB Editor에서 각 Net에 적용된 색상은 PCB Panel의 Nets 모드에 표시됩니다. 아래 이미지의 오른쪽 하단에 표시된 것처럼 Net 이름 옆 체크박스의 배경색을 확인하세요.

색상은 라우팅되지 않은 Net(연결선)에 항상 적용됩니다. 라우팅된 Net에도 색상을 표시하려면 PCB Panel에서 Net 이름 옆의 체크박스를 선택하고, Preferences 대화 상자의 Board Insight Color Overrides 페이지에서 표시 옵션을 구성하세요. 아래 이미지에서는 재정의 색상의 Base Pattern이 Solid로, Zoom Out Behavior가 Override Color Dominates로 설정되어 있습니다.

Schematic에 적용된 Net 색상은 Update PCB 명령을 통해 PCB로 전송됩니다. 보드에서 색상이 표시되는 방식을 제어하려면 PCB Color Override 기능을 구성하세요.Schematic에 적용된 Net 색상은 Update PCB 명령을 통해 PCB로 전송됩니다. 보드에서 색상이 표시되는 방식을 제어하려면 PCB Color Override 기능을 구성하세요.

F5 키를 누르면 Schematic 및 PCB Editor 모두에서 Net Color Override 기능을 켜거나 끌 수 있습니다. 화면 새로 고침(End)도 수행해야 할 수 있습니다.

PCB Net의 색상 변경

Schematic 배선에 색상을 적용하여 PCB로 전송하는 것이 항상 가능한 것은 아닙니다. 이 경우에도 PCB Editor에서 연결선과 라우팅에 색상을 적용할 수 있습니다. 설계가 전송된 후 Net의 색상을 변경하려면 PCB Panel의 Nets 모드에서 Net 이름을 두 번 클릭하세요. 개별 Net의 색상은 Edit Net 대화 상자에서 편집할 수 있습니다.

여러 Net의 색상을 변경하려면 PCB Panel의 Nets 모드를 사용하세요.

  • 표준 Windows 다중 선택 방식(Shift+click 또는 Ctrl+click)을 사용하여 여러 Net 클래스 또는 여러 개별 Net을 선택합니다.
  • 선택한 객체를 마우스 오른쪽 버튼으로 클릭하고 컨텍스트 메뉴에서 Change Net Color 명령을 선택하여 선택한 Net에 새 색상을 지정합니다.
  • 다시 마우스 오른쪽 버튼을 클릭하고 Display Override » Selected On을 선택하여 선택한 Net의 색상 재정의 기능을 활성화합니다.

연결선의 색상을 변경하고 표시 재정의 기능을 활성화하여 Net의 가시성을 높이세요.
연결선의 색상을 변경하고 표시 재정의 기능을 활성화하여 Net의 가시성을 높이세요.

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기능 가용성

사용할 수 있는 기능은 보유한 Altium 솔루션(Altium Develop, Altium Agile Teams, Altium Agile Enterprise, 또는 Altium Designer(활성 기간 중))에 따라 달라집니다.

실제 소프트웨어에서 문서화된 기능이 보이지 않는 경우, Altium 영업팀에 문의하여 자세한 내용을 확인하세요.

구버전 문서

Altium Designer 문서는 더 이상 버전별로 제공되지 않습니다. 이전 버전의 Altium Designer 문서가 필요하신 경우, Other Installers 페이지의 Legacy Documentation 섹션을 방문해 주세요.

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