Search In: Doc:Documentation: Altium Designer
Altium DesignerAltium 365Altium MCAD CoDesignerAltium On-Prem Enterprise ServerAltium CircuitMakerAltium CircuitStudioCompany DashboardAltium Infrastructure ServerAltium Developer Center
Close
Search Search on Documentation

회로도에서 회로 연결성 만들기

Updated: October 02, 2025
Altium Training

Altium Essentials: Creating Hierarchy

This content is part of the official Altium Professional Training Program. For full courses, materials and certification, visit Altium Training.

Watch Now

고유한 전자 회로는 ‘부품’과 ‘부품 간 연결 방식’이 만들어냅니다. 회로도에서는 부품 핀을 서로 연결해 설계의 논리적 표현을 만들고, 인쇄회로기판(PCB)을 설계할 때는 실제 부품을 배치한 뒤 라우팅으로 동일한 연결성을 구현합니다.

설계를 구조화하고 연결성을 만드는 방법을 학습 중이라면, 다음 페이지가 도움이 될 수 있습니다.

► 설계 프로젝트 검증하기

► 다중 시트 & 계층형 설계

► 멀티 채널 설계 만들기

► 여러 넷을 버스 & 신호 하네스로 묶기

► 설계 동기화

물리적 및 논리적 연결성

회로도에서는 한 부품에서 다른 부품으로 와이어를 그려 연결성을 만들 수 있는데, 이를 물리적 연결성(physical connectivity)이라고 합니다.

또한 각 부품 핀에 짧은 Wire와 Net Label을 배치해 한 핀을 다른 핀과 연결할 수도 있습니다. 소프트웨어는 이 두 넷 구간을 식별해 하나의 넷으로 연결합니다. 이런 유형의 연결성을 논리적 연결성(logical connectivity)이라고 합니다.

물리적 연결성은 회로를 살펴볼 때 각 와이어를 따라가며 이해할 수 있게 해주지만, 와이어가 많아지면 회로도가 조밀하고 복잡해질 수 있습니다. 반면 Net Label은 배선량을 줄여주지만, 사용자는 가능한 모든 연결을 찾기 위해 시트를 훑어봐야 합니다. 설계자로서 두 기법을 혼합하는 것을 포함해, 설계에 가장 적합한 연결성 모델을 자유롭게 선택할 수 있습니다.

Animated image showing the difference between physical connectivity and logical connectivity

와이어를 배치해 물리적 연결성을 만들거나, 넷 라벨을 사용해 논리적 연결성을 만드세요.

또한 within회로도 시트 내에서 논리적 연결성을 만드는 것뿐 아니라, between회로도 시트 간 논리적 연결성을 만들기 위한 객체도 있습니다. 이 연결성을 만드는 방식은 회로도를 어떻게 구조화하느냐에 따라 달라지며, 플랫(flat) 설계 또는 계층형(hierarchical) 설계가 될 수 있습니다. 자세한 내용은 아래를 참고하세요.

Sheet-to-sheet connectivity can be created by a number of different objects, called Net Identifiers
시트 간 연결에 사용할 수 있는 다양한 넷 식별자가 있습니다.

Connectivity Insight

Altium Designer Connectivity Insight 기능(Design Insight 기능의 일부)은 프로젝트 내 연결 관계를 즉시 보여줍니다. 선택 가능한 요소가 포함된 문서 트리 형태로 표시되며, 선택적으로 회로도 미리보기도 제공되어 프로젝트의 연결 구조를 빠르고 시각적으로 탐색할 수 있습니다.

기본 설정 상태에서 Connectivity Insight 기능은 다음을 표시합니다.

  • 커서가 회로도 연결 객체(와이어, 포트 등) 위에 올라가면 관련 넷 연결 정보를 표시합니다.
  • 객체에서 Alt+Double-click 를 사용하면 트리 기반 연결성 미리보기 맵을 표시합니다.

또한 신호 넷에 속한 객체 위에 마우스를 올린 다음 Ctrl+Alt를 누르면 접근할 수 있는 기능이 추가로 제공됩니다. 그러면 선택 가능한 트리 뷰가 열립니다. 트리에서 원하는 시트를 클릭하면 해당 문서로 빠르게 이동합니다. 

이 기능은 Preferences dialog의 System - Design Insight page에서 Document Tree entry에 대한 Mouse Hover option을 체크/해제하여 활성화/비활성화할 수 있습니다.

또한 모든 회로도에서 넷 연결성을 강조 표시하려면, 와이어를 클릭해 넷을 선택할 때 Alt 키를 누른 채로 선택하면 됩니다(Alt+Click).
회로의 특정 지점에서 전기적으로 연결된 모든 객체를 선택하려면, 메인 메뉴의 Edit » Select » Connection 명령 또는 Active Bar에서의 Select Connection 명령을 사용할 수 있습니다. 연결된 전기 객체를 선택하고 싶은 객체를 클릭하면, 해당 객체와 전기적으로 연결된 모든 객체가 선택되며, 시트의 다른 모든 객체는 필터링되어 흐리게 표시됩니다.

연결성을 만드는 데 사용되는 객체

회로도 편집기에는 연결성을 만드는 데 사용되는 다음 객체가 포함되어 있습니다. 이러한 객체를 통칭하여 net identifiers라고 합니다.

넷 식별자 기능
버스 예: Data[0..7]처럼 여러 넷을 묶는 데 사용합니다. 넷은 특정 명명 규칙(예: Data0, Data1,... Data7)에 따라 순차적으로 이름이 지정되어야 합니다. 이 명명 방식이 버스 이름(예: Data[0..7])을 결정합니다.
버스 엔트리두 개의 서로 다른 넷을 버스 라인의 반대쪽에서 각각 분기(rip)시키되, 두 넷 사이에 쇼트가 생기지 않도록 지원하는 그래픽 장치입니다. 다른 상황에서는 필요하지 않습니다.
오프시트 커넥터한 회로도 시트의 넷을 다른 시트로 연결하는 데 사용합니다(같은 시트 내 연결이 아님). 수평 연결성(플랫 설계)만 지원합니다. 오프시트 커넥터는 포트에 비해 기능이 제한적입니다.
넷 라벨같은 회로도 시트에서 동일한 이름을 가진 다른 Net Label과의 연결성을 만드는 데 사용되는 넷 식별자입니다. 넷은 Net Label에 의해 자동으로 이름이 지정됩니다. Net Label은 부품 핀, 와이어, 버스에 배치할 수 있습니다. 단, 프로젝트 옵션이 Net Identifier Scope of Global를 사용하도록 구성되어 있지 않으면 Net Label은 시트 간 연결을 하지 않습니다.
핀핀은 회로도 심볼 편집기에서 부품의 물리적 핀을 나타내기 위해 배치됩니다. 핀의 한쪽 끝만 전기적으로 활성(active)이며, 이를 핀의 핫 엔드(hot end)라고 부르기도 합니다.
포트한 회로도 시트의 넷을 다른 시트로 연결하는 데 사용합니다. 연결성은 계층형 설계에서는 수직(vertical)일 수 있고, 플랫 설계에서는 수평(horizontal)일 수 있습니다(수직/수평 설계는 아래에서 설명). Project Options dialog의 Options 탭에서 Allow Ports to Name Nets option이 활성화되어 있으면 포트 이름이 넷 이름으로 사용됩니다. 이 경우 포트는 회로도 시트 내에서도 연결되지만, 같은 이름의 Net Label과는 연결되지 않습니다(learn more).
파워 포트설계 구조와 무관하게, 회로도 프로젝트 전체에서 같은 이름의 모든 파워 포트와 연결성을 생성합니다. 넷은 Power Port에 의해 자동으로 이름이 지정됩니다. 필요하다면 이 넷을 특정 회로도 시트로 로컬라이즈할 수 있습니다 (learn more).
시트 엔트리시트 심볼(Sheet Symbol) 내부에 배치되어, 해당 시트 심볼의 자식 시트(child sheet)에서 같은 이름의 포트와 연결성을 만듭니다. Project Options dialog의 Options tab에서 Allow Sheet Entries to Name Nets option이 활성화되어 있으면 Sheet Entry가 넷 이름으로 사용됩니다.
신호 하네스임의의 조합의 넷, 버스 및 하위 레벨 신호 하네스를 묶는 데 사용합니다.
와이어회로도에서 지점 간 전기적 연결을 형성하는 데 사용되는 폴리라인(polyline) 전기 설계 프리미티브입니다. 와이어는 물리적 전선과 유사합니다.

  • 이름이 같은 서로 다른 유형의 넷 식별자는 자동으로 서로 연결되지 않습니다. 이는 넷 이름 지정 옵션이 어떻게 구성되어 있는지에 따라 달라집니다. 이러한 옵션은 아래에서 설명합니다.

  • 넷 식별자로 정의된 넷 이름은 대소문자를 구분하지 않습니다. 예를 들어 두 와이어에 abc 및 ABC 넷 라벨이 추가되면, 동일한 넷 abc 에 할당됩니다(프로젝트의 Net Identifier Scope에서 이를 허용하는 경우).

  • 넷 이름 끝에 아포스트로피(')를 사용하는 것은 피하세요. 이 문자는 query language에서 기능 연산자(functional operator)이므로, 이 문자 뒤에 다른 파라미터가 필요하다고 판단되어 오류가 발생할 수 있습니다.

넷 레이블이 커서에 떠 있는 상태에서(즉, 넷 레이블의 중심점이 고정되기 전) 배치 중 수행할 수 있는 추가 동작은 다음과 같습니다:
  • Tab 키를 눌러 배치를 일시 정지하고, 즉석에서 속성을 변경할 수 있는 Properties panel의 Net Label mode에 접근합니다. 배치를 재개하려면 디자인 공간 일시정지 버튼 오버레이()를 클릭합니다.
  • X 또는 Y 키를 눌러 넷 레이블을 X축 또는 Y축을 기준으로 뒤집습니다.
  • Spacebar 를 눌러 넷 레이블을 반시계 방향으로 회전하거나, Shift+Spacebar 를 눌러 시계 방향으로 회전합니다. 회전은 90° 단위로 이루어집니다.

배치 시 고려사항:

  • 넷 레이블의 전기적 핫스팟은 좌하단 모서리이므로, 유효한 연결이 이루어지려면 이 모서리가 must 와이어, 버스 또는 신호 하네스에 닿아야 합니다.
  • 넷 레이블을 배치하기 전에 Net property를 입력했고 입력한 값이 숫자로 끝나면, 이후에 배치하는 각 넷 레이블은 이 숫자 값이 자동으로 증가합니다. 이 동작은 Preferences dialog의 Schematic – General 페이지에 있는 Auto-Increment During Placement options에서 설정합니다. 넷 레이블의 경우 Primary field만 적용되며, Secondary field는 핀(Pin)처럼 객체에 여러 필드가 있을 때 적용됩니다.

Graphical Editing

넷 레이블은 in-place editing으로 알려진 방식으로 그래픽 편집이 가능합니다. 넷 레이블 문자열을 제자리에서 편집하려면 한 번 클릭해 선택한 뒤 잠시 멈췄다가, 두 번째 클릭으로 편집 모드로 들어갑니다.

한 번 클릭하여 문자열을 선택합니다.
잠시 멈춘 다음, 두 번째 클릭으로 제자리 편집 모드로 들어갑니다.
문자열이 선택되어 대체 문자열을 입력할 준비가 되었습니다.

편집이 완료되면 Enter를 누르거나 문자열에서 벗어난 곳을 클릭하여 제자리 편집 모드를 종료합니다.

이 기능은 Preferences dialog의 Schematic – General 페이지에서 Enable In-Place Editing option이 활성화된 경우에만 사용할 수 있습니다.

Notes

  • 넷 레이블은 단일 회로도 시트 내에서 논리적 연결성을 생성하며, 회로도 시트 간 연결성은 생성하지 않습니다. 이를 위해서는 Ports를 사용해야 합니다.
  • 넷 레이블을 네게이트(상단에 바를 포함)하려면 다음 방법 중 하나를 사용합니다:
    • 넷 이름의 각 문자 뒤에 백슬래시 문자를 포함합니다(예: E\N\A\B\L\E).
    • Preferences dialog의 Schematic - Graphical Editing 페이지에서 Single '\' Negation option을 활성화한 다음, 넷 이름의 시작에 백슬래시 문자 하나를 포함합니다(예: \ENABLE).
  • 개별 넷이 버스를 구성하는 경우, 이름 지정 방식에 대한 특정 요구사항이 있습니다. 자세한 내용은 Bus 페이지를 참조하십시오.
  • 서로 다른 유형의 넷 식별자는 이름이 같더라도 자동으로 서로 연결되지 않습니다. 예를 들어 AGND라는 이름의 넷 레이블은 AGND라는 이름의 전원 포트(power port)와 자동으로 연결되지 않으며, 이를 연결하려면 와이어를 배치해야 합니다.

설계 구조가 연결성에 미치는 영향

Related page: 다중 시트 & 계층형 설계

설계가 단일 회로도 시트에 들어가지 않는 경우 여러 시트로 분산할 수 있습니다. 다중 시트 회로도에서 구성과 연결성을 만드는 모델은 두 가지가 있습니다. 하나는 플랫(Flat) 설계로, 하나의 큰 회로도 시트를 여러 개의 작은 시트로 잘라 놓은 것처럼 생각할 수 있습니다. 다른 하나는 계층형(Hierarchical) 설계로, 시트들이 조부모-부모-자식 형태의 구조로 연결됩니다.

다중 시트 설계는 아래 이미지와 같이 상위(부모) 시트에 Sheet Symbol을 배치하여 구현하며, 이 심볼이 하위(자식) 시트를 나타내고 링크합니다.

Sheet Symbol은 하위 레벨 시트를 나타내고(대표하며) 링크합니다. 플랫 설계에서는 이 구조가 한 단계 깊이만 가질 수 있지만, 계층형 설계에서는 깊이에 제한이 없습니다.
Sheet Symbol은 하위 레벨 시트를 나타내고(대표하며) 링크합니다. 플랫 설계에서는 이 구조가 한 단계 깊이만 가질 수 있지만, 계층형 설계에서는 깊이에 제한이 없습니다.

그렇다면 설계가 플랫인지 계층형인지 무엇이 결정할까요? 이는 시트 간 연결성을 어떻게 생성할지 정의하기 위해 Net Identifier Scope를 설정함으로써 결정됩니다. 이 설정은 Project Options dialog의 Options 탭에서 합니다.

계층형 설계에서는 프로젝트에 최상위 시트가 하나만 존재할 수 있다는 점을 기억하는 것이 중요합니다. 다른 모든 소스 문서는 반드시 Sheet Symbol로 참조되어야 합니다. 설계 검증을 수행할 때, Multiple Top Level Documents violation check를 사용하면 이 규칙이 지켜지지 않는 경우를 표시할 수 있습니다. 또한 어떤 Sheet Symbol도 자신이 놓인 시트나 그보다 상위의 시트를 참조해서는 안 됩니다. 그렇게 하면 구조에 해결 불가능한 루프가 생성됩니다.

플랫 설계

Related page: 다중 시트 & 계층형 설계

플랫 설계는 연결성이 한 시트에서 다른 시트로 직접 생성될 때를 말합니다. 즉, 상위 시트의 Sheet Symbol을 거치지 않습니다. 플랫 설계에서 Sheet Symbol은 단지 하위 시트를 나타내고(참조하고) 있을 뿐입니다. 계층이 없기 때문에 설계의 모든 시트는 Projects panel에서 동일한 레벨로 표시됩니다. 아래 두 이미지는 모두 플랫 설계를 보여줍니다.

플랫 설계는 만들기가 더 간단합니다. 플랫 설계에는 각 하위 시트에 대한 Sheet Symbol을 포함하는 최상위 시트를 둘 수도 있지만, 시트 간 연결성을 만드는 데 이 최상위 시트가 사용되지 않으므로 필수는 아닙니다. 회로도 시트가 2~3장 정도인 작은 설계라면 최상위 시트가 별 가치를 더하지 않는다고 판단할 수도 있습니다. 시트 수가 많아지면, 최상위 시트는 논리 블록(Sheet Symbol)이 시트에 배치된 방식으로부터 회로 설계의 기능을 독자가 이해하는 데 도움을 줄 수 있습니다.

동일한 설계를 최상위 시트 없이(왼쪽) 및 최상위 시트 포함(오른쪽)으로 표시한 예 - 둘 다 플랫 설계의 예입니다.  Projects panel showing a simple project that is a flat design, with a top sheet
동일한 설계를 최상위 시트 없이(왼쪽) 및 최상위 시트 포함(오른쪽)으로 표시한 예 - 둘 다 플랫 설계의 예입니다.

플랫 설계에서는 위 이미지(돋보기 표시)에서 보듯이 Ports, Offsheet Connectors, Power Ports, Net Labels로 시트 간 연결을 만들 수 있습니다. 권장 방식은 각 시트에서는 Net Labels within을 사용하고, 시트 간 연결에는 Ports를 사용하는 것입니다 between. Ports는 Off-Sheet Connectors보다 더 많은 기능을 제공하며, Port Cross References를 추가할 수 있습니다. 이는 아래 이미지처럼 각 포트에 SheetName[GridReference]을(를) 추가하여 다른 시트의 일치하는 포트를 참조하도록 합니다.

플랫 설계에서는 시트 수에 제한이 없습니다.

각 Port 옆에 Port Cross References가 추가되어, 대상 시트와 일치하는 Port의 그리드 참조를 표시합니다.
각 Port 옆에 Port Cross References가 추가되어, 대상 시트와 일치하는 Port의 그리드 참조를 표시합니다.

플랫 설계는 연결성이 한 시트에서 다른 시트로 직접 생성되는 경우입니다. 이러한 연결 동작은 Net Identifier Scope를 Automatic, Flat 또는 Global로 설정하여 정의합니다. Ports와 Net Labels를 혼합하여 시트 간 연결성을 만들려면 Automatic 옵션을 사용할 수 없습니다. 이 경우 Net Identifier Scope을(를) Global로 수동 설정해야 합니다.

계층형 설계

Main page: 다중 시트 & 계층형 설계

계층형 설계는 시트 간 연결성이 Sheet Symbol에서 시작해, 그 Sheet Symbol이 참조하는 하위(자식) 시트로 내려가는 방식일 때를 말합니다. 넷(net) 레벨에서 연결성은 해당 Sheet Symbol의 Sheet Entry와, 자식 시트에서 그 Sheet Entry와 동일한 이름을 가진 Port 사이에 생성됩니다. 이 연결 방식은 부모 시트와 자식 시트 사이에서 위/아래로만 연결이 생성되므로 수직 연결성(vertical connectivity)이라고도 합니다.

계층형 설계에서는 넷 레벨 연결성이 부모 시트의 Sheet Entry에서 자식 시트의 일치하는 Port로 내려갑니다.
계층형 설계에서는 넷 레벨 연결성이 부모 시트의 Sheet Entry에서 자식 시트의 일치하는 Port로 내려갑니다.

계층형 설계에는 두 가지 주요 강점이 있습니다.

  1. 첫 번째는 회로도 시트가 논리 블록(Sheet Symbol)으로 구조화되고 제시되는 방식으로, 설계의 기능을 독자에게 보여줄 수 있다는 점입니다. 최상위 회로도는 설계를 고수준 기능 블록들의 집합으로 제시하며, 블록의 배치는 전체 회로의 전통적인 좌→우, 입력→출력 흐름에서의 위치를 반영합니다. 필요하다면 이 블록들을 더 작은 블록으로 세분화할 수 있어, 부품을 실제로 담는 최하위 레벨 회로도는 비교적 단순한 구조와 낮은 부품 수를 유지할 수 있습니다. 각 시트가 비교적 단순하므로 시트 크기를 작게 유지할 수 있고, 이는 회로도를 인쇄할 때 큰 장점이 됩니다.
  2. 또 다른 주요 장점은 계층형 설계에서 신호를 추적하기가 일반적으로 훨씬 쉽다는 점입니다. 독자는 부모 시트의 Sheet Entry를 자식 시트의 Port와 매칭하기만 하면 되고, 각 시트 내부의 배선을 따라 신호를 추적할 수 있습니다.

계층형 설계를 구축하려면 추가 작업이 필요합니다. Sheet Symbol에는 Sheet Entries가 필요하고, 최상위 시트는 한 Sheet Symbol에서 다른 Sheet Symbol로 신호를 전달하도록 배선되어야 합니다. 소프트웨어에는 Sheet Entries를 자식 시트의 Ports와 동기화하는 데 도움이 되는 도구가 포함되어 있습니다(모든 Sheet Symbol에 대해 Design » Synchronize Sheet Entries and Ports, 또는 Sheet Symbol을 우클릭한 다음 단일 Sheet Symbol에 대해  Sheet Symbol Actions » Synchronize Sheet Entries and Ports 선택). 또한 더 큰 설계를 작은 단위로 분해하는 데 도움이 되는 도구(Edit » Refactor » Move Selected Subcircuit to Different Sheet)도 포함되어 있습니다. 이러한 구조 재편 및 리팩터링 도구에 대한 자세한 내용은 Design Refactoring 페이지를 참조하십시오.

계층형 설계는 어떤 깊이든 가능하며, 회로도 시트 수에도 제한이 없습니다.

계층형 설계는 시트 간 연결성이 부모 시트의 Sheet Entries와 자식 시트의 일치하는 Ports 사이에서만 생성되는 경우입니다. 이러한 연결 동작은 Net Identifier Scope를 Automatic, Hierarchical 또는 Strict Hierarchical로 설정하여 정의합니다.

멀티 채널 설계

Main article: 멀티 채널 설계 생성

전자 설계에 반복되는 회로 구간이 포함되는 것은 드문 일이 아닙니다. 예를 들어 스테레오 앰프이거나 64채널 믹싱 콘솔일 수 있습니다. 이러한 유형의 설계는 multi-channel design로 알려진 기능 세트에서 완전히 지원됩니다. 멀티 채널 설계에서는 반복되는 회로를 한 번만 캡처한 다음, 동일한 자식(하위) 회로도를 참조하는 Sheet Symbol을 여러 개 배치하거나, 단일 Sheet Symbol이 참조하는 자식 회로도를 필요한 횟수만큼 반복하도록 설정하여 소프트웨어에 반복을 지시합니다. 컴파일된 설계는 컴퓨터 메모리에서 확장되며, user-defined naming scheme에 따라 모든 부품과 연결성이 필요한 횟수만큼 반복됩니다.

왼쪽에는 동일한 자식 시트(PortIO.SchDoc)를 참조하는 Sheet Symbol이 4개 있습니다. 오른쪽에서는 Repeat keyword에 의해 InputChannel.SchDoc가 8번 반복됩니다.  An example of a multi-channel design where the child schematic is repeated by including the Repeat keword in its Sheet Symbol
왼쪽에는 동일한 자식 시트(PortIO.SchDoc)를 참조하는 Sheet Symbol이 4개 있습니다. 오른쪽에서는 Repeat keyword에 의해 InputChannel.SchDoc가 8번 반복됩니다.

캡처한 논리 설계는 실제로 평탄화(flatten)되지 않으며, 항상 멀티 채널 회로도 형태로 유지됩니다. 이를 PCB 레이아웃으로 전송하면 물리 부품과 넷이 필요한 횟수만큼 단계적으로 확장되며, Working Between the Schematic and the Board에서 제공되는 크로스 프로빙(cross-probing) 및 크로스 셀렉팅(cross-selecting) 도구를 모두 사용할 수 있습니다. 또한 PCB 편집기에는 한 채널의 배치와 라우팅을 다른 모든 채널로 복제하는 도구가 있으며, 전체 채널을 쉽게 이동하고 방향을 재설정할 수도 있습니다. 멀티 채널 설계에 대해 더 알아보려면 multi-channel design 문서를 참조하십시오. 

멀티 채널 설계는 계층형(hierarchical)이어야 합니다. 소프트웨어가 이 구조 모델을 사용해 메모리에서 채널을 인스턴스화하기 때문입니다.

멀티 채널 설계의 경우 Net Identifier Scope를 Automatic, Hierarchical 또는 Strict Hierarchical로 설정하십시오.

부품과 넷의 중복은 소프트웨어가 Project Options dialog의 Multi-Channel 탭에서 선택한 네이밍 스킴을 사용해 해결합니다.

넷 식별자 범위(Net Identifier Scope) 설정

Dialog page: 프로젝트 옵션

소프트웨어는 현재 Net Identifier Scope 설정을 사용하여 회로도 시트 간 연결성이 어떻게 생성되는지 결정합니다. Net Identifier Scope는 Project Options dialog의 Options 탭에서 구성합니다(Project » Project Options).

설계 구조에 맞게 Net Identifier Scope 모드를 선택하십시오.
설계 구조에 맞게 Net Identifier Scope 모드를 선택하십시오.

아래 이미지에는 Global, Flat 및 Hierarchical 옵션의 동작이 표시되어 있습니다.

세 가지 주요 모드(Global, Flat, Hierarchical) 각각에서 연결성이 생성되는 방식의 간단한 예. Configuring the Net Identifier Scope, example of what connects with the Flat option Configuring the Net Identifier Scope, example of what connects with the Hierarchical option
세 가지 주요 모드(Global, Flat, Hierarchical) 각각에서 연결성이 생성되는 방식의 간단한 예.

위에서 언급한 세 가지 옵션 외에도 Automatic 옵션이 있습니다. 일반적으로 Net Identifier Scope 는 Automatic로 두는 것이 좋습니다. 소프트웨어가 시트 구조와 Port 및 Sheet Entry의 존재/부재에 따라 세 가지 옵션 중 가장 적절한 것을 선택합니다.

Automatic로 설정하면 소프트웨어는 다음 기준에 따라 세 가지 주요 넷 식별자 모드 중 어떤 것을 사용할지 자동으로 선택합니다.

  • 상위 시트에 sheet entry가 있으면 Hierarchical가 사용됩니다.
  • sheet entry는 없지만 port가 있으면 Flat가 사용됩니다.
  • sheet entry도 없고 port도 없으면 Global가 사용됩니다.

Strict Hierarchical 모드는 모든 전원 포트(power port)를 각 시트로 로컬라이즈합니다. 이 모드에서는 각 자식 시트에서 Port와 Sheet Entry를 사용해 모든 전원 및 그라운드 넷을 배선해야 합니다. 또한 Strict Hierarchical 모드를 사용하지 않더라도, 로컬라이즈하려는 전원 넷에 대해 Sheet Entry + Port를 배치함으로써 선택한 시트(들)에만 동일한 작업을 적용할 수도 있습니다. Power Nets에서 더 알아보십시오.

넷 이름 지정 방식

부품 핀 사이에 와이어를 배치할 때마다 연결성이 생성됩니다. 설계의 모든 넷에는 이름이 부여됩니다. 넷 이름을 지정할 수 있는 넷 식별자를 배치하지 않았다면, 소프트웨어는 해당 넷에 포함된 핀 중 하나를 기준으로 넷 이름을 지정합니다. 예를 들어 아래 이미지에 표시된 것처럼 NetR7_1 와 같습니다. 이후 어떤 시점에 부품 식별자(designator)가 변경되면, 시스템이 생성한 넷 이름도 함께 변경되며, 동기화를 유지하려면 이러한 변경 사항을 회로도와 PCB 간에 전달해야 합니다.

넷 식별자가 없는 넷에는 넷에 포함된 핀 중 하나를 기준으로 시스템 생성 이름이 할당됩니다.
넷 식별자가 없는 넷에는 넷에 포함된 핀 중 하나를 기준으로 시스템 생성 이름이 할당됩니다.

Net Label은 부착된 넷의 이름을 항상 지정합니다. 기본 부착 지점은 Net Label의 왼쪽 아래 모서리이며, 이동 중에는 작은 십자 표시로 나타납니다.

다른 넷 식별자의 경우, Project Options dialog의 Options 탭에 있는 Netlist Options 섹션에서 해당 옵션이 활성화되어 있으면 넷 이름을 지정합니다.

서로 다른 유형의 넷 식별자는 자동으로 서로 연결되지 않습니다. 예를 들어  라는 Port는  라는 Net Label과, Project Options dialog에서 IntaIntaAllow Ports to Name Nets 옵션이 활성화되어 있더라도 연결되지 않습니다. 반드시 와이어로 연결해야 합니다. 예시는 아래 이미지에 나와 있습니다.

  

하나의 넷에 여러 넷 식별자

하나의 회로도 시트 내에서 동일한 넷에 서로 다른 이름의 Net Label을 여러 개 둘 수는 없습니다. 이 상황은 검증(validation) 중 감지되어 오류로 표시됩니다. 그러나 넷이 나타나는 서로 다른 시트들에서, 해당 넷에 여러 넷 식별자가 존재하는 것은 정당합니다.

이 기능을 통해 다음이 가능합니다:

  • 계층의 서로 다른 레벨에서 넷 이름을 변경하여 해당 시트에서의 기능을 더 잘 반영할 수 있습니다.
  • 자식 회로도 시트를 재사용할 때 그 안의 넷 이름을 변경할 필요가 없습니다.

기본 설정은 여러 넷 식별자가 허용되지 않는 것으로 가정합니다. 검증 중 감지되면 경고가 표시됩니다. 설계에 이를 필요로 한다면 다음 중 하나를 수행해야 합니다:

  • Project Options dialog의 Error Reporting 탭에서 Nets with multiple names 오류 검사 설정을 변경하거나,
  • 각 경고에 No ERC Marker를 배치한 다음, Properties panel의 No ERC mode에서 Specific Violations 를 선택하여 억제할 오류를 정의함으로써 특정 경고를 억제합니다. No ERC 마커는 Messages panel에 나열된 경고를 우클릭하거나, 회로도 시트에서 위반을 표시하는 물결 모양의 색상 라인을 우클릭하여 배치할 수 있습니다. No ERC 마커가 선택된 상태에서 Properties panel에서 모양과 색상을 변경할 수 있습니다.

넷 이름 지정을 제어하는 옵션

Dialog page: 프로젝트 옵션

궁극적으로 각 넷은 PCB에서 하나의 이름만 가질 수 있습니다(넷 타이(Net Tie)로 intentionally connecting two nets 하는 경우가 아니라면, 하나의 PCB 넷이 두 개의 이름을 가질 수는 없습니다). 소프트웨어는 여러 이름을 가진 넷을 프로젝트에서 자동으로 하나의 이름으로 정리하지만, 그 이름이 기대한 이름이 아닐 수도 있습니다. 이름이 선택되는 방식을 제어하기 위한 다양한 옵션이 Project Options dialog의 Options 탭에 있는 Netlist Options 섹션에 있습니다. 각 옵션에 대한 자세한 내용은 Project Options dialog 페이지를 참조하십시오.

이 옵션들을 설정하는 좋은 방법은 Allow Ports to Name Nets 및 Higher Level Names Take Priority 옵션을 활성화하는 것입니다. 이를 각 시트의 중요한 넷에 Net Label을 합리적으로 사용하는 것과 결합하면, 시트를 가로지르는 넷을 포함해 모든 중요한 넷에 이름이 지정되고, 상위 레벨 회로도에서 지정된 이름이 하위 레벨 회로도에서도 사용되도록 할 수 있습니다.

여러 넷 네이밍 옵션이 활성화되어 있을 때, 넷 이름 지정 우선순위는 다음과 같습니다:

  • Power Port Names Take Priority 옵션이 꺼져 있으면 순서는 Net Labels, Power Ports, Ports, Pins입니다.
  • Power Port Names Take Priority 옵션이 켜져 있으면 순서는 Power Ports, Net Labels, Ports, Pins입니다.

같은 이름을 가진 두 개의 분리된 넷

또 다른 넷 네이밍 문제는 서로 다른 회로도 시트에서 동일한 넷 이름을 사용해 서로 다른 넷을 라벨링한 경우 발생할 수 있습니다. 이는 검증 중 Duplicate Nets 오류 검사에 의해 감지됩니다. 이 상태가 존재하면 설계를 PCB로 전송할 수 없습니다. 설계 전송 중 이 두 개의 분리된 넷은 하나의 PCB 넷으로 병합됩니다.

이 상황은 Project Options dialog의 Options 탭에서 Append Sheet Numbers to Local Nets 옵션을 활성화하여 해결할 수 있습니다. 이 옵션을 활성화하면 모든 로컬 넷 이름에 SheetNumber 파라미터 값이 덧붙여지며, 아래 이미지에 표시된 것과 같습니다.

Example of how a duplicated net name, Input, appears on the schematic Editor tab  Example of how a duplicated net name, Input, appears on the schematic compiled tab
넷 라벨 Input이 여러 시트에서 사용되었기 때문에, Duplicate Nets 오류를 방지하기 위해 Append Sheet Numbers to Local Net 옵션이 활성화되었습니다.
이 효과는 컴파일된 시트 탭(오른쪽 이미지)을 클릭하면 확인할 수 있으며, 넷 이름에 _2가 추가된 것을 볼 수 있습니다.

Append Sheet Numbers to Local Nets 옵션은 각 회로도 시트에 고유한 SheetNumber가 할당되어 있는 경우에만 동작합니다. SheetNumber 매개변수는 각 회로도 시트에 대해 Properties 패널의 Document Options mode에 있는 Parameters 탭에서 할당합니다 . 각 회로도 시트에 고유 번호를 수동으로 지정하는 대신, Tools » Annotation » Number Schematic Sheets 명령을 실행하면 Sheet Numbering for Project 대화상자가 열립니다. 이 대화상자는 모든 시트에 고유한 SheetNumber(각 시트에 대한 단순 숫자 값)와 DocumentNumber(일반적으로 회사에서 부여하는 문서 번호 체계에 사용)를 할당하는 데 사용할 수 있습니다.

의도적으로 두 넷 연결하기

서로 다른 두 넷을 의도적으로 연결해야 하는 경우가 있습니다. 이는 단순한 이름 지정 문제가 아닙니다. 설계 요구사항으로 두 넷을 쇼트(단락)해야 하는 상황을 말합니다. 예를 들어 아날로그 그라운드와 디지털 그라운드를 제어된 방식으로 연결해야 할 때가 이에 해당합니다.

이는 Net Tie 컴포넌트를 통해 두 넷을 연결함으로써 구현합니다. Net Tie 컴포넌트는 본질적으로 제어된 단락으로, 보드에서 넷이 연결되는 위치를 사용자가 결정할 수 있게 해줍니다. 회로도에서 Net Tie 컴포넌트는 두 개 이상의 핀을 가지며, 각 핀은 단락될 넷 중 하나에 연결됩니다. 컴포넌트의 Component Type 속성은 아래와 같이 Net Tie(으)로 설정됩니다.

회로도에서 단일 클록을 두 개의 FPGA 클록 핀으로 라우팅하는 데 사용된 Net Tie 컴포넌트.
회로도에서 단일 클록을 두 개의 FPGA 클록 핀으로 라우팅하는 데 사용된 Net Tie 컴포넌트.

핀들은 회로도에서 서로 not 배선되어 있지만(회로도 상에서 쇼트된 것이 아님), PCB 풋프린트 내부에서 서로 are 연결되어 있다는 점에 유의하십시오.

PCB 측에서는 풋프린트가 회로도 심볼의 핀 수와 동일한 수의 패드를 가지며, 그 사이가 구리로 연결되어 있습니다. 아래 예시 이미지에서는 두 개의 사각 패드를 트랙 길이로 연결하여 이를 구현했습니다. 이는 PCB 라이브러리 편집기에서 풋프린트 내부에서 수행합니다. PCB Component Type 속성도 Net Tie(으)로 설정됩니다.

소프트웨어는 Net Tie PCB 컴포넌트 내부에서 생성된 단락을 자동으로 무시하므로 DRC 오류가 생성되지 않습니다.

PCB에서의 동일한 Net Tie 컴포넌트; Net Tie 풋프린트의 패드(선택됨)가 트랙으로 쇼트되어 있습니다.
PCB에서의 동일한 Net Tie 컴포넌트; Net Tie 풋프린트의 패드(선택됨)가 트랙으로 쇼트되어 있습니다.

Net Tie 컴포넌트를 사용해 서로 다른 두 넷을 연결하더라도, 각 넷은 회로도와 PCB 전반에서 각각의 이름을 그대로 유지합니다.

► Net Tie 컴포넌트 라우팅 데모

전원 넷

설정의 기본 동작은 전원 넷이 전역(global)이라고 가정하는 것입니다. 즉, 모든 회로도 시트에서 사용할 수 있기를 원한다고 가정합니다. 전원 넷에 접근하려면 필요한 넷 이름으로 Power Port를 배치한 다음, 컴포넌트를 해당 전원 포트에 배선하십시오. 설계를 컴파일하면 프로젝트의 모든 시트에 걸쳐 각 전원 넷에 연결된 모든 핀이 서로 연결됩니다.

전원 포트가 어떤 넷에 연결되는지는 심볼의 Style이 아니라 넷 이름으로 결정됩니다. 강조 표시된 세 전원 포트는 모두 GND 전원 넷에 연결됩니다.
전원 포트가 어떤 넷에 연결되는지는 심볼의 Style이 아니라 넷 이름으로 결정됩니다. 강조 표시된 세 전원 포트는 모두 GND 전원 넷에 연결됩니다.

전원 넷을 전역적으로 로컬화하기

앞서 언급했듯이, 계층형 설계에서 Net Identifier Scope에 대해 Strict Hierarchical 옵션을 선택하면 전원 넷을 각 회로도 시트로 로컬화할 수 있습니다. 이 접근 방식은 모든 시트의 모든 전원 넷을 로컬화하므로, 신호 넷과 동일한 방식으로 수동 배선으로 서로 연결해야 합니다. 서로 배선되어 있지 않으면 각 회로도 시트에 존재하는 각 전원 넷마다 Duplicate Net Name 오류가 발생합니다. 또한 Port가 Power Port에 연결될 수 있도록 Connection Matrix 설정을 조정해야 합니다.

Net Identifier Scope이(가) Strict Hierarchical(으)로 설정되어 있으면, 
Net Identifier Scope이(가) Strict Hierarchical(으)로 설정되어 있으면, 모든 전원 넷은 사용되는 모든 시트에 배선되어야 합니다.

시트 간 로컬화된 전원 넷 연결하기

계층형 설계에서 로컬화된 전원 넷은 다른 어떤 넷과 동일한 방식으로 연결합니다. 즉, 자식 시트의 포트에서 부모 시트의 시트 심볼에 있는 시트 엔트리로 연결합니다. 전원 넷의 경우 이 기법은 개별 전원 넷만 지원하며, 버스()로 번들된 전원 넷에는 적용되지 않는다는 점에 유의하십시오.

멀티 채널 설계를 만들고 Repeat 문(아래와 같이)을 사용해 각 채널에 고유한 개별 전원 넷을 공급하려는 경우, 시트 엔트리-포트 조합을 통해 각 채널로 하나의 넷만 전달하므로 지원됩니다. 설계가 각 시트 엔트리-포트 조합을 통해 부모에서 자식으로 개별 전원 넷 하나만 연결하려고 시도하는 한, 넷리스트는 올바르게 생성됩니다.

로컬화된 전원 넷은 멀티 채널 설계에서, 버스가 아니라 개별 넷으로 계층을 상하로 이동하는 경우 각 채널로 분배될 수 있습니다.로컬화된 전원 넷은 멀티 채널 설계에서, 버스가 아니라 개별 넷으로 계층을 상하로 이동하는 경우 각 채널로 분배될 수 있습니다.

여러 전원 넷을 버스로 묶어 그 버스를 설계 계층을 통해 전달하려면, 해당 넷은 표준 넷이어야 하며 전원 포트를 사용해 연결할 수는 없습니다.

전원 넷을 개별적으로 로컬화하기

계층형 설계에서 특정 전원 넷은 (즉, Net Identifier Scope이(가) Hierarchical(으)로 설정된 설계이거나, 최상위 시트에 시트 엔트리가 포함되어 있고 에서 Net Identifier Scope이(가) Automatic(으)로 설정된 설계 – Setting the Net Identifier Scope에서 자세히 알아보기) 해당 회로도 시트에서 Power Port를 Port에 배선함으로써 특정 시트에서만 로컬화할 수도 있습니다.

여기서는 3V3 전원 넷이 이 시트에 대해서만 로컬화되었으므로, 부모 시트에서도 수동으로 배선되어야 합니다. GND와 5V 넷은 전역 전원 넷으로 유지됩니다.
여기서는 3V3 전원 넷이 이 시트에 대해서만 로컬화되었으므로, 부모 시트에서도 수동으로 배선되어야 합니다. GND와 5V 넷은 전역 전원 넷으로 유지됩니다.

전원 넷과 숨겨진 전원 핀

Altium 설계 소프트웨어의 이전 버전에는 숨겨진 회로도 컴포넌트 핀 사용을 지원하는 기능과 옵션이 포함되어 있었습니다. 이 기능은 설계에 단일 전원 넷과 단일 그라운드 넷이 있을 때 유용했으며, 전원 핀을 숨김으로써 모든 디바이스의 모든 전원 핀이 해당 넷에 자동으로 연결되도록 할 수 있었습니다. 특히 멀티 파트 컴포넌트에서 가장 많이 사용되었는데, 회로도에 이러한 컴포넌트의 전원 핀을 표시하지 않아도 되기 때문입니다.  

오늘날 전자 설계는 일반적으로 여러 전원 및 그라운드 넷을 사용합니다. 이러한 넷은 관련 전원 핀으로 단순히 라우팅되는 것이 아니라, 전원 공급은 이제 성공적인 보드 설계의 핵심 요소가 되었습니다. 

power delivery networks 설계의 성격이 변화함에 따라, 컴포넌트 핀을 숨기고 소프트웨어가 자동으로 연결하도록 하는 기능의 필요성은 크게 줄어들었고, 대부분의 설계자가 이러한 관행에 반대하는 수준에 이르렀습니다. 그 결과 소프트웨어는 더 이상 핀을 숨김으로 정의하고 넷 이름을 사전 할당하는 것을 지원하지 않습니다. 다만 이러한 설계 방식을 사용하는 구형 프로젝트는 최신 버전의 Altium 설계 소프트웨어에서 열어도 여전히 올바르게 넷리스트가 생성됩니다.

동적 컴파일

Related page: 설계 프로젝트 검증

두 핀을 와이어로 연결할 때, 실제 넷을 만드는 것이 아니라 설계 의도를 작성(drafting)하는 것입니다. 넷은 프로젝트가 컴파일될 때까지 생성되지 않습니다. 컴파일은 컴포넌트의 세부 정보와 연결 방식 추출뿐 아니라, 컴포넌트 및 설계의 상세 파라메트릭 정보도 추출합니다. 프로젝트의 컴파일된 모델을 Unified Data Model이라고 합니다.

설계 데이터 모델은 동적 컴파일을 통해 각 사용자 작업 후 점진적으로 업데이트되며, 이를 Dynamic Data Model(DDM)이라고 합니다. 프로젝트를 수동으로 컴파일하는 과정은 없고, 모두 자동으로 수행됩니다. 설계 연결성 모델 또한 동적 컴파일 덕분에 각 사용자 작업 후 점진적으로 업데이트됩니다. 설계 프로젝트에서 자동 컴파일 프로세스는 세 가지 기능을 수행합니다:

  1. 설계 계층을 인스턴스화합니다.
  2. 모든 설계 시트 간의 넷 연결성을 설정합니다.
  3. 설계의 내부 Dynamic Data Model(DDM)을 구축합니다.

이를 통해 수행된 모든 설계 변경 사항이 Navigator 및 Projects panel에 즉시 반영됩니다.

DDM과 컴파일러 설정 사이의 논리적, 전기적, 제도(drafting) 오류를 확인하려면 프로젝트를 검증해야 합니다. 이 명령은 메인 메뉴에서 Project » Validate Project command를 선택하거나, Projects 패널에서 프로젝트 항목을 마우스 오른쪽 버튼으로 클릭한 뒤 컨텍스트 메뉴에서 Validate Project command를 선택하여 실행할 수 있습니다.  

컴파일러가 감지한 모든 위반 사항은 Messages panel에 경고 및/또는 오류로 나열됩니다. 컴파일러는 소스 문서에서 위반 사항을 검사할 때(프로젝트 유형에 따라 해당되는 경우) Project Options dialog의 Error Reporting 및 Connection Matrix 탭에 정의된 옵션을 사용합니다.

Dynamic Data Model

소프트웨어의 핵심 요소 중 하나는 Unified Data Model(UDM)입니다. 동적 컴파일의 자동 인스턴스를 통해 설계 프로세스의 중심에 위치하는 단일하고 일관된 모델이 생성됩니다. 모델 내 데이터는 회로도와 PCB를 포함해 소프트웨어의 다양한 편집기와 서비스에서 접근하고 조작할 수 있습니다. 여러 설계 도메인마다 별도의 데이터 저장소를 사용하는 대신, UDM은 부품과 그 연결성을 포함하여 설계의 모든 측면에서 발생하는 모든 정보를 수용하도록 구조화되어 있습니다. 설계 프로세스의 중심에 위치하는 이 단일·일관된 모델은 동적 설계 컴파일의 결과로 생성됩니다. 즉, 프로젝트를 여는 순간부터 Unified Data Model을 사용할 수 있으며 추가적인 수동 컴파일이 필요하지 않습니다. 진정한 Dynamic Data Model(DDM)인 것입니다. 따라서 모델은 사용자 작업이 수행될 때마다 점진적으로 업데이트(컴파일)됩니다. 회로도 설계에서 콘텐츠를 자유롭게 배치하고, 배선하고, 재배치하고, 이름을 변경하고, 추가하고, 삭제할 수 있습니다.

PCB 설계 컴파일 프로세스는 회로도 및 PCB 편집기 외부의 코드에 의해 관리됩니다. 이 접근 방식에는 여러 장점이 있는데, 가장 큰 장점은 설계의 Unified Data Model이 개별 회로도/PCB 편집기 밖에 존재한다는 점입니다. UDM에는 설계에 포함된 모든 부품에 대한 상세 설명과 서로 어떻게 연결되는지에 대한 정보가 포함됩니다.

소프트웨어는 회로도와 PCB 전반에 걸친 연결(Connectivity) 데이터를 관리합니다.
소프트웨어는 회로도와 PCB 전반에 걸친 연결(Connectivity) 데이터를 관리합니다.

컴파일이 동적으로 수행되므로, 다음 위치 및 작업에서는 설계 컴파일과 관련해 추가적인 수동 작업이 필요하지 않습니다:

  • Navigator 및 Projects 패널
  • ActiveBOM
  • ECO 수행
  • 크로스 프로빙(Cross-probing)
  • 넷 색상 하이라이트
  • 핀 스와핑(Pin swapping)
  • 부품 상호 참조(Component cross reference)

동적 컴파일 후 프로젝트 뷰와 Navigator 패널을 새로 고치려면, Projects 및 Navigator 패널의 우클릭 메뉴에서 Refresh 명령을 사용합니다. 동적 컴파일 후 프로젝트 뷰와 Navigator 패널을 자동으로 새로 고치려면, Advanced Settings dialog에서 Schematic.DynamicCompiler.Navigator.Autorefresh 옵션을 활성화합니다.

오류 검사 또는 PCB 편집기로의 전송 준비가 되지 않은 설계 구간을 hide하기 위해 compile mask를 배치합니다. 준비가 되면 컨트롤을 클릭해 마스크를 접어(collapse) 회로를 노출시키면, 해당 회로가 컴파일 프로세스와 설계 전송에 포함됩니다.

Compile mask는 design directives라고 불리는 객체 클래스에 속합니다. 이를 사용해 회로도에 설계 수준의 지시(방향)를 추가할 수 있습니다. 예: 넷 클래스 소속 지정, 컴파일러가 특정 위반을 무시해야 하는 위치 지정, 차동 페어(differential pair)인 넷 그룹 식별 등. 컴파일 마스크 데모는 이미지에 커서를 올려 확인하세요.

그렇다면 Unified Data Model과는 어떻게 상호작용할까요? 예를 들어 설계 전체에서 넷을 추적하려면 어떻게 해야 할까요? Navigator 패널을 통해 수행합니다.

연결성(Connectivity) 살펴보기

Panel page: Navigator panel

설계가 크고 많은 시트에 분산되어 있으면, 설계의 연결성을 따라가며 검증하기가 어려워질 수 있습니다. 이 과정을 돕기 위해 Navigator panel 을 사용할 수 있습니다. 이 패널은 컴파일된 전체 설계를 한눈에 보여줍니다. 

패널의 기본 사용 방법은 다음과 같습니다:

  • 패널 상단의  Ellipsis button on the Navigator panel, click to configure the navigation preferences 버튼을 클릭해 Preferences 대화상자를 열고 원하는 Highlight Methods를 활성화하여 탐색 동작을 설정합니다. 또는 패널에서 관심 객체를 우클릭한 뒤 메뉴 옵션을 사용해 탐색 동작을 구성할 수 있습니다(아래 이미지 참조).
  • 패널의 Documents for 영역에서 탐색 범위를 설정합니다. 전체 설계를 탐색하려면 Flattened Hierarchy를 선택합니다.
  • 목록의 Instance 섹션에서 부품을 클릭하면 해당 부품으로 이동합니다. 부품을 확장해 핀을 찾거나 핀으로 바로 이동할 수도 있습니다.
  • Net /Bus 섹션에서 넷 또는 버스를 클릭하면 해당 넷/버스로 이동합니다.
  • Alt 키를 누른 채 클릭하면 회로도와 PCB 양쪽에서 해당 객체로 이동합니다.

Navigator 패널에서 부품 또는 넷을 클릭해 해당 부품/넷을 찾고, 설계 전반의 연결성을 추적합니다. 표시 옵션은 우클릭으로 접근합니다. 이미지에 커서를 올리면 회로도와 PCB에서 동시에 부품으로 이동하는 모습을 볼 수 있습니다(Navigator 패널에서 클릭할 때 Alt를 누르고 있으면 PCB 객체도 포함).
Navigator 패널에서 부품 또는 넷을 클릭해 해당 부품/넷을 찾고, 설계 전반의 연결성을 추적합니다. 표시 옵션은 우클릭으로 접근합니다. 이미지에 커서를 올리면 회로도와 PCB에서 동시에 부품으로 이동하는 모습을 볼 수 있습니다(Navigator 패널에서 클릭할 때 Alt를 누르고 있으면 PCB 객체도 포함).

보드에서 부품 탐색하기

Navigator 패널에서( Alt를 누르고 있으면) 회로도와 PCB의 부품을 찾는 것뿐 아니라, 회로도에서 직접 PCB의 핀/부품/넷/버스/하네스(harness)도 탐색할 수 있습니다.

예를 들어 회로도에서 부품을 클릭해 찾을 때, PCB에서도 동일한 부품을 함께 찾을 수 있습니다.

방법:

  • Highlight Methods에서 Selecting 옵션을 활성화하고, Preferences 대화상자의 System - Navigation 페이지에 있는 Cross Select Mode 섹션에서 원하는 옵션도 활성화합니다.
  • 회로도 및 PCB 편집기 모두에서 Cross Selection(Tools » Cross Select Mode)을 활성화합니다.

이 옵션들은 탐색 및 크로스 선택 동작을 구성합니다.
이 옵션들은 탐색 및 크로스 선택 동작을 구성합니다.

이제 회로도에서 핀/부품/넷/버스/하네스를 선택하면, 아래 이미지처럼 PCB에서도 해당 객체가 함께 선택됩니다.

회로도에서 부품과 넷을 선택하면 PCB에서도 해당 객체가 선택됩니다. 크로스 선택은 PCB에서 회로도로도 동작합니다.
회로도에서 부품과 넷을 선택하면 PCB에서도 해당 객체가 선택됩니다. 크로스 선택은 PCB에서 회로도로도 동작합니다.

프로젝트 구조에서 부품과 넷 검색하기

패널의 구조를 따라가 관심 있는 Component 또는 Net을 찾은 다음, 해당 객체를 더블클릭하면 프로젝트의 회로도 문서에서 그 객체의 인스턴스가 표시됩니다. Preferences 대화상자의 System - Navigation 페이지 옵션을 사용해 객체 하이라이트 동작(Zoom, Dim, Select 등)을 지정합니다.

설계 공간에서 우클릭하고 Clear Filter 옵션을 선택하면 회로도 또는 PCB 편집기에서 객체 하이라이트/선택이 해제됩니다.

프로젝트 객체 탐색은 Navigator panel에서도 사용할 수 있으며, 이 패널은 설계 객체와 관련 데이터의 상세한 계층 구조를 제공합니다. System - Navigation 환경설정은 Project 및 Navigator 패널 모두의 객체 하이라이트 동작을 결정합니다.

연결 하이라이트

연결성 탐색 옵션은 Projects 패널에서 선택한 객체의 연결 관계를 표시합니다. 패널의 객체 계층 목록에서 Net과 같은 항목을 더블클릭하면 회로도에서 해당 상호 연결이 하이라이트됩니다.

미리보기 기능은 Preferences 대화상자의 System – Navigation 페이지에 있는 Highlight Methods 섹션의 Connectivity Graph 옵션으로 활성화됩니다. 추가로 Include Power Parts 옵션을 선택하면, 선택한 객체와 연관된 전원(power) 객체의 연결성도 함께 볼 수 있습니다.

전역 넷 하이라이트

설계 전체의 넷 연결성은, 와이어(Alt+Click)를 클릭해 넷을 선택할 때 Alt 키를 누르고 있으면 모든 회로도에서 하이라이트할 수 있습니다. 해당 넷의 모든 회로도 인스턴스가 하이라이트되고 다른 객체는 흐리게 표시되어, 한 번의 간단한 동작으로 설계에서의 신호/전원 전파를 시각적으로 확인할 수 있습니다.

넷 하이라이트는 빈 공간을 클릭하면 해제되며, 동작은 Preferences 대화상자의 System - Navigation page에 있는 Highlight Methods 설정에 의해 결정됩니다. Dimming 옵션을 체크 해제하면 넷 하이라이트 기능이 비활성화된다는 점에 유의하세요.

크로스 프로빙과 크로스 선택

Altium Designer는 한 편집기에서 다른 편집기로 선택을 전달하는 기능(크로스 선택)뿐 아니라 Cross Probing도 지원합니다. Cross Probing에는 연속 모드(소스 편집기에 머무름)와 점프-투 모드(대상 편집기로 이동)의 두 가지 모드가 있습니다. 또한 Messages 패널이나 Engineering Change Order 대화상자 등 다양한 패널/대화상자에서 크로스 프로빙을 수행할 수도 있습니다. 자세한 내용은 Cross Probing and Selecting 페이지를 참조하세요.

넷 색상 구성하기

Main page: 넷에 색상 적용하기

회로도의 가독성을 높이고 PCB 편집기에서 넷과 라우트를 더 쉽게 작업할 수 있도록, 회로도 배선과 PCB 넷 및 라우트에 색상을 적용할 수 있습니다.

아래 이미지에 표시된 것처럼, View » Set Net Colors 하위 메뉴의 명령을 사용해 회로도 편집기에서 넷 또는 버스에 하이라이트 색상을 적용할 수 있습니다. 이 색상은 Update PCB 명령을 통해 언제든지 PCB 편집기로 전송할 수 있습니다.

PCB 편집기에서 Connection Lines의 기본 색상과 표시 여부는 PCB View Configuration panel의 System Colors 섹션에서 구성합니다. 이 기본 색상은 넷이 생성될 때(회로도에서 초기 설계 전송 중) 적용되며, 이 옵션을 변경하더라도 기존 연결선의 색상은 바뀌지 않는다는 점에 유의하세요.

PCB 편집기에서는 각 넷에 적용된 색상이 PCB 패널의 Nets mode에 표시됩니다. 아래 이미지 오른쪽 하단에 보이는 것처럼, 넷 이름 옆 체크박스 뒤에 표시되는 색상을 확인하세요.

색상은 항상 미배선(net) (연결선)에 적용됩니다. 배선된(net)에도 색상을 표시하려면 PCB 패널에서 해당 net 이름 옆의 체크박스를 활성화하고, Preferences 대화상자의 Board Insight Color Overrides 페이지에서 표시 옵션을 구성하십시오. 아래 이미지에서는 override color의 Base Pattern이 Solid(으)로 설정되어 있고, Zoom Out Behavior는 Override Color Dominates(으)로 설정되어 있습니다.

회로도에서 적용한 net 색상은 Update PCB 명령을 통해 PCB로 전송됩니다. 보드에서 어떻게 표시될지 제어하려면 PCB Color Override 기능을 구성하십시오.회로도에서 적용한 net 색상은 Update PCB 명령을 통해 PCB로 전송됩니다. 보드에서 어떻게 표시될지 제어하려면 PCB Color Override 기능을 구성하십시오.

F5를 눌러 회로도 및 PCB 편집기 모두에서 Net Color Override 기능을 켜거나 끌 수 있습니다. 화면 새로 고침(End)도 필요할 수 있습니다.

PCB Net의 색상 변경

회로도 배선에 색상을 적용한 뒤 이를 PCB로 전송하는 것이 항상 가능한 것은 아닙니다. 이런 경우에도 PCB 편집기에서 연결선과 라우팅에 색상을 적용할 수 있습니다. 설계를 전송한 후 net의 색상을 변경하려면 PCB 패널의 Nets 모드에서 net 이름을 더블 클릭하십시오. 개별 net의 색상은 Edit Net dialog에서 편집할 수 있습니다.

여러 net의 색상을 변경하려면 PCB 패널의 Nets 모드를 사용하십시오:

  • 표준 Windows 다중 선택 방식(Shift+click 또는 Ctrl+click)을 사용해 여러 net class 또는 여러 개별 net을 선택합니다.
  • 선택된 객체를 마우스 오른쪽 버튼으로 클릭하고 컨텍스트 메뉴에서 Change Net Color 명령을 선택하여, 선택된 net에 새 색상을 할당합니다.
  • 두 번째로 다시 마우스 오른쪽 버튼을 클릭하고 Display Override » Selected On를 선택하여, 선택된 net에 대해 색상 override 기능을 활성화합니다.

연결선의 색상을 변경하고 표시 override 기능을 활성화하여 net의 가시성을 향상시키십시오.
연결선의 색상을 변경하고 표시 override 기능을 활성화하여 net의 가시성을 향상시키십시오.

AI-LocalizedAI로 번역됨
만약 문제가 있으시다면, 텍스트/이미지를 선택하신 상태에서 Ctrl + Enter를 누르셔서 저희에게 피드백을 보내주세요.
기능 제공 여부

사용 가능한 기능은 보유하고 계시는 Altium 솔루션에 따라 달라집니다. 해당 솔루션은 Altium Develop, Altium Agile의 에디션(Agile Teams 또는 Agile Enterprise), 또는 활성기간 내의 Altium Designer 중 하나입니다.

안내된 기능이 고객님의 소프트웨어에서 보이지 않는 경우, 보다 자세한 내용을 위해 Altium 영업팀 에 문의해 주세요.

구버전 문서

Altium Designer 문서는 더 이상 버전별로 제공되지 않습니다. 이전 버전의 Altium Designer 문서가 필요하신 경우, Other Installers 페이지의 Legacy Documentation 섹션을 방문해 주세요.

콘텐츠