Đi dây trở kháng được kiểm soát

Khi tốc độ chuyển mạch của thiết bị ngày càng tăng, định tuyến trở kháng kiểm soát đã trở thành một chủ đề nóng đối với các nhà thiết kế số. Trang này giới thiệu cách bạn có thể sử dụng công cụ phân tích Signal Integrity để khớp trở kháng linh kiện và các khả năng định tuyến trở kháng kiểm soát trong trình biên tập PCB.

Có một câu nói trong giới kỹ thuật rằng - chỉ có hai kiểu kỹ sư điện tử làm thiết kế số: những người đã từng gặp vấn đề về signal integrity và những người rồi sẽ gặp. Cách đây không nhiều năm, thuật ngữ signal integrity chỉ dành cho các chuyên gia, và bạn chỉ phải xử lý nó trong các thiết kế tốc độ cao. Tuy nhiên, tốc độ chuyển mạch của thiết bị trong các thiết kế tốc độ cao đó giờ đây không còn là điều đặc biệt nữa; chúng đang nhanh chóng trở thành tiêu chuẩn phổ biến. Khi công nghệ mạch tích hợp được cải tiến làm kích thước transistor nhỏ đi, tốc độ chuyển mạch của chúng lại tăng lên. Chính tốc độ chuyển mạch này ảnh hưởng đến tính toàn vẹn của tín hiệu số.

May mắn thay, nhiều vấn đề signal integrity tiềm ẩn có thể được tránh bằng cách tuân theo các nguyên tắc thiết kế tốt và triển khai thiết kế dưới dạng bo mạch có trở kháng kiểm soát. Để đạt được điều này cần có các khả năng cụ thể của công cụ thiết kế - bạn cần các công cụ phân tích có thể phát hiện những net có khả năng bị ringing và reflection, cùng các công cụ thiết kế bo mạch cho phép bạn đạt được trở kháng định tuyến chính xác. Trình biên tập PCB trong Altium Designer có những khả năng này.

Trang này sẽ giúp bạn hiểu nguyên nhân gây ra các vấn đề signal integrity và liệu bo mạch của bạn có khả năng gặp phải chúng hay không. Trang cũng sẽ thảo luận về hai phương pháp thiết kế bạn phải áp dụng để giảm thiểu các vấn đề SI tiềm ẩn ­- khớp trở kháng linh kiện và định tuyến trở kháng kiểm soát.

Khi Đường Định Tuyến Trở Thành Một Phần Của Mạch

Khi tốc độ chuyển mạch của thiết bị tăng lên, các yêu cầu đối với nhà thiết kế mạch in và nhà chế tạo cũng tăng theo. Khi độ dài của sườn chuyển mạch tín hiệu ngắn hơn độ dài của đường mạch PCB mang tín hiệu đó, đường mạch phải được xem như một phần của mạch. Đường mạch đó có một trở kháng, được gọi là characteristic impedance (Zo).

Cách tốt nhất để quản lý tác động của các phần tử mạch bổ sung này là thiết kế định tuyến đường mạch sao cho trở kháng đặc tính là đồng nhất trên toàn bộ chiều dài - một kỹ thuật gọi là controlled impedance routing.

Trở kháng của đường định tuyến được xác định bởi:

• Cross-sectional area of the trace - được xác định từ độ rộng, chiều cao (độ dày đồng) và độ dốc của mép đường mạch được tạo ra trong quá trình ăn mòn.
• Distance from the trace to the reference plane(s) - đường hồi về của năng lượng tín hiệu cũng quan trọng như đường đi của chính tín hiệu. Đường hồi về này đi theo đường tín hiệu trong (các) mặt phẳng tham chiếu liền kề.
• Properties of the surrounding materials - năng lượng trong tín hiệu không chỉ nằm trong phần đồng của đường mạch; do hiệu ứng bề mặt, nó cũng truyền qua vật liệu điện môi bao quanh đường mạch. Hằng số điện môi của vật liệu điện môi cho biết mức độ điện môi ảnh hưởng đến dòng năng lượng đó.

   
Bộ tính toán trở kháng Simbeor tính toán (các) độ rộng cần thiết để đạt được trở kháng đã chỉ định.

Tôi Có Cần Định Tuyến Trở Kháng Kiểm Soát Không?

Bạn hỏi rằng liệu tôi có cần bận tâm đến định tuyến trở kháng kiểm soát không?

Trong tình huống lý tưởng, toàn bộ năng lượng đi ra từ chân đầu ra của một linh kiện sẽ được ghép vào đường dẫn kết nối trên PCB, truyền qua phần định tuyến PCB tới chân đầu vào tải ở đầu còn lại và được tải đó hấp thụ. Nếu không phải toàn bộ năng lượng đều được tải hấp thụ, phần năng lượng còn lại có thể bị phản xạ ngược trở lại phần định tuyến PCB, chạy về chân đầu ra của nguồn. Năng lượng phản xạ này có thể tương tác với tín hiệu gốc, cộng thêm hoặc triệt bớt nó (tùy thuộc cực tính của năng lượng), dẫn đến ringing. Nếu ringing đủ lớn, nó sẽ ảnh hưởng đến tính toàn vẹn của tín hiệu, gây ra hành vi mạch không thể dự đoán và sai lỗi.

Vậy làm sao bạn biết điều này có thể xảy ra hay không? Nếu chân nguồn có thể hoàn tất quá trình chuyển cạnh trước khi tín hiệu đến được chân tải, thì đã tồn tại điều kiện để thiết kế của bạn bị ảnh hưởng bởi năng lượng phản xạ. Một quy tắc kinh nghiệm thường dùng để xác định liệu có khả năng phát sinh vấn đề SI hay không là quy tắc "1/3 rise time". Quy tắc này phát biểu rằng nếu đường mạch dài hơn 1/3 rise time, phản xạ (ringing) có thể xảy ra. Nếu chân nguồn có rise time là 1 nSec, một tuyến dài hơn .33 nSec (xấp xỉ 2 inch trong FR4) phải được xem là một đường truyền, tức một ứng viên có thể gặp vấn đề signal integrity. Nếu các thiết bị của bạn có rise time kiểu này và bạn biết mình sẽ có những tuyến dài như vậy, thì PCB của bạn có thể sẽ gặp các vấn đề signal integrity.

Làm Cách Nào Để Kiểm Soát Trở Kháng?

Làm sao bạn tránh được tình huống năng lượng bị phản xạ qua lại giữa nguồn và tải? Bạn tránh điều đó bằng cách khớp trở kháng. Việc khớp trở kháng đảm bảo rằng toàn bộ năng lượng được ghép từ nguồn vào phần định tuyến, rồi từ phần định tuyến vào tải. Định tuyến bo mạch có xét đến trở kháng được gọi là định tuyến trở kháng kiểm soát, hay nói cách khác, một bo mạch mà trở kháng đã được quản lý được gọi là PCB trở kháng kiểm soát.

Có hai yếu tố riêng biệt để đạt được khớp trở kháng: thứ nhất là khớp các linh kiện; thứ hai là định tuyến bo mạch để tạo ra trở kháng yêu cầu.

Khớp Trở Kháng Cho Linh Kiện

Bạn không thể đạt được một PCB trở kháng kiểm soát chỉ bằng định tuyến. Trước tiên, bạn phải kiểm tra và nếu cần thì khớp trở kháng của các linh kiện.

Lý tưởng nhất, bạn nên phát hiện các net có thể có vấn đề signal integrity tiềm ẩn ngay trong giai đoạn capture sơ đồ nguyên lý để có thể thêm mọi linh kiện kết thúc cần thiết trước khi bắt đầu quá trình thiết kế bo mạch. Vì các chân đầu ra có trở kháng thấp và các chân đầu vào có trở kháng cao, rất có khả năng bạn sẽ cần thêm các linh kiện termination vào thiết kế để đạt được khớp trở kháng.

Bạn có thể thực hiện phân tích signal integrity cho thiết kế của mình ở giai đoạn schematic capture. Khi chạy lệnh Tools » Signal Integrity, hộp thoại Errors or Warnings thường sẽ xuất hiện, cho biết không phải tất cả linh kiện đều đã được gán mô hình signal integrity. Công cụ phân tích Signal Integrity sẽ tự động chọn các mô hình mặc định dựa trên ký hiệu linh kiện, hãy nhấp Continue để dùng mặc định hoặc Model Assignments để xem xét và thay đổi các mô hình. Bạn có thể truy cập hộp thoại Signal Integrity Model Assignments bất kỳ lúc nào thông qua nút Model Assignments trong bảng Signal Integrity.

Phân Tích Thiết Kế

Khi chạy lệnh Tools » Signal Integrity, thiết kế sẽ được phân tích và mọi net có khả năng gây vấn đề sẽ được xác định trong bảng Signal Integrity, như minh họa bên dưới.

Kiểm tra thiết kế để phát hiện các vấn đề signal integrity tiềm ẩn trong giai đoạn capture thiết kế.

Từ bảng này, bạn có thể thực hiện phân tích phản xạ trên một net được chọn (hoặc nhiều net). Bên trái là kết quả phân tích cho tất cả net trong thiết kế. Chọn một net và nhấp nút  (hoặc nhấp đúp vào tên net) để chuyển net đó sang trường Net ở phía bên phải bảng, nơi bạn có thể thực hiện phân tích chi tiết net đó, bao gồm:

• Kiểm tra các chân trong net đó; bạn có thể nhấp một lần để cross-probe tới chân đó trên sơ đồ nguyên lý hoặc nhấp đúp để kiểm tra và cấu hình mô hình được gán cho chân đó.
• Bật một hoặc nhiều tùy chọn termination lý thuyết cho net đó.
• Thực hiện Reflection Analysis trên net, tạo ra một tập các dạng sóng thể hiện hành vi tại mỗi chân trong net.

Bảng này cho phép bạn thử nghiệm với các cấu hình và giá trị termination khả dĩ. Lưu ý rằng vùng Termination của bảng Signal Integrity hiển thị trong hình trên đã bật tùy chọn Serial Res. Phần bên dưới của bảng hiển thị một điện trở termination nối tiếp. Đây là nơi bạn xác định các giá trị điện trở termination nối tiếp lý thuyết tối thiểu và tối đa sẽ được dùng cho phân tích phản xạ (bỏ chọn hộp kiểm Suggest để nhập giá trị riêng của bạn).

Khám Phá Kết Quả

Khi nhấp nút Reflection Waveforms, một phân tích phản xạ chính xác sẽ được thực hiện trên net đó, với kết quả được trình bày trong một cửa sổ dạng sóng mới (*.SDF).

Cửa sổ dạng sóng sẽ bao gồm:

• Một biểu đồ cho mỗi net đang được phân tích; nhấp vào các tab ở cuối cửa sổ để chuyển đổi giữa các biểu đồ.
• Mỗi biểu đồ sẽ bao gồm một đồ thị cho từng chân trong net đó, hiển thị hành vi tín hiệu tại chân tương ứng.

Các hình bên dưới cho thấy hai đồ thị kết quả tại chân vào của net đã được chọn trong hình panel trước đó. Đồ thị thứ nhất là chân vào trong net không có kết thúc trở kháng; đồ thị thứ hai hiển thị sáu lần quét: một lần cho net gốc không có termination, và năm lần quét với điện trở termination nối tiếp lý thuyết được thêm tại chân nguồn.

Đã thực hiện năm lượt phân tích phản xạ (Sweep Steps giá trị tùy chọn = 5), với điện trở termination lý thuyết được tăng dần từ Min = 20 ohm đến Max = 60 ohm. Năm lượt này (lượt đầu ở 20 ohm, lượt cuối ở 60 ohm) được liệt kê ở phía bên phải đồ thị. Nhấp vào từng nhãn sẽ làm nổi bật kết quả đó và hiển thị giá trị điện trở termination lý thuyết ở góc dưới bên phải. Với net này, điện trở termination nối tiếp 40 ohm sẽ tạo ra đồ thị được chọn trong hình bên phải.

Đồ thị bên trái cho thấy phân tích phản xạ của một net có khả năng gặp vấn đề về toàn vẹn tín hiệu; đồ thị bên phải là cùng net đó nhưng được thêm một điện trở termination nối tiếp lý thuyết khoảng 40 ohm.

Yếu tố nào quyết định trở kháng đi dây?

Phần thứ hai để đạt được PCB có trở kháng kiểm soát là đi dây bo mạch sao cho các đường mạch có trở kháng xác định. Có nhiều yếu tố ảnh hưởng đến trở kháng của phần định tuyến tín hiệu, bao gồm kích thước của các đường mạch và đặc tính của vật liệu được dùng để chế tạo PCB.

Trình biên tập PCB tích hợp công cụ Signal Integrity điện từ Simbeor® từ Simberian. Độ chính xác mô hình của Simbeor được xác thực bằng các thuật toán tiên tiến cho phân tích sóng toàn phần 3D, đối chuẩn và kiểm chứng thực nghiệm. Công cụ Simbeor hỗ trợ mọi cấu trúc bo mạch và vật liệu hiện đại.

Phiên bản Simbeor

Simbeor SFS

Trở kháng được tính bằng Simbeor SFS, một bộ giải trường quasi-static. Simbeor SFS là bộ giải trường 2D quasi-static tiên tiến dựa trên Method of Moments, đã được xác thực bằng hội tụ, so sánh và đo đạc. Bộ giải này chia lưới các biên của điện môi và vật dẫn, đồng thời giải các phương trình tương ứng để xây dựng các ma trận RLGC phụ thuộc tần số cho các phương trình Telegraph.

Simbeor SFS không phải là bộ giải full-wave vì điều đó không cần thiết để đánh giá trở kháng, độ trễ hoặc suy hao trong các liên kết PCB, do tính chất quasi-TEM của sóng truyền trong đó. Những sóng như vậy có thể được mô phỏng chính xác bằng các tham số RLGC được trích xuất bằng bộ giải trường 2D quasi-static.

Một đặc tính độc đáo của bộ giải Simbeor SFS là hỗ trợ các mô hình độ nhám vật dẫn. Lưu ý rằng nó không hỗ trợ mô hình vật dẫn nhiều lớp (mạ), và độ nhám là dùng chung cho tất cả vật dẫn. Bộ giải là quasi-static vì nghiệm không bao gồm hiện tượng tán sắc tần số cao xảy ra trong các đường microstrip (trường tập trung nhiều hơn trong điện môi có hằng số điện môi cao hơn ở tần số cao).

► Tìm hiểu thêm về công nghệ toàn vẹn tín hiệu điện từ Simberian

Các cấu trúc PCB được hỗ trợ

Trở kháng có thể được tính cho các cấu trúc PCB sau:

• Microstrip
• Stripline đối xứng
• Stripline bất đối xứng
• Các cấu trúc coplanar đơn và vi sai
• Nhiều lớp điện môi liền kề với các đặc tính điện môi khác nhau.

Cấu hình PCB cho định tuyến trở kháng kiểm soát

Định tuyến trở kháng kiểm soát là việc cấu hình kích thước đường mạch và đặc tính vật liệu của bo mạch để đạt được một giá trị trở kháng cụ thể. Việc này được thực hiện trong Layer Stack Manager của trình biên tập PCB. Để mở Layer Stack Manager,, chọn Design » Layer Stack Manager từ menu chính. Layer Stack Manager sẽ mở trong trình biên tập tài liệu theo cùng cách như sơ đồ nguyên lý, PCB và các loại tài liệu khác.

Chiều rộng trace cần thiết để đạt một trở kháng cụ thể được tính như một phần của profile trở kháng, được cấu hình trong tab Impedance của Layer Stack Manager.

Dựa trên:

• Các giá trị của Target Impedance, Target Tolerance và Roughness mà bạn cấu hình trong tab Impedance, và
• các thiết lập vật liệu được xác định trong tab Stackup, bao gồm:
  • độ dày của lớp tín hiệu,
  • độ dày của các lớp điện môi xung quanh (khoảng cách tới (các) mặt phẳng tham chiếu), và 
  • các đặc tính của vật liệu điện môi (điện thẩm Dk và hệ số tổn hao Df).

Khi các thông số này được cấu hình chính xác, bộ tính trở kháng có đủ thông tin để tính các giá trị sau:

• Chiều rộng trace
• Trở kháng tính toán (Z)
• Trở kháng mode chung (Zcomm)
• Độ lệch trở kháng (Z Deviation)
• Độ trễ lan truyền (Tp)
• Điện cảm trên đơn vị chiều dài (p.u.l.)
• Điện dung trên đơn vị chiều dài (p.u.l.)

Các giá trị tính được được hiển thị trong phần Transmission Line của panel Properties khi tab Impedance được chọn trong Layer Stack Manager, như minh họa bên dưới.

Một profile trở kháng 50Ω được định nghĩa cho các net đơn được đi trên lớp top. Di chuột lên hình để hiển thị các thiết lập cho cùng profile đó ở lớp L3 (hình ảnh do FEDEVEL Open Source cung cấp, www.fedevel.com).

Cấu hình Layer Stackup

Main page: Định nghĩa Layer Stack

Các lớp chế tạo đồng và điện môi được cấu hình trong tab Stackup của Layer Stack Manager.

• Các lớp được thêm, xóa và cấu hình trong tab này. Với thiết kế rigid-flex, các lớp cũng được bật và tắt trong tab này.
• Các thuộc tính của lớp hiện được chọn có thể được chỉnh sửa trực tiếp trong lưới hoặc trong panel Properties. Nhấp nút  ở cuối vùng thiết kế để bật panel.
• Nhấp chuột phải trong lưới lớp hoặc dùng các lệnh Edit » Add Layer để thêm một lớp. Khi thêm một lớp đồng, một lớp điện môi cũng sẽ được thêm nếu lớp liền kề hiện có cũng là lớp đồng.
• Nếu tùy chọn Stack Symmetry được bật trong phần Board của panel Properties, các lớp sẽ được thêm theo từng cặp đối xứng quanh lớp điện môi giữa.
• Vật liệu của lớp có thể được nhập trực tiếp vào ô Material đã chọn hoặc chọn trong hộp thoại Select Material; nhấp nút dấu ba chấm () để mở.
• Có thể thêm lớp hoàn thiện bề mặt cho một lớp đồng. Dùng menu con Add Layer để thêm một lớp Surface Finish vào lớp đồng đang chọn, sau đó nhấp nút dấu ba chấm cho lớp hoàn thiện bề mặt mới để chọn loại hoàn thiện.
• Lớp đang chọn có thể được di chuyển lên hoặc xuống trong các lớp cùng loại bằng cách dùng menu nhấp phải hoặc menu Edit.
• Vùng Board của panel Properties bao gồm các tùy chọn để áp dụng Stack Symmetry và Library Compliance. Nội dung này sẽ được nói rõ hơn bên dưới.
• Vùng Board của panel Properties hiển thị phần tóm tắt của stack hiện được chọn (hoặc substack đối với thiết kế rigid/flex nhiều stack).

Các lưu ý về Layer Stack

Một yêu cầu cơ bản để kiểm soát trở kháng là phải có đường hồi dòng tín hiệu bên dưới mỗi đường tín hiệu. Công cụ SI Simbeor hỗ trợ cả các lớp plane và các lớp tín hiệu được phủ polygon. Những lớp đường hồi này nên được phân bố xuyên suốt stackup của bo mạch. Lý tưởng nhất, chúng được bố trí sao cho có ít nhất một lớp đường hồi nằm kề với mỗi lớp tín hiệu mang định tuyến trở kháng kiểm soát. Lớp đường hồi liền kề cung cấp đường hồi dòng tín hiệu và, vì những lý do không đề cập ở đây, thực hiện điều đó bất kể điện áp DC được phân phối bởi plane đó là bao nhiêu.

Dòng hồi chạy qua plane sẽ cố gắng đi theo cùng đường vật lý với tuyến đi trên lớp tín hiệu, vì vậy cần tránh tạo ra các gián đoạn, chẳng hạn như split hoặc cutout trong lớp đường hồi nằm dưới bất kỳ tuyến tín hiệu quan trọng nào.

Ngoài việc chọn thứ tự phù hợp cho các lớp tín hiệu và lớp plane, bạn cũng cần xác định đặc tính vật liệu của từng lớp, bao gồm:

• Độ dày đồng
• Độ dày điện môi
• Hằng số điện môi

Các giá trị này cùng với chiều rộng định tuyến đều góp phần tạo nên trở kháng cuối cùng. Khi đó, việc đạt được trở kháng yêu cầu sẽ trở thành quá trình tinh chỉnh tất cả các giá trị này. Hãy nhớ rằng các giá trị độ dày đồng và điện môi khả dụng cũng có thể bị giới hạn, tùy thuộc vào vật liệu mà nhà sản xuất PCB của bạn cung cấp.

► Tìm hiểu thêm về các stackup lớp khả dụng

Định nghĩa các profile trở kháng

Công cụ Simbeor được tích hợp trong Layer Stack Manager của trình biên tập PCB (Design » Layer Stack Manager). Để cấu hình layer stack cho định tuyến trở kháng kiểm soát, chuyển sang tab Layer Stack Manager's Impedance, tại đó bạn có thể thêm và cấu hình một profile trở kháng.

Cấu hình trở kháng 50Ω được định nghĩa cho các net riêng lẻ được đi dây trên lớp trên cùng. Di chuột qua hình ảnh để hiển thị các thiết lập của cùng cấu hình này cho lớp L3.

Các lưu ý khi tạo và cấu hình một Impedance Profile:

1. Trong Layer Stack Manager chuyển sang tab Impedance, như minh họa ở trên.
2. Nhấp nút (hoặc nút nếu đã có profile được định nghĩa) để thêm một profile mới.
3. Xác định Type, Target Impedance và Target Tolerance trở kháng cần thiết trong bảng Properties. Description là tùy chọn, và sẽ được hiển thị ở bất cứ đâu tên Impedance Profile được hiển thị.
4. Lưới các lớp được chia thành 2 vùng; các lớp trong stackup được hiển thị ở bên trái, sau đó với mỗi lớp tín hiệu trong stackup, sẽ có một lớp được hiển thị trong vùng Impedance Profile ở bên phải. Sử dụng ô chọn lớp trong vùng Profile để bật tính toán trở kháng cho lớp đó. Dùng hình ảnh phía trên làm ví dụ và tham chiếu đến số lớp được hiển thị trong cột ngoài cùng bên trái, các lớp L1, L3, L10 và L12 đã được đánh dấu chọn ô lớp, cho phép chúng tham gia tính toán trở kháng.
5. Khi bạn nhấp vào một lớp đã được bật trong vùng Profile, tất cả các lớp trong chồng lớp sẽ mờ đi ngoại trừ các lớp đang được dùng để tính trở kháng cho lớp tín hiệu đã chọn đó (như minh họa trong hình ở trên). Chỉnh sửa (các) lớp tham chiếu của lớp đó trong các cột Top Ref và Bottom Ref của vùng Impedance Profile . Lưu ý rằng (các) lớp tham chiếu có thể có Type là Plane hoặc Signal. Ví dụ, trong hình trên, lớp L10 trong stackup được bật để tính toán trở kháng, với Top Ref được đặt là 9-L9, là một lớp Plane, và Bottom Ref được đặt là 11-L11, là một lớp Signal . Phần mềm giả định rằng nếu một lớp tín hiệu được dùng làm mặt phẳng tham chiếu, thì lớp đó chứa một mặt đồng liên tục được nối với net nguồn hoặc net mass.
6. Bật ô chọn Impedance Profile cho từng lớp khác sẽ mang đường mạch ở mức trở kháng này và cấu hình (các) mặt phẳng tham chiếu. Di chuột lên hình ảnh phía trên để hiển thị S50 Impedance Profile cho lớp L3.
7. Nếu chiều rộng trace đi dây được tính ra là một giá trị không thể đặt hàng sản xuất, bạn có thể điều chỉnh các thiết lập chiều rộng và khoảng cách.

Điều chỉnh Thiết lập Chiều rộng và Khoảng cách

Phần mềm tính Trace Width từ trở kháng mục tiêu và dung sai. Không hiếm trường hợp chiều rộng trace tính được là một giá trị không thể đặt hàng, ví dụ 0.0683mm. Nhà chế tạo sẽ cho biết các độ dày vật liệu nào có sẵn và độ chính xác họ có thể đạt được đối với chiều rộng trace. Sau đó, quy trình sẽ là bắt đầu từ các giá trị mong muốn rồi kiểm tra tác động lên các giá trị trở kháng được tính khi điều chỉnh kích thước theo những gì sẵn có.

Để hỗ trợ quá trình kiểm tra và tinh chỉnh thiết lập này, các bộ tính trở kháng hỗ trợ tính toán trở kháng thuận và ngược. Chế độ mặc định là thuận (nhập trở kháng, phần mềm tính chiều rộng). Biểu tượng  cho biết biến đang được tính toán.

  Trở kháng mục tiêu 50Ω cho ra chiều rộng được tính theo chế độ thuận (W1) là 94.6µm. Hình ảnh bên phải cho thấy phép tính ngược khi chiều rộng (W1) được đặt là 95µm.

Để đảo ngược phép tính và khảo sát các chiều rộng trace khác nhau cho lớp đã chọn, nhập giá trị Width (W1) mới và nhấn Enter trên bàn phím. Các giá trị được tính sẽ cập nhật để phản ánh tác động của việc đổi sang chiều rộng đó. Nhấp nút  để đưa bộ tính trở lại chế độ tính thuận. Việc nhập một giá trị mới vào Width (W2) sẽ thay đổi giá trị Etch.

Để khảo sát kết quả đường truyền của cặp vi sai, hãy chỉ định biến được tính - hoặc Trace Width hoặc Trace Gap - bằng cách nhấp nút tương ứng. Chỉnh sửa biến còn lại để thay đổi Target Impedance, hoặc cũng có thể thay đổi Target Impedance để khảo sát tác động lên biến kia.

Etch Factor

Các trace tín hiệu trên PCB được chế tạo bằng cách ăn mòn phần đồng không mong muốn. Do chất ăn mòn bắt đầu ăn mòn đồng từ bề mặt, phần đồng này tiếp xúc với chất ăn mòn trong thời gian dài hơn. Kết quả là các cạnh hoàn thiện của trace sẽ có độ nghiêng, làm giảm diện tích tiết diện của trace sau khi hoàn thiện, như minh họa trong hình bên dưới.

Diện tích đồng mất đi ở cạnh trace (trên cả hai cạnh) trong quá trình ăn mòn = X * Y

Mức độ nghiêng này được gọi là Etch Factor, trong đó:

Etch Factor = Y/X

Nếu Y = X, thì Etch Factor = 1

Tham chiếu đến hình minh họa trong bảng Properties:

Di chuột qua dấu ? để hiển thị công thức.

Định nghĩa chuẩn của Etch Factor là biểu diễn nó dưới dạng tỷ số của  trace thickness / amount of over-etching. Điều này cho ra công thức sau:

Etch Factor = T/[0.5(W1-W2)]

Nhược điểm của cách tiếp cận này là để chỉ định không bị over-etching (nghĩa là cạnh trace thẳng đứng), bạn sẽ phải nhập giá trị inf (vô cùng) cho etch factor. Để đơn giản hóa việc chỉ định lượng ăn mòn, công thức đã được đảo lại để có thể nhập giá trị 0 (không) nhằm biểu thị rằng không có over-etching.

Etch = [0.5(W1-W2)]/T

Hướng đồng

Một chi tiết chế tạo khác góp phần vào etch factor là hướng của đồng. Các trace PCB được hình thành bằng cách ăn mòn phần đồng không mong muốn từ một tấm đồng liên tục được ép lớp lên nền điện môi. Hướng đồng xác định hướng mà đồng nhô ra khỏi nền đó. Bạn cũng có thể hiểu là hướng mà đồng bị ăn mòn, từ phía trên hoặc phía dưới.

  Nhấp vào ô Trace Inverted để chuyển đổi Hướng Đồng từ Above sang Below.

Độ nhám bề mặt dây dẫn

Bề mặt của mỗi lớp đồng trong bo mạch in đều có một mức độ nhám nhất định. Trong quá trình chế tạo PCB, bề mặt các lớp đồng được xử lý để tăng độ nhám nhằm cải thiện độ bám dính giữa lớp đồng và lớp điện môi. Độ nhám bề mặt này trở thành yếu tố đóng góp đáng kể vào trở kháng của dây dẫn ở tốc độ chuyển mạch trên 10 GB/s. Qua nghiên cứu và phân tích sâu rộng, các chuyên gia trong ngành đã kết luận rằng độ nhám bề mặt có thể được mô hình hóa bằng một hệ số hiệu chỉnh độ nhám được suy ra từ các giá trị Surface Roughness và Roughness Factor.

RoughnessCác thiết lập này có sẵn trong chế độ Layer Stack Manager của bảng Properties . Các tham số này chỉ được dùng cho các lớp dẫn điện.

Độ nhám bề mặt được đưa vào phép tính trở kháng đặc tính.

Độ nhám:

• Model Type - mô hình ưu tiên để tính tác động của độ nhám bề mặt (tham khảo các bài viết bên dưới để biết thêm thông tin về các mô hình khác nhau). Áp dụng cho tất cả các lớp đồng trong substack.

• Surface Roughness - giá trị độ nhám bề mặt (có thể lấy từ nhà chế tạo của bạn). Nhập một giá trị trong khoảng từ 0 đến 10µm, mặc định là 0.1µm

• Roughness Factor - đặc trưng cho mức tăng tối đa dự kiến của tổn hao dây dẫn do ảnh hưởng của độ nhám. Nhập một giá trị trong khoảng từ 1 đến 100; mặc định là 2.

Tài liệu đọc thêm

• Phương pháp thực tiễn để phân tích ảnh hưởng của độ nhám dây dẫn lên tổn hao tín hiệu và độ tán sắc trong liên kết: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Cách tiếp cận thống nhất để mô hình hóa độ nhám bề mặt dây dẫn liên kết: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

Hỗ trợ cho Cấu trúc Đường truyền Đồng phẳng

Bộ tính trở kháng trong Layer Stack Manager hỗ trợ các cấu trúc đồng phẳng đơn và vi sai. Tạo một impedance profile mới, sau đó chọn Single-Coplanar hoặc Differential-Coplanar từ danh sách thả xuống Type của Impedance Profile.

Làm việc với cấu trúc đồng phẳng:

• Giống như với trở kháng đơn và vi sai tiêu chuẩn, các giá trị cho từng biến được tự động tính dựa trên Target Impedance và Target Tolerance do người dùng xác định cùng với các đặc tính vật lý của các lớp bo mạch. Các giá trị được tính tự động này có thể được điều chỉnh bằng cách nhập giá trị mới vào các ô chỉnh sửa của chế độ Layer Stack Manager trong bảng Properties.
• Để nhắm đến các net tín hiệu mà bạn muốn được đi dây bằng cấu trúc đồng phẳng, hãy cấu hình một quy tắc thiết kế Routing Width (hoặc Differential Pairs Routing) với tùy chọn Use Impedance Profile được bật và chọn Coplanar Impedance Profile cần thiết.
• Cấu trúc đồng phẳng yêu cầu có một mặt phẳng tham chiếu ở cả hai bên của đường tín hiệu; điều này có thể được tạo bằng một polygon do bạn đặt, hoặc nếu thêm các stitching via thì bằng lệnh Add Shielding to Net (thông tin thêm ở bên dưới). Nếu bạn đặt một polygon, khoảng cách giữa polygon này và đường tín hiệu được xác định bởi giá trị Clearance (S) do bộ tính trở kháng Simbeor xác định (hiển thị trong bảng Properties, như minh họa trong các hình ở trên và dưới). Hãy cấu hình quy tắc thiết kế Clearance design rule để kiểm soát khoảng hở giữa polygon tham chiếu và đường tín hiệu (show image).
• Thông lệ phổ biến là thêm một hàng rào via dọc theo mỗi bên của trace tín hiệu khi cấu trúc đồng phẳng được nối đất. Hãy dùng lệnh Tools » Via Stitching/Shielding » Add Shielding to Net trong PCB editor để thực hiện việc này. Ngoài việc đặt via, khi bật tùy chọn Add shielding copper, lệnh này cũng có thể đặt một polygon bao quanh phần định tuyến tín hiệu để phủ lên hàng rào via, như thể hiện trong hình bên phải phía dưới.
  ► Tìm hiểu thêm về Via Shielding

  Bộ tính trở kháng xác định các thuộc tính tín hiệu và khoảng hở (hình đầu tiên); hãy dùng khoảng hở đó trong thiết lập Distance của via shielding.

Chọn vật liệu lớp

Trong thiết kế có kiểm soát trở kháng, việc chọn vật liệu dùng trong chồng lớp là rất quan trọng.

Ví dụ, vật liệu phổ biến nhất để chế tạo PCB là nhựa epoxy gia cường sợi thủy tinh (fiberglass), với lá đồng được liên kết ở mỗi mặt. Độ chặt của kiểu dệt sợi thủy tinh ảnh hưởng đến giá trị và độ ổn định của hằng số điện môi Dk (điện thẩm) và hệ số tổn hao Df. Bao quanh lớp vải sợi thủy tinh dệt là nhựa resin - tỷ lệ resin sử dụng cũng rất quan trọng đối với hiệu năng của vật liệu.

Có rất nhiều kiểu dệt sợi thủy tinh khác nhau. Để giúp đảm bảo tính dự đoán và hiệu năng của các vật liệu nền sợi thủy tinh dùng trong chế tạo PCB, IPC có một tiêu chuẩn cho các kiểu dệt:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Thư viện vật liệu

Với vai trò là người thiết kế, bạn có thể chỉnh sửa trực tiếp các thuộc tính vật liệu trong Layer Stack Manager hoặc chọn vật liệu từ Altium Material Library.

Toàn bộ thư viện có thể được xem (và bổ sung) trong hộp thoại Altium Material Library dialog (Tools » Material Library).

Các vật liệu được tổ chức theo các nhóm mục đích sử dụng, truy cập qua cấu trúc cây ở bên trái hộp thoại. Dưới cấp này, mỗi nhóm mục đích sử dụng lại được chia thành các nhóm chức năng, chẳng hạn như Conductive layer material, Dielectric layer material, và Surface Layer Material itrong nhóm PCB layer material.

Thêm, lưu và tải vật liệu

Có thể thêm vật liệu mới vào thư viện khi một nhóm vật liệu cụ thể được chọn trong cây. Vật liệu được định nghĩa trong thư viện vật liệu bên ngoài có thể được tải vào (nút Load), và vật liệu do người dùng định nghĩa đã được thêm trong hộp thoại Altium Material Library cũng có thể được lưu vào thư viện người dùng (nút Save). Chỉ vật liệu do người dùng định nghĩa mới được lưu.

Thêm thuộc tính tùy chỉnh cho vật liệu

Có thể thêm các thuộc tính tùy chỉnh cho vật liệu được mô tả trong thư viện (bao gồm vật liệu mặc định và vật liệu do người dùng định nghĩa). Để thêm một thuộc tính tùy chỉnh, trước tiên hãy chọn đúng nút trong cây bên trái để xác định vật liệu sẽ được thêm thuộc tính, sau đó nhấp nút  để mở hộp thoại Material Library Settings.

Sau đó, giá trị cần thiết có thể được thêm vào vật liệu đã chọn trong hộp thoại Altium Material Library; chọn hàng và nhấp nút Edit.

Bảng Properties

Khi tab Impedance của tài liệu Layer Stack đang hoạt động, bảng Properties cho phép bạn cấu hình các yêu cầu của Impedance Profile. Sau đó có thể chọn Impedance Profile cần thiết trong các quy tắc thiết kế Routing Width hoặc Differential Pairs Routing.

• Impedance Profile
  • Description – nhập mô tả có ý nghĩa. Trường này là tùy chọn và sẽ được hiển thị ở bất kỳ đâu tên Impedance Profile được hiển thị.
  • Type – dùng danh sách thả xuống để chọn loại trở kháng. Các lựa chọn là Single, Differential, Single-Coplanar, và Differential-Coplanar.

• Target Impedance – nhập giá trị trở kháng bạn muốn đạt được.
• Target Tolerance – nhập dung sai bạn muốn đạt được. Bạn nên trao đổi với nhà chế tạo để xác định giá trị dung sai thực tế mà họ có thể đáp ứng.
• Transmission Line
  • Trace inverted – bật tùy chọn này để đảo chiều trace, như minh họa trong bảng Properties. Tùy chọn này giống với tùy chọn Copper Orientation được hiển thị khi tab Stackup đang hoạt động và xác định hướng mà lớp đồng được ép lên lõi. Hướng của lớp đồng xác định chiều mà đồng nhô ra khỏi lớp nền đó. Bạn cũng có thể hiểu đó là hướng đồng bị khắc, từ phía trên hoặc phía dưới.
  • Etch – Etch Factor là = T/[(W1-W2)/2], làm giảm tổng diện tích tiết diện của trace theo bình phương độ dày đồng. Hãy tham khảo nhà chế tạo bo mạch để biết thông tin về Etch được tạo ra bởi quy trình của họ.

• Width (W1) / (W2) – W1 là chiều rộng của trace bạn đi dây, W2 là chiều rộng của bề mặt trên của trace đó sau khi đã etching, với hệ số Etch được áp dụng. Có một tính năng tính thuận/ngược dành cho chiều rộng trace. Mặc định là chiều rộng được tính dựa trên Target Impedance bạn đã nhập (tính thuận). Chiều rộng đó có thể là một giá trị mà nhà chế tạo không thể đáp ứng, chẳng hạn 5.978, và họ sẽ muốn một giá trị hợp lý hơn, chẳng hạn 6.0. Bạn có thể nhập 6.0 vào trường Width và nhấn Enter trên bàn phím để tính lại các giá trị đã tính (Impedance, Deviation, v.v.). Nút sẽ chuyển sang màu xám (trở nên không hoạt động) và lúc này bạn đang ở chế độ tính ngược. Nếu bạn nhấp nút để kích hoạt lại, bạn sẽ quay về chế độ tính thuận, và Width (W1) sẽ trở về giá trị được tính toán. Tính năng này cho phép bạn khảo sát các lựa chọn chiều rộng thực tế có thể chế tạo được. Khi nhập thủ công một giá trị cho W2, etch factor sẽ được cập nhật cho phù hợp.
• Impedance – phần mềm tính toán trở kháng dựa trên các thuộc tính của vật liệu dùng để tạo bo mạch (đồng, core và prepreg) và diện tích tiết diện của trace (được xác định bởi chiều rộng, độ dày và etch factor của trace).
• Deviation – đây là thước đo sự khác biệt giữa điều bạn mong muốn (trở kháng mục tiêu) và điều bạn nhận được (trở kháng tính toán). Phần mềm tính độ lệch trở kháng (giá trị bạn thực sự sẽ nhận được dựa trên vật liệu và kích thước đã nhập) dựa trên các thuộc tính của vật liệu dùng để tạo bo mạch (đồng, core và prepreg) và diện tích tiết diện của trace (được xác định bởi chiều rộng, độ dày và etch factor của trace).
• Delay – đây là khoảng thời gian để tín hiệu truyền từ bên gửi đến bên nhận.
• Inductance – bộ tính trở kháng sử dụng giá trị Impedance để tính điện cảm trên một đơn vị chiều dài.
• Capacitance – bộ tính trở kháng sử dụng giá trị Impedance để tính điện dung trên một đơn vị chiều dài.

• Board
  • Stack Symmetry – bật để thêm các lớp theo từng cặp tương ứng, đối xứng quanh lớp điện môi ở giữa. Khi được bật, chồng lớp sẽ ngay lập tức được kiểm tra tính đối xứng quanh lớp điện môi trung tâm. Nếu bất kỳ cặp lớp nào có khoảng cách bằng nhau so với lớp điện môi tham chiếu trung tâm mà không giống hệt nhau, hộp thoại Stack is not symmetric dialog sẽ mở ra.
  • Library Compliance – khi được bật, với mỗi lớp đã được chọn từ Material Library, các thuộc tính hiện tại của lớp sẽ được kiểm tra đối chiếu với các giá trị trong định nghĩa vật liệu đó trong thư viện.

• Substack – thông tin này áp dụng cho substack hiện đang được chọn (các lớp, điện môi, độ dày, v.v.). Khi bạn chuyển từ substack này sang substack khác, thông tin này sẽ được cập nhật tương ứng (cho substack hiện đang được chọn).

• Stack Name – nhập tên substack có ý nghĩa. Trường này hữu ích khi vùng stackup X/Y được gán một layer substack.
• Is Flex – bật nếu substack là flex.
• Layers – tổng số lớp.
• Dielectrics – tổng số lớp điện môi.
• Conductive Thickness – độ dày của (các) lớp dẫn điện. Các lớp tín hiệu đồng được gọi là các lớp dẫn điện.
• Dielectric Thickness – độ dày của (các) lớp điện môi.
• Total Thickness – tổng độ dày của bo mạch.

• Other
• Roughness – hiển thị độ nhám của các lớp dẫn điện.
  • Model Type – mô hình ưu tiên để tính toán ảnh hưởng của độ nhám bề mặt (tham khảo các bài viết bên dưới để biết thêm thông tin về các mô hình khác nhau). Áp dụng cho tất cả các lớp đồng trong stack (có phải là substack không?).
  • Surface Roughness – giá trị độ nhám bề mặt (có thể lấy từ nhà sản xuất PCB của bạn). Nhập giá trị trong khoảng 0 đến 10µm, mặc định là 0.1µm
  • Roughness Factor – đặc trưng cho mức tăng tổn hao dẫn điện tối đa dự kiến do ảnh hưởng của độ nhám. Nhập giá trị từ 1 đến 100; mặc định là 2.

Cấu hình các Design Rule

Trở kháng đi dây được xác định bởi chiều rộng và chiều cao của đường đi dây cùng các đặc tính của vật liệu điện môi xung quanh. Dựa trên các thuộc tính vật liệu được định nghĩa trong Layer Stack Manager, các chiều rộng đi dây cần thiết sẽ được tính toán khi mỗi cấu hình trở kháng được tạo. Tùy thuộc vào thuộc tính vật liệu, chiều rộng có thể thay đổi khi lớp đi dây thay đổi. Yêu cầu này về việc thay đổi chiều rộng khi bạn đổi lớp đi dây được quản lý tự động bởi quy tắc thiết kế đi dây tương ứng được cấu hình trong PCB Rules and Constraints Editor (Design » Rules).

Đối với hầu hết các thiết kế bo mạch, một tập net cụ thể sẽ được đi dây với trở kháng được kiểm soát. Một cách tiếp cận phổ biến là tạo net class hoặc differential pair class bao gồm các net này, sau đó tạo một quy tắc đi dây nhắm đến class đó, như minh họa trong các hình bên dưới.

Thông thường, bạn sẽ tự định nghĩa Min, Max và Preferred Widths, hoặc trong phần cài đặt ràng buộc phía trên để áp dụng cho tất cả các lớp, hoặc riêng cho từng lớp trong lưới lớp. Đối với đi dây kiểm soát trở kháng, thay vào đó bạn bật tùy chọn Use Impedance Profile, rồi chọn Impedance Profile cần dùng từ danh sách thả xuống. Khi thực hiện việc này, vùng Constraints của quy tắc sẽ thay đổi. Điều đầu tiên bạn sẽ nhận thấy là vùng các lớp khả dụng sẽ không còn hiển thị tất cả các lớp tín hiệu trên bo mạch nữa. Giờ đây, nó chỉ hiển thị các lớp được bật trong Impedance Profile đã chọn. Các giá trị Preferred Width (và khoảng cách diff pair) sẽ được cập nhật để phản ánh các chiều rộng (và khoảng cách) đã tính cho từng lớp. Các giá trị Preferred này không thể chỉnh sửa nhưng các giá trị Min và Max thì có thể. Hãy đặt chúng thành các giá trị nhỏ hơn/lớn hơn phù hợp. Sau đó, các net có thể được đi dây tương tác theo cách thông thường.

Design Rule Routing Width

Đối với các net một đầu, chiều rộng đi dây được xác định bởi design rule Routing Width.

Khi bạn chọn Use an Impedance Profile, các lớp khả dụng và Preferred Width sẽ được điều khiển bởi cấu hình đã chọn.

Design Rule Differential Pairs Routing

Việc đi dây các cặp vi sai được kiểm soát bởi design rule Differential Pair Routing.

Đối với một cặp vi sai, các lớp khả dụng, Preferred Width và Preferred Gap được điều khiển bởi cấu hình đã chọn.

► Tìm hiểu thêm về Differential Pair Routing

Design Rule Return Path

Các điểm đứt hoặc thắt cổ chai trong đường hồi dòng có thể được phát hiện bằng Return Path design rule. Return Path design rule kiểm tra xem có một đường hồi dòng tín hiệu liên tục trên (các) lớp tham chiếu được chỉ định ở phía trên hoặc phía dưới (các) tín hiệu mà quy tắc nhắm tới hay không. Đường hồi dòng có thể được tạo từ fills, regions và polygon pours được đặt trên lớp tín hiệu tham chiếu hoặc lớp plane.

Các lớp đường hồi dòng là các lớp tham chiếu được định nghĩa trong Impedance Profile được chọn trong design rule Return Path. Các lớp này được kiểm tra để bảo đảm rằng Minimum Gap được chỉ định (chiều rộng vượt ra ngoài mép tín hiệu) tồn tại dọc theo đường đi của tín hiệu. Thêm một design rule Return Path mới trong nhóm quy tắc High Speed.

Các lớp đường hồi dòng được xác định trong Impedance Profile đã chọn, và độ rộng đường dẫn (vượt ra ngoài mép tín hiệu) được xác định bởi Minimum Gap.

Hình bên dưới cho thấy các lỗi đường hồi dòng được phát hiện cho tín hiệu, NetX với thiết lập Minimum Gap là 0.1mm. Việc xác định vị trí lỗi Return Path có thể dễ hơn nếu cấu hình DRC Violation Display Style để hiển thị Violation Details nhưng không hiển thị Violation Overlay ( show image) trong hộp thoại Preferences. Làm như vậy sẽ làm nổi bật chính xác các vị trí mà quy tắc bị lỗi thay vì toàn bộ (các) đối tượng đang vi phạm. 

► Tìm hiểu thêm về High Speed Design in Altium Designer

Đi dây các net ở trở kháng yêu cầu

Khi bạn đi dây bo mạch và thay đổi lớp, phần mềm sẽ tự động điều chỉnh chiều rộng track về kích thước cần thiết để đạt được trở kháng đã chỉ định. Tính năng đi dây kiểm soát trở kháng tương tác này giúp đơn giản hóa đáng kể công việc thiết kế PCB kiểm soát trở kháng.

Length Tuning cho các route

Hai trong số những thách thức cốt lõi khi đi dây một thiết kế tốc độ cao là kiểm soát trở kháng của các route và khớp chiều dài của các net quan trọng. Đi dây kiểm soát trở kháng bảo đảm rằng tín hiệu rời khỏi chân đầu ra sẽ được các chân đầu vào đích nhận đúng cách. Việc khớp chiều dài route bảo đảm rằng các tín hiệu quan trọng về timing đến các chân đích của chúng cùng lúc. Tinh chỉnh và khớp chiều dài route cũng là một thành phần thiết yếu của việc đi dây cặp vi sai.

Các mẫu accordion đã được thêm vào đường đi dây để bảo đảm rằng các cặp vi sai có chiều dài khớp nhau.

Các lệnh Interactive Length Tuning và Interactive Diff Pair Length Tuning (menu Route) cung cấp một phương thức động để tối ưu hóa và kiểm soát chiều dài net hoặc cặp vi sai bằng cách cho phép chèn các mẫu sóng có biên độ thay đổi (accordion) theo không gian sẵn có, các quy tắc và vật cản trong thiết kế của bạn.

► Tìm hiểu thêm về Length Tuning

Kiểm tra tính toàn vẹn tín hiệu của bo mạch đã đi dây

Tương tự như cách bạn đã kiểm tra các net trong giai đoạn capture thiết kế bằng chiều dài đi dây và trở kháng đi dây giả định, sau khi hoàn tất việc đi dây, bạn nên lặp lại quy trình này trên bo mạch để kiểm tra các khả năng không khớp trở kháng và các vấn đề phản xạ. Khởi chạy lệnh Signal Integrity từ menu Tools của PCB editor. Vì PCB là một phần của dự án, các thuộc tính vật liệu và kích thước được định nghĩa trong Layer Stack Manager cùng với chiều rộng thực tế của các route trên bo mạch sẽ được dùng để tính toán các trở kháng phục vụ cho các phép kiểm tra tính toàn vẹn tín hiệu.

Đạt được các trở kháng đã chỉ định

Ngoài quá trình tinh chỉnh kích thước lặp đi lặp lại mà bạn thực hiện để đạt được trở kháng chính xác, còn có những yếu tố khác ảnh hưởng đến trở kháng cuối cùng đạt được trên PCB đã chế tạo. Chúng bao gồm độ đồng nhất và ổn định của vật liệu điện môi được sử dụng trong PCB, cũng như độ đồng nhất và chất lượng của quá trình ăn mòn. Nếu bạn cần một PCB kiểm soát trở kháng, bạn nên trao đổi điều này với nhà sản xuất PCB của mình. Một số nhà sản xuất có thể tư vấn về hình học track nếu bạn cung cấp cho họ stackup ưu tiên của mình. Nhiều đơn vị cũng có thể thêm coupon kiểm tra trở kháng trên mỗi panel mà họ chế tạo - điều này có thể được dùng để đo các trở kháng thực tế đạt được trên bo mạch.

Tài liệu đọc thêm và tài nguyên

Bài viết này giới thiệu về chủ đề tính toàn vẹn tín hiệu và thiết kế PCB kiểm soát trở kháng. Hãy sử dụng các liên kết sau để tìm hiểu thêm và truy cập các tài nguyên được phát triển bởi các chuyên gia uy tín trong ngành.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed