Đi dây trở kháng được kiểm soát

Khi tốc độ chuyển mạch của linh kiện ngày càng tăng, đi dây có kiểm soát trở kháng đã trở thành chủ đề được các kỹ sư thiết kế mạch số đặc biệt quan tâm. Trang này giới thiệu cách sử dụng bộ máy phân tích tính toàn vẹn tín hiệu để phối hợp trở kháng linh kiện và các khả năng đi dây có kiểm soát trở kháng trong trình biên tập PCB.

Trong giới kỹ thuật có một câu nói: chỉ có hai kiểu kỹ sư điện tử làm thiết kế mạch số — những người đã gặp vấn đề về tính toàn vẹn tín hiệu và những người rồi sẽ gặp. Cách đây không lâu, tính toàn vẹn tín hiệu vẫn là một thuật ngữ dành cho chuyên gia, và bạn chỉ cần quan tâm đến nó trong các thiết kế tốc độ cao. Tuy nhiên, tốc độ chuyển mạch của linh kiện trong những thiết kế tốc độ cao ấy không còn là điều đặc biệt nữa; chúng đang nhanh chóng trở thành tiêu chuẩn thông thường. Khi công nghệ mạch tích hợp ngày càng phát triển và kích thước transistor thu nhỏ lại, tốc độ chuyển mạch của chúng tăng lên. Chính tốc độ chuyển mạch này ảnh hưởng đến tính toàn vẹn của tín hiệu số.

May mắn thay, có thể tránh được nhiều vấn đề tiềm ẩn về tính toàn vẹn tín hiệu bằng cách tuân thủ các nguyên tắc thiết kế tốt và triển khai thiết kế dưới dạng bo mạch có kiểm soát trở kháng. Để làm được điều này, công cụ thiết kế cần có những khả năng cụ thể: bạn cần các công cụ phân tích để phát hiện những net có nguy cơ bị dao động tắt dần và phản xạ, cùng các công cụ thiết kế bo mạch cho phép đạt được trở kháng đường mạch phù hợp. Trình biên tập PCB trong Altium Designer có những khả năng này.

Trang này sẽ giúp bạn hiểu nguyên nhân gây ra các vấn đề về tính toàn vẹn tín hiệu và liệu bo mạch của bạn có khả năng gặp phải chúng hay không. Trang cũng sẽ thảo luận về hai phương pháp thiết kế bạn phải áp dụng để giảm thiểu các vấn đề tiềm ẩn về tính toàn vẹn tín hiệu (SI): phối hợp trở kháng linh kiện và đi dây có kiểm soát trở kháng.

Khi đường mạch trở thành một phần của mạch điện

Khi tốc độ chuyển mạch của linh kiện tăng lên, các yêu cầu đối với người thiết kế và nhà sản xuất bo mạch in cũng tăng theo. Khi chiều dài không gian của sườn chuyển mạch tín hiệu ngắn hơn chiều dài đường mạch PCB mang tín hiệu đó, đường mạch phải được xem là một phần của mạch điện. Đường mạch đó có một trở kháng, được gọi là characteristic impedance (Zo).

Cách tốt nhất để kiểm soát tác động của các phần tử mạch bổ sung này là thiết kế đường mạch sao cho trở kháng đặc trưng không đổi trên toàn bộ chiều dài — một kỹ thuật được gọi là controlled impedance routing.

Trở kháng của đường mạch được xác định bởi:

• Cross-sectional area of the trace - được xác định từ độ rộng, chiều cao (độ dày lớp đồng) và độ dốc của các cạnh đường mạch hình thành trong quá trình ăn mòn.
• Distance from the trace to the reference plane(s) - đường hồi của năng lượng tín hiệu cũng quan trọng như đường truyền tín hiệu. Đường hồi này chạy theo đường truyền tín hiệu trên các mặt phẳng tham chiếu liền kề.
• Properties of the surrounding materials - năng lượng tín hiệu không chỉ nằm trong phần đồng của đường mạch; do hiệu ứng bề mặt, năng lượng còn truyền dọc theo vật liệu điện môi bao quanh đường mạch. Độ điện thẩm của vật liệu điện môi cho biết mức độ ảnh hưởng của điện môi đến dòng năng lượng đó.

   
Công cụ tính trở kháng Simbeor tính toán độ rộng cần thiết để đạt được trở kháng đã chỉ định.

Tôi có cần đi dây có kiểm soát trở kháng không?

Có thể bạn đang tự hỏi: tôi có cần bận tâm đến việc đi dây có kiểm soát trở kháng không?

Trong điều kiện lý tưởng, toàn bộ năng lượng đi ra từ chân đầu ra của linh kiện sẽ được ghép vào đường mạch kết nối trên PCB, truyền qua các đường mạch PCB đến chân đầu vào của tải ở đầu bên kia và được tải đó hấp thụ. Nếu tải không hấp thụ hết năng lượng, phần năng lượng còn lại có thể bị phản xạ trở lại đường mạch PCB và truyền về chân đầu ra của nguồn. Năng lượng phản xạ này có thể tương tác với tín hiệu ban đầu, cộng vào hoặc trừ khỏi tín hiệu đó (tùy thuộc vào cực tính của năng lượng), gây ra dao động tắt dần. Nếu dao động này đủ lớn, nó sẽ ảnh hưởng đến tính toàn vẹn của tín hiệu, khiến mạch hoạt động sai và không thể dự đoán.

Vậy làm thế nào để biết điều này có thể xảy ra hay không? Nếu chân nguồn có thể hoàn tất quá trình chuyển sườn trước khi tín hiệu đến chân tải, thì thiết kế của bạn có thể bị ảnh hưởng bởi năng lượng phản xạ. Một quy tắc kinh nghiệm thường được dùng để xác định khả năng xảy ra vấn đề SI là quy tắc “1/3 thời gian sườn lên”. Quy tắc này nêu rằng nếu thời gian truyền trên đường mạch dài hơn 1/3 thời gian sườn lên, phản xạ (dao động tắt dần) có thể xảy ra. Nếu chân nguồn có thời gian sườn lên là 1 ns, một đường mạch có thời gian truyền dài hơn 0,33 ns (tương đương khoảng 2 inch trên FR4) phải được xem là đường truyền và có nguy cơ gặp vấn đề về tính toàn vẹn tín hiệu. Nếu linh kiện của bạn có thời gian sườn lên như vậy và bạn biết thiết kế sẽ có các đường mạch với chiều dài ở mức này, thì PCB có thể gặp vấn đề về tính toàn vẹn tín hiệu.

Làm thế nào để kiểm soát trở kháng?

Làm thế nào để tránh tình trạng năng lượng bị phản xạ qua lại giữa nguồn và tải? Bạn có thể tránh điều đó bằng cách phối hợp trở kháng. Phối hợp trở kháng đảm bảo toàn bộ năng lượng được ghép từ nguồn vào đường mạch, rồi từ đường mạch vào tải. Việc đi dây bo mạch có xét đến trở kháng được gọi là đi dây có kiểm soát trở kháng; nói cách khác, một bo mạch có các trở kháng được kiểm soát được gọi là PCB có kiểm soát trở kháng.

Có hai yếu tố riêng biệt để đạt được sự phối hợp trở kháng: thứ nhất là phối hợp trở kháng các linh kiện; thứ hai là đi dây bo mạch sao cho đạt được trở kháng yêu cầu.

Phối hợp trở kháng linh kiện

Bạn không thể tạo ra một PCB có kiểm soát trở kháng chỉ bằng việc đi dây. Trước tiên, bạn phải kiểm tra và, nếu cần, phối hợp trở kháng của các linh kiện.

Lý tưởng nhất là phát hiện những net có nguy cơ gặp vấn đề về tính toàn vẹn tín hiệu ngay trong giai đoạn nhập thiết kế để có thể bổ sung các linh kiện kết cuối cần thiết trước khi bắt đầu quá trình thiết kế bo mạch. Vì các chân đầu ra có trở kháng thấp và các chân đầu vào có trở kháng cao, nhiều khả năng bạn sẽ cần thêm linh kiện kết cuối vào thiết kế để đạt được sự phối hợp trở kháng.

Bạn có thể phân tích tính toàn vẹn tín hiệu của thiết kế ngay ở giai đoạn nhập sơ đồ nguyên lý. Khi bạn chạy lệnh Tools » Signal Integrity, hộp thoại Errors or Warnings thường sẽ xuất hiện, cho biết chưa phải tất cả linh kiện đều được gán mô hình tính toàn vẹn tín hiệu. Bộ máy phân tích tính toàn vẹn tín hiệu sẽ tự động chọn các mô hình mặc định dựa trên ký hiệu định danh linh kiện; nhấp vào Continue để sử dụng các mô hình mặc định hoặc Model Assignments để xem xét và thay đổi mô hình. Bạn có thể truy cập hộp thoại Signal Integrity Model Assignments bất cứ lúc nào thông qua nút Model Assignments trong bảng Signal Integrity.

Phân tích thiết kế

Khi chạy lệnh Tools » Signal Integrity, thiết kế sẽ được phân tích và mọi net có nguy cơ gặp vấn đề sẽ được xác định trong bảng Signal Integrity, như minh họa bên dưới.

Kiểm tra thiết kế để phát hiện các vấn đề tiềm ẩn về tính toàn vẹn tín hiệu trong quá trình nhập thiết kế.

Từ bảng này, bạn có thể thực hiện phân tích phản xạ trên một hoặc nhiều net được chọn. Bên trái là kết quả phân tích cho tất cả các net trong thiết kế. Chọn một net và nhấp vào nút  (hoặc nhấp đúp vào tên net) để chuyển net đó sang trường Net ở bên phải bảng, nơi bạn có thể phân tích chi tiết net đó, bao gồm:

• Kiểm tra các chân trong net đó; bạn có thể nhấp một lần để dò chéo đến chân tương ứng trên sơ đồ nguyên lý hoặc nhấp đúp để kiểm tra và cấu hình mô hình được gán cho chân đó.
• Bật một hoặc nhiều tùy chọn kết cuối lý thuyết cho net đó.
• Thực hiện phân tích phản xạ trên net, tạo ra một tập hợp các dạng sóng thể hiện đặc tính tín hiệu tại từng chân trong net.

Bảng này cho phép bạn thử nghiệm các cấu hình và giá trị kết cuối khả dĩ. Lưu ý rằng vùng Termination của bảng Signal Integrity trong hình trên đã bật tùy chọn Serial Res. Phần bảng bên dưới hiển thị một điện trở kết cuối nối tiếp. Đây là nơi bạn xác định các giá trị điện trở kết cuối nối tiếp lý thuyết nhỏ nhất và lớn nhất sẽ được dùng cho phân tích phản xạ (bỏ chọn ô Suggest để nhập các giá trị riêng của bạn).

Khám phá kết quả

Khi nhấp vào nút Reflection Waveforms, một phép phân tích phản xạ chính xác sẽ được thực hiện trên net đó, với kết quả được trình bày trong cửa sổ dạng sóng mới (*.SDF).

Cửa sổ dạng sóng sẽ bao gồm:

• Một biểu đồ cho mỗi net được phân tích; nhấp vào các tab ở cuối cửa sổ để chuyển giữa các biểu đồ.
• Mỗi biểu đồ sẽ bao gồm một đồ thị cho từng chân trong net đó, thể hiện đặc tính tín hiệu tại chân tương ứng.

Các hình bên dưới hiển thị hai đồ thị kết quả tại chân đầu vào của net được chọn trong hình bảng trước đó. Đồ thị đầu tiên thể hiện chân đầu vào của net không có kết cuối; đồ thị thứ hai hiển thị sáu lượt quét, gồm một lượt cho net ban đầu không có kết cuối và năm lượt có thêm điện trở kết cuối nối tiếp lý thuyết tại chân nguồn phát.

Năm lượt phân tích phản xạ đã được thực hiện (giá trị tùy chọn Sweep Steps = 5), với điện trở kết cuối lý thuyết tăng từng bước từ Min = 20 ohm đến Max = 60 ohm. Năm lượt phân tích (lượt đầu ở 20 ohm, lượt cuối ở 60 ohm) được liệt kê ở phía bên phải đồ thị. Nhấp vào từng nhãn sẽ làm nổi bật kết quả tương ứng và hiển thị giá trị điện trở kết cuối lý thuyết ở góc dưới bên phải. Với net này, điện trở kết cuối nối tiếp 40 ohm sẽ tạo ra đồ thị được chọn trong hình bên phải.

Đồ thị bên trái thể hiện phân tích phản xạ của một net có nguy cơ gặp vấn đề về tính toàn vẹn tín hiệu; đồ thị bên phải là cùng net đó nhưng được bổ sung điện trở kết cuối nối tiếp lý thuyết khoảng 40 ohm.

Những yếu tố nào quyết định trở kháng đường mạch?

Phần thứ hai để tạo ra một PCB có trở kháng được kiểm soát là đi dây trên bo mạch sao cho các đường mạch có trở kháng xác định. Có nhiều yếu tố ảnh hưởng đến trở kháng của đường tín hiệu, bao gồm kích thước đường mạch và đặc tính của vật liệu dùng để chế tạo PCB.

Trình biên tập PCB tích hợp công cụ điện từ phân tích tính toàn vẹn tín hiệu Simbeor® của Simberian. Độ chính xác của mô hình Simbeor được kiểm chứng bằng các thuật toán tiên tiến để phân tích toàn sóng 3D, đối sánh chuẩn và kiểm chứng thực nghiệm. Công cụ Simbeor hỗ trợ tất cả các cấu trúc và vật liệu bo mạch hiện đại.

Phiên bản Simbeor

Simbeor SFS

Trở kháng được tính toán bằng Simbeor SFS, một bộ giải trường gần tĩnh. Simbeor SFS là bộ giải trường 2D gần tĩnh tiên tiến dựa trên phương pháp mômen, đã được kiểm chứng thông qua kiểm tra hội tụ, so sánh và đo lường. Bộ giải chia lưới các biên điện môi và vật dẫn, sau đó giải các phương trình tương ứng để xây dựng các ma trận RLGC phụ thuộc tần số cho các phương trình đường dây truyền tải.

Simbeor SFS không phải là bộ giải toàn sóng vì điều này không cần thiết để đánh giá trở kháng, độ trễ hoặc độ suy hao trong các liên kết PCB, do sóng lan truyền trong đó có bản chất gần TEM. Những sóng này có thể được mô phỏng chính xác bằng các tham số RLGC trích xuất từ bộ giải trường 2D gần tĩnh.

Một đặc tính độc đáo của bộ giải Simbeor SFS là hỗ trợ các mô hình độ nhám của vật dẫn. Lưu ý rằng bộ giải không hỗ trợ mô hình vật dẫn nhiều lớp (lớp mạ), và độ nhám được áp dụng chung cho tất cả các vật dẫn. Bộ giải là gần tĩnh vì nghiệm không bao gồm hiện tượng tán sắc tần số cao xảy ra trong các đường vi dải (trường tập trung nhiều hơn trong điện môi có hằng số điện môi cao hơn ở tần số cao).

► Tìm hiểu thêm về công nghệ điện từ phân tích tính toàn vẹn tín hiệu của Simberian

Các cấu trúc PCB được hỗ trợ

Có thể tính toán trở kháng cho các cấu trúc PCB sau:

• Đường vi dải
• Đường dải đối xứng
• Đường dải bất đối xứng
• Cấu trúc đồng phẳng đơn và vi sai
• Nhiều lớp điện môi liền kề có đặc tính điện môi khác nhau.

Cấu hình PCB để đi dây có kiểm soát trở kháng

Đi dây có kiểm soát trở kháng là việc cấu hình kích thước đường mạch và đặc tính vật liệu của bo mạch để đạt được một giá trị trở kháng cụ thể. Việc này được thực hiện trong Layer Stack Manager của trình biên tập PCB. Để mở Layer Stack Manager,, chọn Design » Layer Stack Manager từ các menu chính. Layer Stack Manager mở trong trình biên tập tài liệu giống như trang sơ đồ nguyên lý, PCB và các loại tài liệu khác.

Độ rộng đường mạch cần thiết để đạt được trở kháng cụ thể được tính toán trong cấu hình trở kháng, được thiết lập trên tab Impedance của Layer Stack Manager.

Dựa trên:

• Các giá trị Target Impedance, Target Tolerance và Roughness mà bạn thiết lập trên tab Impedance, và
• các thiết lập vật liệu được xác định trên tab Stackup, bao gồm:
  • độ dày của lớp tín hiệu,
  • độ dày của các lớp điện môi xung quanh (khoảng cách đến các mặt phẳng tham chiếu), và 
  • các đặc tính của vật liệu điện môi (hằng số điện môi Dk và hệ số tổn hao Df).

Khi các thông số này được thiết lập chính xác, công cụ tính trở kháng có đủ thông tin để tính toán các giá trị sau:

• Độ rộng đường mạch
• Trở kháng tính toán (Z)
• Trở kháng chế độ chung (Zcomm)
• Độ lệch trở kháng (Z Deviation)
• Độ trễ lan truyền (Tp)
• Điện cảm trên một đơn vị chiều dài (p.u.l.)
• Điện dung trên một đơn vị chiều dài (p.u.l.)

Các giá trị tính toán được hiển thị trong phần Transmission Line của bảng Properties khi tab Impedance được chọn trong Layer Stack Manager, như minh họa bên dưới.

Một cấu hình trở kháng 50Ω được xác định cho các net đơn được đi dây trên lớp trên cùng. Di con trỏ lên hình ảnh để hiển thị các thiết lập của cùng cấu hình đó cho lớp L3 (hình ảnh do FEDEVEL Open Source cung cấp, www.fedevel.com).

Cấu hình cấu trúc xếp lớp

Main page: Xác định cấu trúc lớp

Các lớp đồng và điện môi dùng trong chế tạo được cấu hình trên tab Stackup của Layer Stack Manager.

• Các lớp được thêm, xóa và cấu hình trên tab này. Đối với thiết kế mạch cứng-dẻo, các lớp cũng được bật và tắt trên tab này.
• Các thuộc tính của lớp đang được chọn có thể được chỉnh sửa trực tiếp trong bảng hoặc trong bảng Properties. Nhấp vào nút  ở cuối không gian thiết kế để bật bảng này.
• Nhấp chuột phải trong bảng lớp hoặc sử dụng các lệnh Edit » Add Layer để thêm lớp. Khi thêm một lớp đồng, một lớp điện môi cũng sẽ được thêm nếu lớp liền kề hiện có cũng là lớp đồng.
• Nếu tùy chọn Stack Symmetry được bật trong phần Board của bảng Properties, các lớp sẽ được thêm theo từng cặp đối xứng qua lớp điện môi ở giữa.
• Vật liệu của lớp có thể được nhập vào ô Material đang chọn hoặc được chọn trong hộp thoại Select Material; nhấp vào nút dấu ba chấm () để mở hộp thoại.
• Có thể thêm lớp hoàn thiện bề mặt cho một lớp đồng. Sử dụng menu con Add Layer để thêm một lớp Surface Finish vào lớp đồng đang chọn, sau đó nhấp vào nút dấu ba chấm của lớp hoàn thiện bề mặt mới để chọn loại hoàn thiện.
• Có thể di chuyển lớp đang chọn lên hoặc xuống giữa các lớp cùng loại bằng menu chuột phải hoặc menu Edit.
• Vùng Board của bảng Properties có các tùy chọn để bắt buộc áp dụng Stack Symmetry và Library Compliance. Nội dung này sẽ được trình bày chi tiết hơn bên dưới.
• Vùng Board của bảng Properties hiển thị thông tin tóm tắt về cấu trúc lớp đang chọn (hoặc cấu trúc lớp con đối với thiết kế mạch cứng-dẻo có nhiều cấu trúc lớp).

Các lưu ý về cấu trúc lớp

Một yêu cầu cơ bản để kiểm soát trở kháng là phải có đường hồi tín hiệu bên dưới mỗi đường tín hiệu. Bộ máy Simbeor SI hỗ trợ cả lớp mặt phẳng lẫn lớp tín hiệu được phủ polygon. Các lớp đường hồi này cần được phân bố trong toàn bộ cấu trúc xếp lớp của bo mạch. Lý tưởng nhất là bố trí sao cho có ít nhất một lớp đường hồi liền kề với mỗi lớp tín hiệu có đường mạch được kiểm soát trở kháng. Lớp đường hồi liền kề cung cấp đường hồi tín hiệu và, vì những lý do không được đề cập ở đây, vẫn thực hiện chức năng này bất kể điện áp DC được phân phối trên mặt phẳng đó.

Dòng điện hồi chạy qua mặt phẳng sẽ có xu hướng đi theo cùng lộ trình vật lý với đường mạch trên lớp tín hiệu, vì vậy cần tránh tạo ra các điểm gián đoạn, chẳng hạn như vùng phân chia hoặc phần khoét trên lớp đường hồi nằm bên dưới bất kỳ đường tín hiệu quan trọng nào.

Ngoài việc chọn thứ tự phù hợp cho các lớp tín hiệu và lớp mặt phẳng, bạn cũng cần xác định các đặc tính vật liệu của từng lớp, bao gồm:

• Độ dày đồng
• Độ dày điện môi
• Hằng số điện môi

Các giá trị này cùng với độ rộng đường mạch đều góp phần quyết định trở kháng cuối cùng. Do đó, để đạt được trở kháng yêu cầu, cần tinh chỉnh tất cả các giá trị này. Hãy nhớ rằng các giá trị độ dày đồng và điện môi khả dụng cũng có thể bị giới hạn bởi vật liệu mà nhà sản xuất PCB của bạn cung cấp.

► Tìm hiểu thêm về các cấu trúc xếp lớp có thể sử dụng

Xác định các cấu hình trở kháng

Bộ máy Simbeor được tích hợp trong Layer Stack Manager (Design » Layer Stack Manager) của trình biên tập PCB. Để thiết lập cấu trúc lớp cho việc đi dây có kiểm soát trở kháng, hãy chuyển sang tab Layer Stack Manager's Impedance, nơi bạn có thể thêm và thiết lập cấu hình trở kháng.

Một cấu hình trở kháng 50Ω được xác định cho các net riêng lẻ được đi dây trên lớp trên cùng. Di con trỏ lên hình ảnh để hiển thị các thiết lập của cùng cấu hình đó cho lớp L3.

Các lưu ý khi tạo và thiết lập cấu hình trở kháng:

1. Trong Layer Stack Manager, chuyển sang tab Impedance, như minh họa ở trên.
2. Nhấp vào nút (hoặc nút nếu đã có cấu hình được xác định) để thêm cấu hình mới.
3. Xác định các thông số trở kháng yêu cầu Type, Target Impedance và Target Tolerance trong bảng Properties. Description là tùy chọn và sẽ được hiển thị ở mọi nơi có hiển thị tên cấu hình trở kháng.
4. Bảng lớp được chia thành 2 vùng; các lớp trong cấu trúc xếp lớp được hiển thị ở bên trái, còn với mỗi lớp tín hiệu trong cấu trúc xếp lớp, một lớp tương ứng được hiển thị trong vùng cấu hình trở kháng ở bên phải. Sử dụng ô kiểm của lớp trong vùng cấu hình để bật tính toán trở kháng cho lớp đó. Lấy hình ảnh phía trên làm ví dụ và tham chiếu đến số thứ tự lớp hiển thị ở cột ngoài cùng bên trái, các lớp L1, L3, L10 và L12 có ô kiểm được chọn, cho phép tính toán trở kháng cho các lớp này.
5. Khi bạn nhấp vào một lớp đã được bật trong vùng Profile, tất cả các lớp trong cấu trúc xếp lớp sẽ mờ đi, ngoại trừ những lớp được dùng để tính trở kháng cho lớp tín hiệu đã chọn (như hình trên). Chỉnh sửa (các) lớp tham chiếu của lớp đó trong các cột Top Ref và Bottom Ref của vùng Impedance Profile . Lưu ý rằng (các) lớp tham chiếu có thể có lớp Type thuộc loại Plane hoặc Signal. Ví dụ, trong hình trên, lớp L10 trong cấu trúc xếp lớp được bật để tính trở kháng, với Top Ref được đặt thành 9-L9, là một lớp Plane, và Bottom Ref được đặt thành 11-L11, là một lớp Signal . Phần mềm giả định rằng nếu một lớp tín hiệu được dùng làm mặt phẳng tham chiếu, thì lớp đó chứa một mặt phẳng đồng liên tục được kết nối với một net nguồn hoặc đất.
6. Bật hộp kiểm Impedance Profile cho từng lớp khác sẽ đi dây với trở kháng này và cấu hình (các) mặt phẳng tham chiếu. Di chuột lên hình trên để hiển thị cấu hình trở kháng S50 cho lớp L3.
7. Nếu chiều rộng đường mạch được tính toán là một giá trị không thể đặt gia công, bạn có thể tinh chỉnh các thiết lập chiều rộng và khe hở.

Tinh chỉnh các thiết lập chiều rộng và khe hở

Phần mềm tính Chiều rộng đường mạch từ trở kháng mục tiêu và dung sai. Chiều rộng đường mạch được tính toán thường có thể là một giá trị không thể đặt gia công, ví dụ: 0,0683 mm. Nhà sản xuất sẽ cho biết những độ dày vật liệu nào hiện có và độ chính xác về chiều rộng đường mạch mà họ có thể đạt được. Sau đó, quá trình tinh chỉnh bắt đầu từ các giá trị mong muốn rồi kiểm tra tác động đến giá trị trở kháng được tính toán khi điều chỉnh kích thước theo khả năng gia công thực tế.

Để hỗ trợ quá trình thử nghiệm và tinh chỉnh thiết lập này, các công cụ tính trở kháng hỗ trợ cả tính toán thuận và nghịch. Chế độ mặc định là tính thuận (nhập trở kháng, phần mềm tính chiều rộng). Biểu tượng  cho biết biến được tính toán.

  Trở kháng mục tiêu 50Ω cho chiều rộng (W1) tính thuận là 94,6 µm. Hình bên phải minh họa phép tính nghịch khi chiều rộng (W1) được đặt thành 95 µm.

Để đảo chiều tính toán và khảo sát các chiều rộng đường mạch khác nhau cho lớp đã chọn, nhập giá trị Width (W1) mới rồi nhấn Enter trên bàn phím. Các giá trị tính toán sẽ được cập nhật để phản ánh tác động của việc chuyển sang chiều rộng đó. Nhấp vào nút  để đưa công cụ tính trở về chế độ tính thuận. Nhập giá trị mới vào Width (W2) sẽ làm thay đổi giá trị Etch.

Để khảo sát kết quả đường truyền cặp vi sai, hãy chỉ định biến cần tính — Trace Width hoặc Trace Gap — bằng cách nhấp vào nút tương ứng. Chỉnh sửa biến còn lại để thay đổi Target Impedance, hoặc thay đổi Target Impedance để khảo sát tác động lên biến còn lại.

Hệ số ăn mòn

Các đường mạch tín hiệu trên PCB được chế tạo bằng cách ăn mòn phần đồng không mong muốn. Vì chất ăn mòn bắt đầu loại bỏ đồng từ bề mặt, phần đồng này tiếp xúc với chất ăn mòn lâu hơn. Kết quả là các cạnh của đường mạch sau khi hoàn thiện sẽ bị nghiêng, làm giảm diện tích tiết diện của đường mạch, như minh họa trong hình bên dưới.

Diện tích phần đồng ở mép đường mạch bị mất (ở cả hai mép) trong quá trình ăn mòn = X * Y

Mức độ nghiêng được biểu thị bằng Hệ số ăn mòn, trong đó:

Etch Factor = Y/X

Nếu Y = X, thì Etch Factor = 1

Tham khảo hình minh họa trong bảng điều khiển Properties:

Di chuột lên dấu ? để hiển thị công thức.

Theo định nghĩa tiêu chuẩn, Hệ số ăn mòn được biểu thị bằng tỷ số  trace thickness / amount of over-etching. Từ đó có công thức sau:

Etch Factor = T/[0.5(W1-W2)]

Nhược điểm của cách tiếp cận này là để chỉ định không có hiện tượng ăn mòn quá mức (nghĩa là các cạnh đường mạch thẳng đứng), bạn phải nhập giá trị inf (vô cùng) cho hệ số ăn mòn. Để đơn giản hóa việc chỉ định mức độ ăn mòn, công thức đã được đảo ngược để có thể nhập giá trị 0 (không) nhằm biểu thị rằng không có hiện tượng ăn mòn quá mức.

Etch = [0.5(W1-W2)]/T

Hướng lớp đồng

Một chi tiết chế tạo khác ảnh hưởng đến hệ số ăn mòn là hướng của lớp đồng. Các đường mạch PCB được tạo ra bằng cách ăn mòn phần đồng không mong muốn từ một tấm đồng liên tục được ép lên đế điện môi. Hướng lớp đồng xác định hướng mà lớp đồng nhô ra khỏi đế đó. Bạn cũng có thể hiểu đây là hướng mà từ đó lớp đồng được ăn mòn, từ phía trên hoặc phía dưới.

  Nhấp vào hộp kiểm Trace Inverted để chuyển Hướng lớp đồng từ Phía trên sang Phía dưới.

Độ nhám bề mặt vật dẫn

Bề mặt của mỗi lớp đồng trong bo mạch in đều có độ nhám nhất định. Trong quá trình chế tạo PCB, bề mặt các lớp đồng được xử lý để tăng độ nhám nhằm cải thiện độ bám dính giữa lớp đồng và lớp điện môi. Độ nhám bề mặt này trở thành yếu tố ảnh hưởng đáng kể đến trở kháng vật dẫn ở tốc độ chuyển mạch trên 10 GB/s. Qua nghiên cứu và phân tích sâu rộng, các chuyên gia trong ngành đã kết luận rằng độ nhám bề mặt có thể được mô hình hóa bằng một hệ số hiệu chỉnh độ nhám suy ra từ các giá trị Surface Roughness và Roughness Factor.

Roughness có các thiết lập trong chế độ Layer Stack Manager của bảng điều khiển Properties . Các tham số này chỉ được dùng cho các lớp dẫn điện.

Độ nhám bề mặt được đưa vào phép tính trở kháng đặc trưng.

Độ nhám:

• Model Type - mô hình ưu tiên để tính tác động của độ nhám bề mặt (tham khảo các bài viết bên dưới để biết thêm thông tin về các mô hình khác nhau). Áp dụng cho tất cả các lớp đồng trong cấu trúc xếp lớp con.

• Surface Roughness - giá trị độ nhám bề mặt (do nhà sản xuất cung cấp). Nhập giá trị từ 0 đến 10 µm, mặc định là 0,1 µm

• Roughness Factor - đặc trưng cho mức tăng tối đa dự kiến của tổn hao vật dẫn do ảnh hưởng của độ nhám. Nhập giá trị từ 1 đến 100; mặc định là 2.

Tài liệu tham khảo thêm

• Phương pháp thực tiễn để phân tích ảnh hưởng của độ nhám dây dẫn đến suy hao tín hiệu và độ tán sắc trong các liên kết: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Phương pháp tiếp cận thống nhất để mô hình hóa độ nhám bề mặt dây dẫn trong liên kết: Y. Shlepnev, Hội nghị IEEE lần thứ 26 năm 2017 về Hiệu năng điện của đóng gói và hệ thống điện tử (EPEPS2017)

Hỗ trợ cấu trúc đường truyền đồng phẳng

Bộ tính toán trở kháng trong Layer Stack Manager hỗ trợ các cấu trúc đồng phẳng đơn và vi sai. Tạo một cấu hình trở kháng mới, sau đó chọn Single-Coplanar hoặc Differential-Coplanar từ danh sách thả xuống Type của Cấu hình trở kháng.

Làm việc với cấu trúc đồng phẳng:

• Tương tự như với trở kháng đơn và vi sai tiêu chuẩn, giá trị của từng biến được tự động tính toán dựa trên Target Impedance và Target Tolerance do người dùng xác định cùng các đặc tính vật lý của các lớp bo mạch. Bạn có thể điều chỉnh các giá trị được tính tự động này bằng cách nhập giá trị mới vào các ô chỉnh sửa trong chế độ Layer Stack Manager của bảng Properties.
• Để áp dụng cấu trúc đồng phẳng cho các net tín hiệu cần đi dây, hãy cấu hình quy tắc thiết kế Độ rộng đường dây (hoặc Đi dây cặp vi sai), bật tùy chọn Use Impedance Profile và chọn Cấu hình trở kháng đồng phẳng cần dùng.
• Cấu trúc đồng phẳng yêu cầu có mặt phẳng tham chiếu ở cả hai bên đường tín hiệu; bạn có thể tạo mặt phẳng này bằng cách đặt một vùng đa giác hoặc, nếu có thêm via khâu, bằng lệnh Add Shielding to Net (xem thêm thông tin bên dưới). Nếu bạn đặt một vùng đa giác, khoảng cách giữa vùng đa giác này và đường tín hiệu được xác định bởi giá trị Clearance (S) do bộ tính toán trở kháng Simbeor tính toán (hiển thị trong bảng Properties, như trong các hình bên trên và bên dưới). Cấu hình quy tắc thiết kế Khoảng hở để kiểm soát khoảng hở giữa vùng đa giác tham chiếu và đường tín hiệu (xem hình).
• Khi cấu trúc đồng phẳng được nối đất, thông thường người ta bố trí một hàng rào via dọc theo mỗi bên của đường mạch tín hiệu. Sử dụng lệnh Tools » Via Stitching/Shielding » Add Shielding to Net trong trình biên tập PCB để thực hiện việc này. Ngoài việc đặt via, khi bật tùy chọn Add shielding copper, lệnh này còn có thể đặt một vùng đa giác bao quanh đường tín hiệu để phủ lên hàng rào via, như minh họa trong hình phía dưới bên phải.
  ► Tìm hiểu thêm về Che chắn bằng via

  Bộ tính toán trở kháng xác định các đặc tính tín hiệu và khoảng hở (hình đầu tiên); hãy sử dụng khoảng hở đó cho thiết lập Khoảng cách của tính năng che chắn bằng via.

Chọn vật liệu lớp

Trong thiết kế có kiểm soát trở kháng, việc lựa chọn vật liệu dùng trong cấu trúc xếp lớp là rất quan trọng.

Ví dụ, vật liệu phổ biến nhất để chế tạo PCB là nhựa epoxy gia cường sợi thủy tinh, với lá đồng được liên kết lên cả hai mặt. Độ chặt của kiểu dệt vải sợi thủy tinh ảnh hưởng đến giá trị và tính đồng nhất của hằng số điện môi Dk (độ điện thẩm) và hệ số tổn hao Df. Bao quanh vải sợi thủy tinh dệt là nhựa — tỷ lệ nhựa được sử dụng cũng có vai trò quan trọng đối với hiệu năng của vật liệu.

Có rất nhiều kiểu dệt sợi thủy tinh khác nhau. Để góp phần bảo đảm khả năng dự đoán và hiệu năng của vật liệu nền sợi thủy tinh dùng trong chế tạo PCB, IPC đã ban hành một tiêu chuẩn về kiểu dệt:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Thư viện vật liệu

Là người thiết kế, bạn có thể chỉnh sửa trực tiếp các đặc tính vật liệu trong Layer Stack Manager hoặc chọn vật liệu từ Altium Material Library.

Bạn có thể xem toàn bộ thư viện (và bổ sung vào thư viện) trong hộp thoại Thư viện vật liệu Altium (Tools » Material Library).

Các vật liệu được sắp xếp thành các nhóm theo mục đích sử dụng, có thể truy cập qua cấu trúc cây ở bên trái hộp thoại. Bên dưới cấp này, mỗi nhóm mục đích sử dụng được chia thành các nhóm chức năng, chẳng hạn như Conductive layer material, Dielectric layer material, và Surface Layer Material itrong nhóm PCB layer material.

Thêm, lưu và tải vật liệu

Bạn có thể thêm vật liệu mới vào thư viện khi chọn một nhóm vật liệu cụ thể trong cây. Có thể tải các vật liệu được định nghĩa trong thư viện vật liệu bên ngoài (nút Load), đồng thời lưu vật liệu do người dùng xác định đã được thêm trong hộp thoại Altium Material Library vào thư viện người dùng (nút Save). Chỉ vật liệu do người dùng xác định mới được lưu.

Thêm thuộc tính tùy chỉnh cho vật liệu

Bạn có thể thêm thuộc tính tùy chỉnh cho các vật liệu có trong thư viện (vật liệu mặc định và vật liệu do người dùng xác định). Để thêm thuộc tính tùy chỉnh, trước tiên hãy chọn đúng nút trong cây bên trái để xác định vật liệu sẽ được thêm thuộc tính, sau đó nhấp vào nút  để mở hộp thoại Material Library Settings.

Sau đó, bạn có thể thêm giá trị cần thiết cho vật liệu đã chọn trong hộp thoại Altium Material Library; chọn hàng rồi nhấp vào nút Edit.

Bảng Thuộc tính

Khi tab Impedance của tài liệu Cấu trúc lớp đang hoạt động, bảng Properties cho phép bạn cấu hình các yêu cầu của Cấu hình trở kháng. Sau đó, bạn có thể chọn Cấu hình trở kháng cần dùng trong các quy tắc thiết kế Độ rộng đường dây hoặc Đi dây cặp vi sai.

• Impedance Profile
  • Description – nhập mô tả có ý nghĩa. Trường này là tùy chọn và sẽ được hiển thị ở mọi nơi có hiển thị tên Cấu hình trở kháng.
  • Type – sử dụng danh sách thả xuống để chọn loại trở kháng. Các lựa chọn gồm Single, Differential, Single-Coplanar và Differential-Coplanar.

• Target Impedance – nhập giá trị trở kháng bạn muốn đạt được.
• Target Tolerance – nhập dung sai bạn muốn đạt được. Bạn nên trao đổi với nhà sản xuất để xác định giá trị dung sai thực tế mà họ có thể đáp ứng.
• Transmission Line
  • Trace inverted – bật tùy chọn này để đảo hướng đường mạch, như minh họa trong bảng Properties. Tùy chọn này giống với tùy chọn Copper Orientation hiển thị khi tab Stackup đang hoạt động và xác định hướng ép lớp đồng lên lõi. Hướng đồng xác định hướng lớp đồng nhô ra khỏi lớp nền đó. Bạn cũng có thể hiểu đây là hướng khắc đồng, từ phía trên hoặc phía dưới.
  • Etch – hệ số khắc là = T/[(W1-W2)/2], làm giảm tổng diện tích tiết diện của đường mạch một lượng bằng bình phương độ dày lớp đồng. Hãy tham khảo nhà sản xuất bo mạch để biết thông tin về Etch do quy trình của họ tạo ra.

• Width (W1) / (W2) – W1 là chiều rộng của đường mạch bạn đi dây, W2 là chiều rộng bề mặt trên của đường mạch đó sau khi khắc, có áp dụng hệ số Etch. Có sẵn tính năng tính toán thuận/nghịch cho chiều rộng đường mạch. Theo mặc định, chiều rộng được tính dựa trên Target Impedance bạn đã nhập (tính toán thuận). Chiều rộng này có thể là một giá trị mà nhà sản xuất không thể đáp ứng, chẳng hạn như 5.978, và họ sẽ muốn một giá trị hợp lý hơn, chẳng hạn như 6.0. Bạn có thể nhập 6.0 vào trường Width rồi nhấn Enter trên bàn phím để tính lại các giá trị đã tính (Impedance, Deviation, v.v.). Nút chuyển sang màu xám (bị vô hiệu hóa) và lúc này bạn đang ở chế độ tính toán nghịch. Nếu bạn nhấp vào nút để kích hoạt lại, bạn sẽ trở về chế độ tính toán thuận và Width (W1) sẽ trở lại giá trị đã tính. Tính năng này cho phép bạn khảo sát các phương án chiều rộng thực tế có thể chế tạo được. Việc nhập thủ công giá trị W2 sẽ cập nhật hệ số khắc cho phù hợp.
• Impedance – phần mềm tính toán trở kháng dựa trên đặc tính của các vật liệu dùng để chế tạo bo mạch (đồng, lõi và prepreg) cùng diện tích tiết diện của đường mạch (được xác định bởi chiều rộng, độ dày và hệ số khắc của đường mạch).
• Deviation – đây là thước đo chênh lệch giữa giá trị bạn mong muốn (trở kháng mục tiêu) và giá trị bạn nhận được (trở kháng tính toán). Phần mềm tính toán độ lệch trở kháng (giá trị thực tế bạn sẽ nhận được dựa trên vật liệu và kích thước đã nhập) dựa trên đặc tính của các vật liệu dùng để chế tạo bo mạch (đồng, lõi và prepreg) cùng diện tích tiết diện của đường mạch (được xác định bởi chiều rộng, độ dày và hệ số khắc của đường mạch).
• Delay – đây là khoảng thời gian tín hiệu truyền từ bên phát đến bên thu.
• Inductance – công cụ tính trở kháng sử dụng giá trị Impedance để tính điện cảm trên một đơn vị chiều dài.
• Capacitance – công cụ tính trở kháng sử dụng giá trị Impedance để tính điện dung trên một đơn vị chiều dài.

• Board
  • Stack Symmetry – bật để thêm các lớp theo từng cặp đối xứng qua lớp điện môi ở giữa. Khi bật, cấu trúc xếp lớp sẽ được kiểm tra ngay tính đối xứng qua lớp điện môi trung tâm. Nếu bất kỳ cặp lớp nào cách đều lớp điện môi tham chiếu trung tâm không giống nhau, hộp thoại Cấu trúc xếp lớp không đối xứng sẽ mở ra.
  • Library Compliance – khi bật, đối với mỗi lớp đã được chọn từ Thư viện vật liệu, các thuộc tính hiện tại của lớp sẽ được đối chiếu với các giá trị trong định nghĩa vật liệu đó trong thư viện.

• Substack – thông tin này dành cho cấu trúc xếp lớp con đang được chọn (các lớp, điện môi, độ dày, v.v.). Khi bạn chuyển từ cấu trúc xếp lớp con này sang cấu trúc xếp lớp con khác, thông tin này sẽ cập nhật tương ứng (cho cấu trúc xếp lớp con đang được chọn).

• Stack Name – nhập tên có ý nghĩa cho cấu trúc xếp lớp con. Trường này hữu ích khi gán cấu trúc xếp lớp con cho vùng xếp lớp X/Y.
• Is Flex – bật nếu cấu trúc xếp lớp con là loại mềm.
• Layers – tổng số lớp.
• Dielectrics – tổng số lớp điện môi.
• Conductive Thickness – độ dày của (các) lớp dẫn điện. Các lớp tín hiệu bằng đồng được gọi là lớp dẫn điện.
• Dielectric Thickness – độ dày của (các) lớp điện môi.
• Total Thickness – tổng độ dày của bo mạch.

• Other
• Roughness – hiển thị độ nhám của các lớp dẫn điện.
  • Model Type – mô hình ưu tiên để tính toán ảnh hưởng của độ nhám bề mặt (tham khảo các bài viết bên dưới để biết thêm thông tin về các mô hình khác nhau). Áp dụng cho tất cả các lớp đồng trong cấu trúc xếp lớp (có phải nên là cấu trúc xếp lớp con không?).
  • Surface Roughness – giá trị độ nhám bề mặt (do nhà sản xuất cung cấp). Nhập giá trị từ 0 đến 10µm, mặc định là 0.1µm
  • Roughness Factor – đặc trưng cho mức tăng tối đa dự kiến của tổn hao trong vật dẫn do ảnh hưởng của độ nhám. Nhập giá trị từ 1 đến 100; mặc định là 2.

Cấu hình các quy tắc thiết kế

Trở kháng đường mạch được xác định bởi chiều rộng, độ dày của đường mạch và đặc tính của các vật liệu điện môi xung quanh. Dựa trên các đặc tính vật liệu được xác định trong Layer Stack Manager, chiều rộng đi dây cần thiết được tính toán khi mỗi cấu hình trở kháng được tạo. Tùy thuộc vào đặc tính vật liệu, chiều rộng có thể thay đổi khi lớp đi dây thay đổi. Yêu cầu thay đổi chiều rộng khi bạn chuyển lớp đi dây được quản lý tự động bởi quy tắc thiết kế đi dây tương ứng được cấu hình trong Trình chỉnh sửa quy tắc và ràng buộc PCB (Design » Rules).

Đối với hầu hết các thiết kế bo mạch, một nhóm net cụ thể sẽ được đi dây với trở kháng được kiểm soát. Cách làm phổ biến là tạo một lớp net hoặc lớp cặp vi sai bao gồm các net này, sau đó tạo quy tắc đi dây áp dụng cho lớp đó, như minh họa trong các hình bên dưới.

Thông thường, bạn xác định thủ công Min, Max và Preferred Widths, trong phần thiết lập ràng buộc phía trên để áp dụng cho tất cả các lớp hoặc riêng cho từng lớp trong bảng lớp. Để đi dây có kiểm soát trở kháng, thay vào đó, bạn bật tùy chọn Use Impedance Profile, rồi chọn cấu hình trở kháng cần dùng từ danh sách thả xuống. Khi thực hiện thao tác này, vùng Constraints của quy tắc sẽ thay đổi. Điều đầu tiên bạn sẽ nhận thấy là vùng các lớp khả dụng không còn hiển thị tất cả các lớp tín hiệu trên bo mạch nữa. Giờ đây, vùng này chỉ hiển thị các lớp được bật trong cấu hình trở kháng đã chọn. Các giá trị Preferred Width (và khoảng cách cặp vi sai) sẽ được cập nhật để phản ánh chiều rộng (và khoảng cách) được tính cho từng lớp. Không thể chỉnh sửa các giá trị ưu tiên này, nhưng có thể chỉnh sửa các giá trị Min và Max . Hãy đặt chúng thành các giá trị nhỏ hơn/lớn hơn phù hợp. Sau đó, bạn có thể đi dây tương tác cho các net theo cách thông thường.

Quy tắc thiết kế độ rộng đi dây

Đối với các net đơn, độ rộng đi dây được xác định bởi quy tắc thiết kế Độ rộng đi dây.

Khi bạn chọn Sử dụng cấu hình trở kháng, các lớp khả dụng và Độ rộng ưu tiên sẽ do cấu hình đã chọn chi phối.

Quy tắc thiết kế đi dây cặp vi sai

Việc đi dây các cặp vi sai được chi phối bởi quy tắc thiết kế Đi dây cặp vi sai.

Đối với một cặp vi sai, các lớp khả dụng, Độ rộng ưu tiên và Khoảng cách ưu tiên sẽ do cấu hình đã chọn chi phối.

► Tìm hiểu thêm về Đi dây cặp vi sai

Quy tắc thiết kế đường hồi dòng

Các đoạn đứt hoặc thắt hẹp trên đường hồi dòng có thể được phát hiện bằng quy tắc thiết kế Đường hồi dòng. Quy tắc thiết kế Đường hồi dòng kiểm tra tính liên tục của đường hồi dòng tín hiệu trên các lớp tham chiếu được chỉ định phía trên hoặc phía dưới các tín hiệu mà quy tắc áp dụng. Đường hồi dòng có thể được tạo từ các vùng đồng đặc, vùng và vùng đổ đồng đa giác được đặt trên lớp tín hiệu tham chiếu hoặc lớp mặt phẳng đồng.

Các lớp đường hồi dòng là các lớp tham chiếu được xác định trong Impedance Profile được chọn trong quy tắc thiết kế Return Path. Các lớp này được kiểm tra để đảm bảo có Minimum Gap (độ rộng mở rộng ra ngoài mép đường tín hiệu) được chỉ định dọc theo đường đi của tín hiệu. Thêm quy tắc thiết kế Return Path mới trong nhóm quy tắc High Speed.

Các lớp đường hồi dòng được xác định trong Impedance Profile đã chọn, còn độ rộng đường hồi dòng (mở rộng ra ngoài mép đường tín hiệu) được xác định bởi Minimum Gap.

Hình dưới đây cho thấy các lỗi đường hồi dòng được phát hiện đối với tín hiệu, NetXvới thiết lập Minimum Gap là 0.1mm. Bạn có thể dễ dàng xác định vị trí lỗi Đường hồi dòng hơn bằng cách cấu hình DRC Violation Display Style để hiển thị Chi tiết vi phạm nhưng không hiển thị Lớp phủ vi phạm ( xem hình) trong hộp thoại Preferences. Thao tác này làm nổi bật chính xác các vị trí không đáp ứng quy tắc thay vì toàn bộ các đối tượng vi phạm. 

► Tìm hiểu thêm về Thiết kế tốc độ cao trong Altium Designer

Đi dây các net với trở kháng yêu cầu

Khi bạn đi dây trên bo mạch và chuyển lớp, phần mềm sẽ tự động điều chỉnh độ rộng đường mạch đến kích thước cần thiết để đạt được trở kháng chỉ định. Tính năng đi dây tương tác có kiểm soát trở kháng này giúp đơn giản hóa đáng kể việc thiết kế PCB có kiểm soát trở kháng.

Tinh chỉnh chiều dài đường đi dây

Hai trong số những thách thức cốt lõi khi đi dây cho thiết kế tốc độ cao là kiểm soát trở kháng của đường đi dây và cân bằng chiều dài các net quan trọng. Đi dây có kiểm soát trở kháng đảm bảo tín hiệu rời khỏi chân đầu ra được các chân đầu vào đích tiếp nhận chính xác. Cân bằng chiều dài đường đi dây đảm bảo các tín hiệu có yêu cầu nghiêm ngặt về thời gian đến các chân đích cùng lúc. Việc tinh chỉnh và cân bằng chiều dài đường đi dây cũng là một yếu tố thiết yếu trong đi dây cặp vi sai.

Các đoạn uốn lượn đã được thêm vào đường đi dây để đảm bảo các cặp vi sai có chiều dài bằng nhau.

Các lệnh Interactive Length Tuning và Interactive Diff Pair Length Tuning (menu Route) cung cấp phương thức linh hoạt để tối ưu hóa và kiểm soát chiều dài net hoặc cặp vi sai bằng cách cho phép chèn các đoạn uốn lượn có biên độ thay đổi tùy theo không gian khả dụng, các quy tắc và vật cản trong thiết kế.

► Tìm hiểu thêm về Tinh chỉnh chiều dài

Kiểm tra tính toàn vẹn tín hiệu của bo mạch đã đi dây

Tương tự như khi bạn kiểm tra các net trong quá trình nhập thiết kế bằng chiều dài và trở kháng đi dây giả định, sau khi hoàn tất đi dây, bạn nên lặp lại quy trình này trên bo mạch để kiểm tra các vấn đề tiềm ẩn về không phối hợp trở kháng và phản xạ tín hiệu. Khởi chạy lệnh Signal Integrity từ menu Tools của trình biên tập PCB. Vì PCB là một phần của dự án, các thuộc tính vật liệu và kích thước được xác định trong Layer Stack Manager cùng độ rộng thực tế của các đường đi dây trên bo mạch sẽ được dùng để tính toán trở kháng cho các phép kiểm tra tính toàn vẹn tín hiệu.

Đạt được trở kháng chỉ định

Ngoài quá trình tinh chỉnh kích thước lặp đi lặp lại để đạt trở kháng chính xác, còn có những yếu tố khác ảnh hưởng đến trở kháng cuối cùng đạt được trên PCB sau khi chế tạo. Những yếu tố này bao gồm tính đồng nhất và độ ổn định của vật liệu điện môi dùng trong PCB, cũng như tính đồng nhất và chất lượng của quá trình ăn mòn. Nếu cần PCB có kiểm soát trở kháng, bạn nên trao đổi với nhà sản xuất PCB. Một số nhà sản xuất có thể tư vấn về hình dạng và kích thước đường mạch nếu bạn cung cấp cấu trúc xếp lớp mong muốn. Nhiều nhà sản xuất cũng có thể bố trí một mẫu thử trở kháng trên mỗi tấm panel mà họ chế tạo — mẫu này có thể được dùng để đo trở kháng thực tế đạt được trên bo mạch.

Tài liệu đọc thêm và tài nguyên

Bài viết này giới thiệu về tính toàn vẹn tín hiệu và thiết kế PCB có kiểm soát trở kháng. Sử dụng các liên kết sau để tìm hiểu thêm và truy cập tài nguyên do các chuyên gia uy tín trong ngành biên soạn.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed