Thiết kế tốc độ cao

Thiết kế mạch in tốc độ cao trong Altium Designer

Thiết kế bảng mạch in tốc độ cao là quá trình cân bằng giữa các yêu cầu thiết kế mạch, công nghệ thiết bị, vật liệu và phương pháp chế tạo, nhằm tạo ra một PCB có thể truyền tín hiệu giữa các thành phần một cách chính xác.

Các yếu tố cần xem xét

Quá trình định tuyến bảng mạch với tín hiệu tốc độ cao yêu cầu bạn phải quản lý:

• Các linh kiện kết thúc có thể cần thiết

• Định nghĩa các tín hiệu cần áp dụng các quy tắc thiết kế tốc độ cao

• Kích thước cơ học của các đường dẫn - để định tuyến trở kháng được kiểm soát

• Các tính chất và kích thước của vật liệu bảng mạch

• Số lượng và cách bố trí các lớp trong cấu trúc lớp

• Đường dẫn trở về của từng tín hiệu tốc độ cao

• Tác động và cấu hình của các lỗ vias

• Cấu hình và định tuyến các cặp tín hiệu vi sai

• Cấu hình và kiểm soát độ dài đường dẫn

Phân tích tính toàn vẹn tín hiệu trước và sau khi bố trí

Ngay từ giai đoạn đầu của quá trình thiết kế, việc xác định các tín hiệu có thể cần khớp trở kháng là rất quan trọng để có thể bổ sung các thành phần kết thúc trước khi quá trình đặt linh kiện hoàn tất. Do các chân ra thường có trở kháng thấp và các chân vào thường có trở kháng cao, nên có thể cần thêm các thành phần kết thúc vào thiết kế để đạt được sự khớp trở kháng.

Altium Designer tích hợp một trình mô phỏng tính toàn vẹn tín hiệu có thể được truy cập trong cả hai giai đoạn thu thập thiết kế và bố trí bảng mạch của quy trình thiết kế, cho phép thực hiện phân tích tính toàn vẹn tín hiệu trước và sau khi bố trí (Tools » Signal Integrity). Trình mô phỏng tính toàn vẹn tín hiệu mô phỏng hành vi của bảng mạch đã được định tuyến bằng cách sử dụng trở kháng đặc trưng đã tính toán của các đường dẫn kết hợp với thông tin mô hình vĩ mô bộ đệm I/O làm đầu vào cho các mô phỏng. Trình mô phỏng này dựa trên Trình mô phỏng phản xạ và nhiễu chéo nhanh (Fast Reflection and Crosstalk Simulator), tạo ra các mô phỏng rất chính xác nhờ các thuật toán đã được chứng minh trong ngành.

Vì cả giai đoạn thu thập thiết kế sơ đồ và thiết kế bảng mạch đều sử dụng một hệ thống thành phần tích hợp liên kết các ký hiệu sơ đồ với các footprint PCB có liên quan, các mô hình mô phỏng SPICE và các mô hình vĩ mô về tính toàn vẹn tín hiệu, nên việc phân tích tính toàn vẹn tín hiệu có thể được thực hiện ở giai đoạn thu thập sơ đồ trước khi tạo thiết kế bảng mạch. Khi chưa có thiết kế bảng mạch, công cụ này cho phép bạn thiết lập các đặc tính vật lý của thiết kế, chẳng hạn như trở kháng đường dẫn đặc trưng mong muốn, ngay từ trong trình mô phỏng tính toàn vẹn tín hiệu. Ở giai đoạn tiền bố trí này của quy trình thiết kế, trình mô phỏng tính toàn vẹn tín hiệu không thể xác định chiều dài thực tế của các kết nối cụ thể, do đó nó sử dụng chiều dài kết nối trung bình do người dùng định nghĩa để thực hiện các tính toán đường truyền. Bằng cách lựa chọn cẩn thận chiều dài mặc định này để phản ánh kích thước của bảng mạch dự kiến, bạn có thể có được bức tranh khá chính xác về hiệu suất tính toàn vẹn tín hiệu có thể xảy ra của thiết kế.

Các mạng có khả năng gặp vấn đề phản xạ có thể được xác định và bất kỳ thành phần kết thúc bổ sung nào cũng có thể được thêm vào sơ đồ mạch trước khi tiến hành bố trí bảng mạch. Các giá trị của các thành phần này sau đó có thể được điều chỉnh thêm sau khi phân tích tính toàn vẹn tín hiệu sau bố trí được thực hiện.

Công cụ phân tích tính toàn vẹn tín hiệu giúp xác định các mạng có khả năng gặp vấn đề phản xạ. Lưu ý rằng các phép đo có thể được thực hiện trực tiếp từ các dạng sóng.

► Tìm hiểu thêm về việc khớp trở kháng cho các thành phần

Xác định các tín hiệu tốc độ cao

Main page: Xác định đường dẫn tín hiệu tốc độ cao với xSignals

Thiết kế tốc độ cao là nghệ thuật quản lý dòng năng lượng từ một điểm trên bảng mạch đến một điểm khác. Với tư cách là nhà thiết kế, bạn cần tập trung sự chú ý và áp dụng các ràng buộc thiết kế vào một tín hiệu truyền từ điểm này trên bảng mạch đến điểm kia trên bảng mạch. Tuy nhiên, tín hiệu mà bạn đang tập trung vào không nhất thiết phải là một mạng PCB duy nhất. Tín hiệu đó có thể là một nhánh của A0 trong thiết kế mà bạn dự định định tuyến theo cấu trúc nhánh chữ T, trong khi nhánh còn lại của A0 là một tín hiệu khác mà bạn cũng cần tập trung vào, đồng thời có thể so sánh độ dài đường dẫn của hai tín hiệu này. Hoặc tín hiệu đó có thể bao gồm một linh kiện kết thúc chuỗi trong đường dẫn của nó (mà trình chỉnh sửa PCB coi là một linh kiện và hai mạng PCB), và nếu tín hiệu đó nằm trong một cặp tín hiệu vi sai, độ dài của nó cần được so sánh với độ dài của tín hiệu còn lại trong cặp đó.

Bạn có thể quản lý các yêu cầu này bằng cách sử dụng tính năng được gọi là xSignals, trong đó xSignal về cơ bản là một đường dẫn tín hiệu do người dùng định nghĩa. Bạn chọn pad nguồn và pad đích (trong không gian làm việc hoặc trên PCB bảng điều khiển), sau đó nhấp chuột phải vào một trong hai để định nghĩa đường dẫn tín hiệu đó thành một xSignal. Ngoài việc định nghĩa xSignal một cách tương tác thông qua các pad bắt đầu và kết thúc, bạn còn có thể chạy Trình hướng dẫn xSignals thông minh, với các thuật toán heuristic sẽ giúp bạn nhanh chóng thiết lập một số lượng lớn các xSignals giữa các thành phần đã chọn. Các xSignal này sau đó có thể được sử dụng để áp dụng các quy tắc thiết kế cho các tín hiệu tốc độ cao của bạn. Phần mềm hiểu được cấu trúc của các xSignal này; ví dụ: tính toán tổng chiều dài của nhiều mạng được kết nối qua một thành phần kết thúc, cũng như khoảng cách đi qua thành phần kết thúc đó.

Bảng PCB Bảng điều khiển này bao gồm chế độ xSignalđược sử dụng để kiểm tra và quản lý các xSignal. Bảng điều khiển cũng cung cấp phản hồi về độ dài tín hiệu, đánh dấu các xSignal gần đạt (màu vàng) hoặc không đạt (màu đỏ) các ràng buộc thiết kế áp dụng. Trong hình dưới đây, độ dài các xSignal của cặp tín hiệu vi sai CLK1 chênh lệch nhau nhiều hơn mức cho phép theo quy tắc thiết kế Độ dài phù hợp (Matched Length) áp dụng. Bảng điều khiển này bao gồm Signal Length, đây là độ dài chính xác từ điểm này đến điểm kia. Các trường hợp không nhất quán về độ dài truyền thống, chẳng hạn như các đường dẫn bên trong pad và các đoạn đường dẫn xếp chồng lên nhau, đã được giải quyết, và khoảng cách chính xác giữa các via được sử dụng để tính toán Độ dài tín hiệu.

Sử dụng chế độ xSignals của PCB bảng điều khiển để quản lý và kiểm tra các xSignals của bạn. Lưu ý đường kẻ mảnh; đường này biểu thị đường dẫn tín hiệu đi qua một linh kiện nối tiếp. (Hình ảnh do FEDEVEL Open Source cung cấp, www.fedevel.com)

Xác định các thuộc tính của đường dẫn

Main page: Đường dẫn Trở kháng Kiểm soát

Thông thường, các nhà thiết kế bảng mạch sẽ xác định chiều rộng và độ dày của đường dẫn bằng cách nhập kích thước chiều rộng và chọn độ dày đồng cho lớp đó. Điều này thường là đủ vì bạn chỉ cần đảm bảo rằng dòng điện có thể được truyền tải và khoảng cách điện áp cần thiết được duy trì. Cách tiếp cận này không đủ đối với các tín hiệu tốc độ cao trong thiết kế của bạn; đối với những tín hiệu này, bạn cần kiểm soát trở kháng của các đường dẫn.

Định tuyến trở kháng được kiểm soát là việc cấu hình kích thước của các đường dẫn và các thuộc tính của vật liệu bảng mạch để cung cấp một trở kháng cụ thể. Việc này được thực hiện bằng cách xác định một cấu hình trở kháng phù hợp, sau đó gán cấu hình đó cho các mạng tốc độ cao quan trọng trong các quy tắc thiết kế định tuyến.

Xác định cấu hình trở kháng

Main page: Cấu hình cấu trúc lớp cho định tuyến trở kháng được kiểm soát

Hồ sơ trở kháng được định nghĩa trong trình chỉnh sửa PCB Layer Stack Manager (Design » Layer Stack Manager). Tệp Layer Stack Manager sẽ mở ra trong trình soạn thảo tài liệu, tương tự như cách mở bản vẽ sơ đồ, PCB và các loại tài liệu khác.

Sau khi đã cấu hình các thuộc tính lớp, hãy chuyển sang tab Layer Stack Manager's Impedance để thêm hoặc chỉnh sửa các hồ sơ trở kháng đơn hoặc vi sai.

Một cấu hình trở kháng 50Ω được định nghĩa cho các mạng riêng lẻ được định tuyến trên lớp trên cùng; di chuột qua hình ảnh để hiển thị các thiết lập cho cùng cấu hình đó trên lớp L3.

Cấu hình các quy tắc thiết kế

Trở kháng định tuyến được xác định bởi chiều rộng và chiều cao của đường dẫn, cũng như các tính chất của vật liệu điện môi xung quanh. Dựa trên các tính chất vật liệu được định nghĩa trong Layer Stack Manager, chiều rộng định tuyến cần thiết sẽ được tính toán khi mỗi cấu hình trở kháng được tạo ra. Tùy thuộc vào các thuộc tính vật liệu, chiều rộng có thể thay đổi khi lớp định tuyến được thay đổi. Yêu cầu thay đổi chiều rộng khi bạn thay đổi các lớp định tuyến này được quản lý tự động bởi quy tắc thiết kế định tuyến áp dụng được cấu hình trong Trình chỉnh sửa quy tắc và ràng buộc PCB (Design » Rules).

Đối với hầu hết các thiết kế bảng mạch, sẽ có một tập hợp cụ thể các mạng cần được định tuyến với trở kháng được kiểm soát. Một phương pháp phổ biến là tạo một lớp mạng hoặc lớp cặp vi sai bao gồm các mạng này, sau đó tạo một quy tắc định tuyến nhắm vào lớp này, như được minh họa trong các hình ảnh bên dưới.

Thông thường, bạn định nghĩa thủ công các giá trị Chiều rộng Tối thiểu, Tối đa và Ưu tiên, hoặc trong cài đặt ràng buộc phía trên để áp dụng cho tất cả các lớp; hoặc riêng lẻ cho từng lớp trong lưới lớp. Đối với định tuyến trở kháng được kiểm soát, bạn kích hoạt tùy chọn Use Impedance Profile tùy chọn này, sau đó chọn Hồ sơ Trở kháng (Impedance Profile) cần thiết từ menu thả xuống. Khi hoàn tất, Constraints vùng áp dụng của quy tắc sẽ thay đổi. Điều đầu tiên bạn sẽ nhận thấy là vùng “Lớp có sẵn” trong quy tắc thiết kế sẽ không còn hiển thị tất cả các lớp tín hiệu trên bảng mạch nữa, mà giờ đây chỉ hiển thị các lớp được kích hoạt trong “Hồ sơ Trở kháng” đã chọn. Các giá trị Chiều rộng Ưu tiên (và khoảng cách cặp khác biệt) sẽ được cập nhật để phản ánh các chiều rộng (và khoảng cách) được tính toán cho từng lớp. Các giá trị Ưu tiên này không thể chỉnh sửa nhưng các giá trị Tối thiểu và Tối đa thì có thể, hãy đặt chúng thành các giá trị nhỏ hơn/lớn hơn phù hợp.

Quy tắc thiết kế Chiều rộng định tuyến

Đối với các mạng một mặt, chiều rộng định tuyến được xác định bởi quy tắc thiết kế Chiều rộng định tuyến.

Khi bạn chọn Sử dụng hồ sơ trở kháng, các lớp có sẵn và Chiều rộng ưu tiên sẽ được kiểm soát bởi hồ sơ đã chọn.

Quy tắc thiết kế định tuyến cặp vi sai

Việc định tuyến các cặp vi sai được kiểm soát bởi quy tắc thiết kế Định tuyến cặp vi sai.

Đối với một cặp vi sai, các lớp có sẵn, chiều rộng ưu tiên và khoảng cách ưu tiên được kiểm soát bởi hồ sơ đã chọn.

► Tìm hiểu thêm về định tuyến cặp vi sai

Chọn Trở kháng

Vậy làm thế nào để biết nên chọn điện trở mục tiêu nào? Điều này thường phụ thuộc vào điện trở nguồn đặc trưng của dòng logic hoặc công nghệ đang được sử dụng. Ví dụ, logic ECL có điện trở đặc trưnglà 50Ω, và TTL có dải điện trở nguồn từ70Ω đến100Ω.50Ω đến60Ω là trở kháng mục tiêu phổ biến được sử dụng trong nhiều thiết kế, và đối với các cặp vi sai, trở kháng vi sai90Ω hoặc 100 Ω là phổ biến. Hãy nhớ rằng, trở kháng càng thấp thì dòng điện tiêu thụ càng lớn; trở kháng càng cao thì khả năng phát ra nhiễu điện từ (EMI) càng lớn, và tín hiệu đó càng dễ bị nhiễu chéo.

Một cặp vi sai100Ω cũng có thể được xem như hai đường dẫn đơn đầu 50Ω có cùng chiều dài. Điều này không hoàn toàn chính xác do hiện tượng ghép nối xảy ra giữa cặp đường dẫn, hiện tượng này trở nên mạnh hơn khi chúng gần nhau hơn, làm giảm trở kháng vi sai của cặp đường dẫn. Để duy trì trở kháng vi sai 100Ω , có thể giảm chiều rộng của mỗi đường dẫn, điều này sẽ làm tăng nhẹ trở kháng đặc trưng của mỗi đường dẫn trong cặp lên vài ohm.

Xác định các thuộc tính của bảng mạch

Main page: Quản lý cấu trúc lớp

Các vật liệu được sử dụng cho các lớp trong bảng mạch của bạn, kích thước của chúng, cũng như số lượng và thứ tự sắp xếp các lớp, đều được xác định trong Trình quản lý xếp chồng lớp. Tại đây, bạn cấu hình các lớp khác nhau cần thiết để chế tạo bảng mạch cuối cùng, bao gồm các lớp tín hiệu và mặt phẳng đồng, các lớp điện môi ngăn cách đồng, các lớp phủ và lớp phủ linh kiện.

Tất cả các lớp được chế tạo đều được định nghĩa trong tab "Stackup" của Trình quản lý cấu trúc lớp.

Cấu hình các lỗ via

Main page: Xác định các loại lỗ via

Như đã đề cập trong phần tổng quan của trang này, các lỗ via ảnh hưởng đến trở kháng của đường dẫn tín hiệu và là yếu tố quan trọng cần xem xét trong thiết kế tốc độ cao. Ngoài chiều dài, đường kính lỗ và diện tích bề mặt via ảnh hưởng đến trở kháng mà tín hiệu gặp phải, bất kỳ phần nào không được sử dụng của thân lỗ via đều có thể hoạt động như một đoạn nhánh, góp phần gây ra hiện tượng phản xạ tín hiệu. Để giải quyết vấn đề này, có thể chế tạo các kiểu via giữa các lớp khác nhau, bao gồm Blind, Buried, µVia và Skip Vias. Tất cả các loại via này đều được hỗ trợ trong Altium Designer.

Các lỗ via được định nghĩa là một phần của cấu trúc lớp, trong phần Layer Stack Manager's Via Types . Việc khoan ngược các ống via không được sử dụng cũng được hỗ trợ, các thiết lập này được định nghĩa trong Layer Stack Manager's Back Drills (Tìm hiểu thêm về cách cấu hình bảng mạch để khoan ngược).

Tất cả các loại lỗ via khác nhau có thể được chế tạo đều có thể được định nghĩa trong tab "Via Types" của Layer Stack Manager.

Các nghiên cứu định lượng đã được thực hiện để hiểu tác động của các lỗ via, chẳng hạn như Tài liệu Ứng dụng AN529 của Altera: “Kỹ thuật tối ưu hóa lỗ via cho thiết kế kênh tốc độ cao”.

Tổng hợp nghiên cứu này và các tài liệu tham khảo khác, các hướng dẫn sau đây được đưa ra để giúp giảm thiểu tác động của các lỗ via:

• Giảm kích thước vòng đệm của lỗ vias tại điểm đường dẫn tín hiệu kết nối với lỗ vias; Tài liệu Ứng dụng đề xuất đường kính lỗ vias/kích thước lỗ là 20/10 mil (0,5/0,25 mm) đối với các lỗ vias được khoan cơ học.
• Loại bỏ các vòng hình khuyên không sử dụng (còn được gọi là NFP, hoặc Non-Functioning Pads) trên các lớp mà lỗ via không kết nối đến. Sử dụng lệnh Tools » Remove Unused Pad Shapes lệnh này để thực hiện.
• Tăng khoảng cách từ thân lỗ via đến các lớp mặt phẳng liền kề. Điều này được kiểm soát bởi quy tắc thiết kế Power Plane Clearance; tài liệu hướng dẫn đề xuất khoảng cách từ 40 đến 50 mil (1,0 đến 1,25 mm). Lưu ý rằng điều này sẽ làm tăng kích thước của các vùng bị thổi phồng trên các lớp mặt phẳng đó.
• Đặt các lỗ via nối liền kề với các lỗ via tín hiệu bất cứ khi nào đường dẫn tín hiệu có sự thay đổi lớp dẫn đến đường dẫn trở về chuyển sang một lớp khác. Nếu lớp mặt phẳng tham chiếu mới có cùng điện áp với lớp mặt phẳng tham chiếu ban đầu thì các lớp mặt phẳng đó nên được nối với nhau bằng một lỗ via, trong phạm vi 35 mil (0,9 mm) so với lỗ via tín hiệu (tính từ tâm đến tâm).
• Khi đường dẫn tín hiệu thay đổi lớp và lớp mặt phẳng tham chiếu mới có điện áp khác, hãy đặt tụ điện cách ly liền kề với lỗ vias tín hiệu. Tụ điện này cách ly trực tiếp giữa hai mặt phẳng, bất kể điện áp mà chúng mang. Lưu ý rằng giải pháp này có thể dẫn đến nhiễu được truyền từ mặt phẳng này sang mặt phẳng kia, do đó chỉ nên thực hiện như phương án cuối cùng để giảm diện tích vòng lặp đường trở về.
• Loại bỏ các đoạn thừa của lỗ via (chiều dài via dư thừa vượt quá lớp mà đường dẫn tín hiệu tiếp cận lỗ via). Điều này được thực hiện bằng cách sử dụng các lỗ via mù và chôn ngầm phù hợp, hoặc bằng cách khoan ngược lỗ via trong quá trình sản xuất.

Quản lý đường dẫn hồi cho tín hiệu tốc độ cao

Đường dẫn trở về chất lượng tốt là yếu tố thiết yếu đối với mỗi tín hiệu tốc độ cao trong thiết kế. Bất cứ khi nào đường dẫn trở về bị lệch và không chạy dọc theo tuyến tín hiệu, một vòng lặp sẽ được tạo ra và vòng lặp này dẫn đến việc phát sinh EMI, với mức độ phát sinh liên quan trực tiếp đến diện tích của vòng lặp.

Tạo mặt phẳng nguồn

• Mặt phẳng nguồn có thể được tạo từ lớp mặt phẳng hoặc lớp tín hiệu được bao phủ bởi một hoặc nhiều đa giác.
• Tạo mặt phẳng nguồn bằng lớp mặt phẳng:
  • Các lớp mặt phẳng được thêm vào trong Layer Stack Manager, nhấp chuột phải vào một lớp hiện có để Insert layer above hoặc Insert layer below để thêm một lớp mặt phẳng mới.
  • Khi lớp mặt phẳng đã được chọn làm lớp hoạt động, nhấp đúp vào bất kỳ vị trí nào bên trong mặt phẳng để mở hộp thoại "Split Plane", nơi có thể gán mạng.
  • Phần mềm sẽ tự động kéo cạnh mặt phẳng lùi lại khỏi mép bảng mạch một khoảng cách được chỉ định trong Pullback Distance cột dành cho lớp đó trong Layer Stack Manager. Nếu cột đó không hiển thị, hãy nhấp chuột phải vào tiêu đề của một cột hiện có để truy cập lệnh Select Columns lệnh.
  • Một lớp mặt phẳng có thể được chia thành các vùng riêng biệt bằng cách đặt các đường (Place » Line). Nhấn phím Tab sau khi bắt đầu đặt đoạn đường thẳng đầu tiên để thiết lập độ rộng của đường phân chia. Đặt các đoạn đường thẳng từ mép bảng này sang mép bảng kia, hoặc tạo một hình khép kín để tạo thành một hòn đảo. Phần mềm sẽ tự động phát hiện các hình riêng biệt được tạo ra bởi các đường phân chia; nhấp đúp vào từng hình để gán nó cho một mạng.
• Tạo mặt phẳng nguồn bằng đa giác trên lớp tín hiệu:
  • Các lớp tín hiệu được thêm vào trong Layer Stack Manager, nhấp chuột phải vào một lớp hiện có để Insert layer above hoặc Insert layer below để thêm một lớp tín hiệu mới.
  • Nếu cần các vùng cấp nguồn riêng biệt, việc phủ toàn bộ lớp bằng một đa giác rồi chia nhỏ nó (Place » Slice Polygon Pour). Nhấn Tab sau khi bắt đầu đặt đường cắt để mở hộp thoại "Line Constraints", nơi bạn có thể thiết lập độ rộng của đường cắt - độ rộng này sẽ trở thành khoảng cách giữa hai đa giác được tạo ra bởi thao tác cắt. Đường cắt phải bắt đầu bên ngoài đa giác và kết thúc bên ngoài đa giác.
  • Để đổ lại một đa giác, nhấp chuột phải và chọn Polygon Actions » Repour Selected từ menu ngữ cảnh. 
  • Các đa giác cũng có thể được tạm ẩn (che giấu tạm thời), nhấp chuột phải và chọn lệnh tương ứng từ Polygon Actions menu con. Sử dụng tính năng này khi bạn cần di chuyển các thành phần và đường dẫn.
• Việc hiển thị các mạng khác nhau bằng các màu khác nhau có thể hữu ích, như được thể hiện trong các hình ảnh bên dưới. Bạn có thể thực hiện điều này trong sơ đồ mạch hoặc PCB; tìm hiểu thêm về việc Áp dụng Màu cho Các Mạng.

  Hình ảnh đầu tiên là một lớp mặt phẳng được chia thành các vùng 3v3 và 5v0; hình ảnh thứ hai là một lớp tín hiệu với một đa giác 3v3 và một đa giác 5v0. Màu sắc mạng đã được gán và tính năng làm nổi bật đã được bật.

Mặt phẳng làm đường dẫn trở về tín hiệu

Một đường dẫn trở về chất lượng tốt là đường dẫn trong đó:

• Không có đứt đoạn, phân tách hoặc lỗ hổng (lỗ trên lớp phẳng do lỗ thông hoặc chân lỗ xuyên tạo ra) dưới đường dẫn tín hiệu trong lớp phẳng cung cấp đường dẫn trở về (lớp phẳng gần nhất với tín hiệu cần quan tâm).
• Chiều rộng của đường dẫn trở về lý tưởng là 3 lần chiều rộng của đường dẫn tín hiệu, hoặc 3 lần khoảng cách từ đường dẫn đến mặt phẳng, tùy theo giá trị nào nhỏ hơn. Mặc dù mật độ dòng điện lớn nhất nằm ngay dưới đường dẫn tín hiệu, nhưng nó cũng lan tỏa ra hai bên đường dẫn trong mặt phẳng, với khoảng 95% dòng điện chảy trong phạm vi gấp 3 lần chiều rộng đường dẫn. Các vết đứt trong mặt phẳng trong khu vực này sẽ làm tăng trở kháng của đường dẫn trở về, và bất kỳ sự lệch hướng nào trong đường dẫn trở về đều tạo ra một vòng lặp. Về mặt tính toàn vẹn tín hiệu, sự gia tăng trở kháng đường dẫn hồi này ảnh hưởng đến chất lượng tín hiệu không kém gì việc tăng trở kháng của đường dẫn tín hiệu.
• Diện tích vòng lặp đã được giảm thiểu. Nói chung, việc giảm diện tích vòng lặp quan trọng hơn so với việc giảm chiều dài đường dẫn tín hiệu. Nếu đường dẫn trở về gặp phải điểm đứt, hãy xem xét định tuyến lại tín hiệu để phù hợp với đường dẫn trở về có sẵn. 
• Khi một mặt phẳng nguồn cung cấp đường dẫn trở về, năng lượng trở về cuối cùng sẽ đi đến mặt đất thông qua một tụ điện tách rời. Hãy cân nhắc kỹ vị trí của các tụ điện tách rời gần chân nguồn của tín hiệu để giảm thiểu kích thước của bất kỳ vòng lặp nào được tạo ra.

Quản lý các lớp nguồn và lớp đất được chia tách hoặc nhiều lớp

Có sự đồng thuận chung rằng mặt phẳng nối đất không nên được chia tách trừ khi có yêu cầu cụ thể và bạn hiểu cách xác định và quản lý nó. Thay vào đó, các linh kiện nên được bố trí để giữ các linh kiện gây nhiễu cách xa các linh kiện ít nhiễu, đồng thời nhóm các linh kiện theo đường cấp nguồn mà chúng sử dụng.

Các điểm khác cần lưu ý về mặt phẳng nguồn và mặt phẳng đất bao gồm:

• Nếu thiết kế yêu cầu mặt phẳng đất phải được chia một phần thì các tín hiệu đi qua những khu vực đó nên được định tuyến qua cầu nối (khu vực không có phần chia bên dưới).
• Nếu bạn đang cố gắng giảm thiểu nhiễu mạch, tốt hơn là nên sử dụng thêm các mặt phẳng đất thay vì chia tách một mặt phẳng, và nếu có thể, hãy bao gồm các lớp mặt phẳng cho cả đường cấp nguồn và đường đất của từng nguồn điện được điều chỉnh. 
• Nếu thiết kế bao gồm nhiều đường nguồn, mỗi đường được phân bố trên một lớp riêng biệt, hãy đảm bảo rằng mỗi lớp nguồn chỉ tham chiếu đến lớp đất của chính nó. Không để lớp nguồn chồng chéo (tham chiếu) lên lớp đất của đường nguồn khác. Điều này tạo ra hiện tượng kết hợp điện dung, cho phép nhiễu lan truyền từ nguồn này sang nguồn khác.
• Nếu mặt phẳng liền kề là mặt phẳng nguồn phải được chia thành các vùng điện áp khác nhau, thì bạn có thể cần phải tách trực tiếp giữa hai vùng điện áp để cung cấp đường dẫn trở về phù hợp.

Hình dung các mặt phẳng được chia tách

Để hỗ trợ việc kiểm tra trực quan các đường dẫn trở về, bạn có thể cấu hình màn hình để dễ dàng kiểm tra đường dẫn trở về dưới các đường dẫn quan trọng.

Kiểm tra xem các tín hiệu có truyền qua đường phân chia khi đi qua các vùng điện áp khác nhau trên mặt phẳng hay không. Bốn mạng được đánh dấu đi qua một điểm phân chia trong mặt phẳng nguồn VCC, tạo ra sự phân chia trong đường dẫn trở về của các tín hiệu đó.

Để thực hiện việc này:

• Gán màu cho từng mạng nguồn, tìm hiểu thêm về Cách áp dụng màu cho các mạng.
• Giảm số lượng lớp hiển thị để chỉ hiển thị các lớp tín hiệu và mặt phẳng có liên quan. Bộ lớp này có thể được lưu dưới dạng Bộ lớp, tìm hiểu thêm về cách tạo bộ lớp.
• Chuyển sang lớp tín hiệu và Ctrl+Click chọn mạng cần quan tâm để đánh dấu nó (bao gồm Shift khi nhấp để đánh dấu nhiều mạng). Ưu điểm của việc đánh dấu so với việc chọn là tính năng đánh dấu sẽ duy trì hiệu lực, do đó các mạng sẽ vẫn được đánh dấu ngay cả khi bạn nhấp vào vị trí khác hoặc nhấn phím Shift+C để xóa bộ đánh dấu hiện tại.
• Việc đánh dấu được thực hiện bằng cách làm mờ các đối tượng còn lại trong không gian thiết kế, mức độ Dimmed Objects mức độ được thiết lập trong phần Cài đặt Mặt nạ và Làm mờ của View Configuration bảng điều khiển.
• Đặt lớp mặt phẳng làm lớp hoạt động.

Mạng của bạn sẽ nổi bật lên và bất kỳ sự phân tách hoặc gián đoạn nào nằm trong đường dẫn trở về, chẳng hạn như các đường phân tách hoặc các điểm đứt do miếng đệm lỗ xuyên và lỗ thông tạo ra, sẽ dễ nhìn thấy hơn. 

Phát hiện các điểm đứt trong đường dẫn trở về

Các điểm đứt gãy hoặc điểm hẹp trên đường dẫn trở về có thể được phát hiện bằng quy tắc thiết kế Đường dẫn trở về. Quy tắc thiết kế Đường dẫn Trở về kiểm tra xem có đường dẫn trở về tín hiệu liên tục trên các lớp tham chiếu được chỉ định ở trên hoặc dưới các tín hiệu mà quy tắc nhắm đến hay không. Đường dẫn trở về có thể được tạo từ các vùng lấp đầy, vùng và các vùng đổ đa giác được đặt trên lớp tín hiệu tham chiếu, hoặc nó có thể là một lớp mặt phẳng.

Các lớp đường dẫn trở về là các lớp tham chiếu được định nghĩa trong Impedance Profile được chọn trong quy tắc thiết kế Đường dẫn Trở về. Các lớp này được kiểm tra để đảm bảo rằng Minimum Gap (chiều rộng vượt ra ngoài mép tín hiệu) tồn tại dọc theo đường đi của tín hiệu. Thêm một quy tắc thiết kế Đường dẫn Trở về mới trong High Speed danh mục quy tắc.

Hình ảnh dưới đây hiển thị các lỗi đường dẫn trở về được phát hiện đối với tín hiệu, NetX, với Minimum Gap cài đặt là 0.1mm. Có thể dễ dàng xác định vị trí các lỗi đường dẫn phản hồi hơn bằng cách cấu hình DRC Violation Display Style để hiển thị Chi tiết vi phạm nhưng không hiển thị Lớp phủ vi phạm, trong hộp thoại Tùy chọn–hiển thị hình ảnh. Việc này sẽ làm nổi bật các vị trí chính xác nơi quy tắc không được tuân thủ, thay vì toàn bộ đối tượng vi phạm. 

Kiểm tra đường dẫn trả về

Với Max Stitch Via Distance được định nghĩa trong quy tắc, sự hiện diện của lỗ via đường dẫn hồi trong khoảng cách quy định sẽ được kiểm tra như một phần của quá trình Kiểm tra Tuân thủ Quy tắc Thiết kế (DRC) hàng loạt.

Một ví dụ về vi phạm ràng buộc khoảng cách tối đa của lỗ nối. Ở đây, một lỗ nối của mạng DQS4R_N không có đường dẫn trở lại tại khoảng cách được chỉ định.

Cấu hình và định tuyến cặp vi sai

Main pages:Định tuyến cặp vi sai, định tuyến trở kháng được kiểm soát

Việc định nghĩa các cặp vi sai có thể được thực hiện trong quá trình tạo sơ đồ mạch, hoặc có thể được định nghĩa sau khi thiết kế đã được chuyển sang bố trí bảng mạch. Một yêu cầu cốt lõi để định nghĩa một cặp trên sơ đồ mạch là phải bao gồm một _P hoặc _N ở cuối tên mạng cho từng mạng liên quan. Các cặp vi sai được xác định trên sơ đồ bằng cách đặt ký hiệu Differential Pair directive trên mỗi mạng, hoặc bằng cách đặt một Blanket directive, trong đó chỉ thị Blanket phủ lên một tập hợp các nhãn mạng kiểu vi sai được bao quanh, như được hiển thị trong hình bên dưới.

Blanket có thể được sử dụng để cấu hình nhiều mạng làm thành viên của cặp vi sai.

Làm việc với các cặp vi sai:

• Trong trình chỉnh sửa PCB, các cặp vi sai có thể được định nghĩa trong chế độ Trình chỉnh sửa cặp vi sai của PCB bảng điều khiển. Để đơn giản hóa quá trình xác định các quy tắc thiết kế áp dụng cho các cặp vi sai, chúng có thể được gán cho các Lớp mạng hoặc các Lớp cặp vi sai, cả hai đều được định nghĩa trong Trình khám phá lớp đối tượng.
• Để định tuyến một cặp vi sai với trở kháng được kiểm soát, hãy tạo một cấu hình trở kháng trong Layer Stack Manager. Tìm hiểu thêm về Định tuyến Trở kháng Kiểm soát.
• Các thuộc tính của việc định tuyến cặp vi sai được xác định bởi quy tắc thiết kế " Differential Pair Routing ".
• Để định tuyến một cặp vi sai, bạn sử dụng lệnh định tuyến cặp vi sai tương tác. Nhấp vào _P hoặc _N để bắt đầu định tuyến, sau đó sử dụng phím Spacebar để chuyển qua các hình dạng đường dẫn thoát có sẵn. Hành vi định tuyến tương tự như định tuyến mạng đơn, nhấn Shift+F1 để xem danh sách các phím tắt định tuyến tương tác. Khi bạn đến gần các pad đích, nhấn Ctrl+Click để hoàn tất việc định tuyến đến các pad.

Các nguyên tắc cơ bản về cặp vi sai:

• Việc khớp độ dài là rất quan trọng để các cặp vi sai hoạt động hiệu quả, hãy giữ độ dài khớp trong phạm vi dung sai phù hợp với công nghệ truyền tín hiệu. Ví dụ: khớp các cặp USB 3.x trong phạm vi 5 đến 10 mil. Một nguyên tắc thực hành khác được sử dụng là khớp độ dài trong phạm vi 20% thời gian tăng tín hiệu. Truyền tín hiệu vi sai hoạt động nhờ năng lượng phản hồi chảy ngược qua thành phần còn lại của cặp; độ chênh lệch chiều dài càng lớn, lượng năng lượng phản hồi qua lớp mặt phẳng gần nhất càng nhiều.

• Sự gián đoạn trong sự ghép nối, chẳng hạn như khi các thành viên của cặp dây đi vòng qua hai bên của một chướng ngại vật, sẽ làm tăng trở kháng. Tốt hơn là nên định tuyến toàn bộ cặp dây với độ ghép nối lỏng hơn (ví dụ: gấp 2 lần chiều rộng đường dẫn tín hiệu) để giảm mức độ thay đổi trở kháng do sự gián đoạn trong ghép nối.

• Giữ các đường dẫn gây nhiễu cách xa, đặc biệt trên các lớp bề mặt, và cố gắng đảm bảo khoảng cách an toàn là 3 lần chiều rộng đường dẫn tín hiệu đối với các mạng có khả năng gây nhiễu.

• Theo nguyên tắc chung, hãy cố gắng duy trì khoảng cách giữa cặp dây và các tín hiệu khác là 2 lần chiều rộng đường dẫn tín hiệu.

• Giữ các đa giác nối đất cùng lớp cách xa ít nhất 3 x chiều rộng đường dẫn tín hiệu.

• Sự phản xạ do lỗ vias và sự gián đoạn ghép nối gây ra được quản lý thông qua định tuyến trở kháng có kiểm soát; việc này yêu cầu một mặt phẳng tham chiếu liên tục bên dưới đường dẫn tín hiệu.

• Giảm khoảng cách giữa lớp tín hiệu và mặt phẳng để cải thiện khả năng chống nhiễu chéo.

Kiểm soát và điều chỉnh độ dài đường dẫn

Main pages:Điều chỉnh chiều dài, quy tắc thiết kế chiều dài, quy tắc thiết kế chiều dài phù hợp

Một yêu cầu quan trọng trong việc quản lý tín hiệu tốc độ cao trên bảng mạch là kiểm soát và điều chỉnh độ dài đường dẫn của chúng.

• Chiều dài tuyệt đối có thể được giám sát bằng quy tắc thiết kế Chiều dài, còn chiều dài đường dẫn tương đối được giám sát bằng quy tắc thiết kế Chiều dài phù hợp.
• Chiều dài hiện tại của một tập hợp các mạng và mức độ tuân thủ các quy tắc thiết kế áp dụng có thể được kiểm tra trong PCB bảng điều khiển ở Nets (như hình dưới đây).
• Nếu có quy tắc "Length" và/hoặc quy tắc "Matched Length" được định nghĩa, thì bạn có thể theo dõi độ dài trong quá trình định tuyến tương tác hoặc điều chỉnh độ dài bằng cách hiển thị "Length Tuning Gauge" (Shift+G).
• Độ trễ do chiều dài chân trong gói thiết bị gây ra được hỗ trợ; để tìm hiểu thêm, hãy đọc về Độ trễ chân gói.
• Các mạng có chứa các thành phần nối tiếp trong đường dẫn của chúng được quản lý bằng cách định nghĩa xSignals.

Quy tắc thiết kế

• Managing the Overall Route Lengths - chiều dài đường dẫn tổng thể của một mạng hoặc tập hợp các mạng có thể được giám sát bằng quy tắc thiết kế "Chiều dài". Quy tắc thiết kế "Chiều dài" có chiều dài tối thiểu và tối đa cho phép; nếu Chiều dài tín hiệu nhỏ hơn mức tối thiểu cho phép, nó sẽ được đánh dấu màu vàng trong PCB bảng điều khiển (trong Nets chế độ), chiều dài tín hiệu lớn hơn giá trị tối đa cho phép sẽ được đánh dấu màu đỏ.
• Managing the Relative Route Lengths - Độ dài đường dẫn tương đối của một tập hợp các mạng có thể được giám sát bằng quy tắc thiết kế "Độ dài phù hợp". Quy tắc thiết kế "Độ dài phù hợp" có một mức dung sai và sử dụng đường dẫn dài nhất trong tập hợp các mạng mục tiêu làm độ dài tham chiếu. Việc đánh dấu màu vàng cho Chiều dài tín hiệu trong bảng điều khiển cho biết chiều dài của tín hiệu này nhỏ hơn chiều dài đường dẫn dài nhất trừ đi dung sai. Việc đánh dấu màu đỏ cho biết chiều dài của tín hiệu này lớn hơn chiều dài đường dẫn dài nhất. 

Để hiểu cách các cài đặt của hai quy tắc này được giải quyết khi cả hai đều có trong thiết kế, hãy tham khảo trang Điều chỉnh độ dài.

Theo dõi độ dài đường dẫn

Chiều dài đường dẫn hiện tại được hiển thị trong chế độ Mạng (Nets) của PCB bảng điều khiển và được cập nhật khi bạn định tuyến. Giá trị Routed giá trị chiều dài sẽ chuyển sang màu vàng khi bạn tiến gần đến chiều dài mục tiêu và chuyển sang màu đỏ nếu bạn vượt quá chiều dài đó.

Nếu có quy tắc "Length" và/hoặc quy tắc "Matched Length" được định nghĩa, bạn có thể theo dõi độ dài trong quá trình định tuyến tương tác hoặc điều chỉnh độ dài bằng cách hiển thị "Length Tuning Gauge". Trong khi định tuyến, hãy sử dụng Shift+G phím tắt để bật và tắt Đồng hồ đo.

Thang đo hiển thị Chiều dài đã định tuyến hiện tại dưới dạng một con số phía trên thanh trượt, trong khi thanh trượt hiển thị Chiều dài ước tính. Trong quá trình điều chỉnh chiều dài, Estimated Length = Current Routed Length; nếu bạn đang sử dụng Đồng hồ đo trong quá trình định tuyến tương tác thì Estimated Length = Routed Length + distance to target (length of connection line).

Các thiết lập của Đồng hồ đo được tính toán dựa trên các ràng buộc được định nghĩa bởi các quy tắc áp dụng.

• Giá trị tối thiểu của Gauge (mép trái của Gauge) là 45 (thấp nhất MinLimit)
• Giá trị tối đa của thước đo (mép phải của thước đo) là 48 (cao nhất MaxLimit)
• Thanh màu vàng bên trái (giá trị cao nhất MinLimit) là 46,58
• Thanh màu vàng bên phải (thấp nhất MaxLimit) là 47,58 (bị thanh màu xanh lá che khuất trong hình trên)
• Thanh màu xanh lá cây (TargetLength) là 47,58 (chiều dài đường đi của mạng dài nhất trong tập hợp, bằng MaxLimit)
• Thanh trượt màu xanh lá cây và giá trị số hiển thị chồng lên (Chiều dài tuyến đường hiện tại) là 47,197.

Điều chỉnh độ dài tuyến đường

Chiều dài các tuyến đường có thể được điều chỉnh sau khi quá trình định tuyến hoàn tất, bằng cách sử dụng lệnh Interactive Length Tuning hoặc lệnh Interactive Diff Pair Length Tuning lệnh (Route menu). Các lệnh này thêm các phần dạng accordion vào lộ trình, với ba hình dạng để lựa chọn.

Nếu có quy tắc Chiều dài và quy tắc Chiều dài phù hợp áp dụng, công cụ điều chỉnh chiều dài sẽ xem xét cả hai quy tắc này và xác định bộ ràng buộc chặt chẽ nhất. Vì vậy, nếu chiều dài tối đa được quy định bởi quy tắc Chiều dài ngắn hơn chiều dài dài nhất được nhắm đến bởi quy tắc Chiều dài phù hợp, thì quy tắc Chiều dài sẽ được ưu tiên và chiều dài của nó sẽ được sử dụng trong quá trình điều chỉnh.

Để xem các quy tắc nào đang được áp dụng hoặc để thay đổi các thuộc tính của accordion trong quá trình điều chỉnh độ dài, hãy nhấn Tab để mở Interactive Length Tuning chế độ của Properties bảng điều khiển, như minh họa bên dưới. Lưu ý Target Length, đây là Max Limit các thiết lập quy tắc nghiêm ngặt nhất hiện có.

Nhấn Tab trong khi điều chỉnh độ dài để mở bảng điều khiển ở Interactive Length Tuning , nơi bạn có thể chọn chế độ chiều dài mục tiêu và điều chỉnh các thông số của các đoạn accordion.

Để điều chỉnh độ dài của một mạng, hãy chạy lệnh và sau đó nhấp vào bất kỳ vị trí nào dọc theo chiều dài của mạng. Di chuyển con trỏ sao cho nó đi theo đường dẫn của tuyến đường, các phần điều chỉnh dạng accordion sẽ được thêm vào khi bạn thực hiện thao tác này. Các đoạn điều chỉnh sẽ tiếp tục được thêm vào cho đến khi các yêu cầu về chiều dài được định nghĩa bởi các quy tắc thiết kế áp dụng được đáp ứng. Nếu con trỏ di chuyển ra ngoài giới hạn của các đoạn accordion điều chỉnh, các hình dạng accordion sẽ biến mất - khi con trỏ được di chuyển sao cho nó trở lại trong giới hạn của hình dạng accordion, chúng sẽ xuất hiện trở lại.

Tìm hiểu thêm về Điều chỉnh Chiều dài.

Kết luận

Mặc dù không thể đưa ra một bộ quy tắc chung áp dụng cho mọi thiết kế tốc độ cao, nhưng bạn có thể tuân theo các phương pháp thiết kế tốt để giúp bạn thành công với thiết kế tốc độ cao của mình. Có rất nhiều chuyên gia trong ngành cung cấp các khóa đào tạo thiết thực và phổ biến về thiết kế tốc độ cao. Hãy sử dụng các liên kết dưới đây để tìm hiểu thêm và nghiên cứu các lựa chọn đào tạo chuyên sâu.

Tài liệu tham khảo

Tác giả xin chân thành cảm ơn những đóng góp của các chuyên gia trong ngành dưới đây; trang này là nỗ lực nhằm tổng hợp kiến thức chung của họ.

Các bài viết của Douglas Brooks

• Thời gian truyền dẫn dải vi sóng
• Phân chia mặt phẳng để tăng tốc độ và công suất
• Hiệu ứng da
• Các quy tắc thiết kế đường dẫn vi sai - Sự thật so với huyền thoại

Các bài viết của Tiến sĩ Howard Johnson

• Độ tự cảm của lỗ thông
• Cấu trúc 10 lớp

Sách và bài viết của Lee W. Ritchey

• Làm đúng ngay từ lần đầu
• Một phân tích về tín hiệu vi sai và các yêu cầu thiết kế
•  Vật liệu laminate PCB ảnh hưởng đến tốc độ truyền dữ liệu cao, Phần 1, Phần 2

Các bài viết về thiết kế trong mạch - Barry Olney

• Định tuyến cặp tín hiệu vi sai
• Sự thật đơn giản về các jumper mặt phẳng
• Vị trí lắp đặt quan trọng
• Lập kế hoạch xếp lớp (Phần 1, 2 & 3)
• Cấu trúc lớp hoàn hảo

Thực hành tốt nhất trong thiết kế bảng mạch - Tim Jarvis, RadioCAD Limited

Bố trí PCB - Trang web Learn EMC

Các bài viết của Keith Armstrong, Trung tâm Thông tin EMC (cần đăng ký miễn phí)

Cẩm nang đóng gói điện tử - Glenn R. Blackwell

Cẩm nang mạch in - Clyde Coombs và Happy Holden

Cẩm nang HDI - Happy Holden và các tác giả khác

Các kỹ thuật tối ưu hóa lỗ thông (Via) cho thiết kế kênh tốc độ cao - Tài liệu ứng dụng AN529 của Altera

Các yếu tố cần xem xét khi thiết kế PCB tốc độ cao - Tài liệu ứng dụng TN 1033 của Lattice Semiconductor 

Đo thời gian truyền tín hiệu - Chris Grachanen, EDN

Tương lai của cấu trúc lỗ thông HDI, cung cấp điện và quản lý nhiệt trong mạch in thế hệ tiếp theo - Tom Buck, TTM Technologies