Thiết kế tốc độ cao

Thiết kế tốc độ cao trong Altium Designer

Thiết kế bảng mạch in tốc độ cao là quá trình cân bằng các yêu cầu thiết kế mạch, công nghệ linh kiện, vật liệu và phương pháp chế tạo để tạo ra một PCB có khả năng truyền tín hiệu giữa các linh kiện mà vẫn đảm bảo tính toàn vẹn tín hiệu.

Các yếu tố cần xem xét

Quá trình đi dây cho bảng mạch có tín hiệu tốc độ cao đòi hỏi bạn phải quản lý:

• Các linh kiện kết cuối có thể cần sử dụng

• Việc xác định các tín hiệu cần áp dụng quy tắc thiết kế tốc độ cao

• Kích thước hình học của các đường đi dây — để đi dây có kiểm soát trở kháng

• Đặc tính và kích thước của vật liệu bảng mạch

• Số lượng và cách bố trí các lớp trong cấu trúc xếp lớp

• Đường hồi dòng của từng tín hiệu tốc độ cao

• Ảnh hưởng và cấu hình của các via

• Cấu hình và cách đi dây các cặp vi sai

• Thiết lập và kiểm soát chiều dài đường đi dây

Phân tích tính toàn vẹn tín hiệu trước và sau bố trí mạch

Ngay từ giai đoạn đầu của quá trình thiết kế, cần xác định những tín hiệu có thể cần phối hợp trở kháng để bổ sung các linh kiện kết cuối trước khi hoàn tất quá trình bố trí linh kiện. Vì chân đầu ra thường có trở kháng thấp còn chân đầu vào thường có trở kháng cao, có thể cần bổ sung linh kiện kết cuối vào thiết kế để đạt được sự phối hợp trở kháng.

Altium Designer tích hợp trình mô phỏng tính toàn vẹn tín hiệu có thể truy cập trong cả giai đoạn nhập thiết kế lẫn giai đoạn bố trí bảng mạch, cho phép thực hiện phân tích tính toàn vẹn tín hiệu trước và sau bố trí mạch (Tools » Signal Integrity). Trình mô phỏng tính toàn vẹn tín hiệu mô hình hóa hoạt động của bảng mạch đã đi dây bằng cách sử dụng trở kháng đặc trưng được tính toán của các đường mạch, kết hợp với thông tin mô hình vĩ mô của bộ đệm I/O làm đầu vào cho mô phỏng. Trình mô phỏng này dựa trên bộ mô phỏng phản xạ và xuyên nhiễu tốc độ cao, tạo ra các kết quả mô phỏng có độ chính xác cao bằng các thuật toán đã được kiểm chứng trong ngành.

Vì cả quá trình nhập thiết kế lẫn thiết kế bảng mạch đều sử dụng hệ thống linh kiện tích hợp, liên kết ký hiệu trên sơ đồ nguyên lý với các footprint PCB, mô hình mô phỏng SPICE và mô hình vĩ mô tính toàn vẹn tín hiệu tương ứng, nên có thể thực hiện phân tích tính toàn vẹn tín hiệu ngay ở giai đoạn nhập sơ đồ nguyên lý, trước khi tạo thiết kế bảng mạch. Khi chưa có thiết kế bảng mạch, công cụ cho phép bạn thiết lập các đặc tính vật lý của thiết kế, chẳng hạn như trở kháng đặc trưng mong muốn của đường mạch, ngay trong trình mô phỏng tính toàn vẹn tín hiệu. Ở giai đoạn trước bố trí mạch này, trình mô phỏng tính toàn vẹn tín hiệu chưa thể xác định chiều dài thực tế của từng kết nối nên sử dụng chiều dài kết nối trung bình do người dùng xác định để tính toán đường truyền. Bằng cách lựa chọn cẩn thận chiều dài mặc định này sao cho phản ánh kích thước của bảng mạch dự kiến, bạn có thể có được cái nhìn khá chính xác về chất lượng toàn vẹn tín hiệu mà thiết kế có thể đạt được.

Có thể xác định các net tiềm ẩn vấn đề phản xạ và bổ sung các linh kiện kết cuối cần thiết vào sơ đồ nguyên lý trước khi chuyển sang bố trí bảng mạch. Sau đó, giá trị của các linh kiện này có thể được tinh chỉnh thêm sau khi thực hiện phân tích tính toàn vẹn tín hiệu sau bố trí mạch.

Bộ máy phân tích tính toàn vẹn tín hiệu giúp xác định các net tiềm ẩn vấn đề phản xạ. Lưu ý rằng có thể thực hiện phép đo trực tiếp trên các dạng sóng.

► Tìm hiểu thêm về Phối hợp trở kháng giữa các linh kiện

Xác định các tín hiệu tốc độ cao

Main page: Xác định đường đi tín hiệu tốc độ cao bằng xSignals

Thiết kế tốc độ cao là nghệ thuật quản lý dòng năng lượng truyền từ điểm này đến điểm khác trên bảng mạch. Là người thiết kế, bạn cần có khả năng tập trung sự chú ý và áp dụng các ràng buộc thiết kế cho một tín hiệu truyền từ điểm này đến điểm khác trên bảng mạch. Tuy nhiên, tín hiệu mà bạn đang tập trung xử lý không nhất thiết chỉ là một net PCB. Tín hiệu đó có thể là một nhánh của A0 trong thiết kế mà bạn dự định đi dây theo cấu trúc phân nhánh chữ T, trong khi nhánh còn lại của A0 là một tín hiệu khác mà bạn cũng cần chú ý và cần so sánh chiều dài đường đi dây của hai tín hiệu này. Hoặc tín hiệu có thể đi qua một linh kiện kết cuối nối tiếp (mà trình biên tập PCB xem là một linh kiện và hai net PCB); nếu tín hiệu đó thuộc một cặp vi sai, chiều dài của nó cần được so sánh với chiều dài tín hiệu còn lại trong cặp.

Bạn có thể quản lý các yêu cầu này bằng tính năng xSignals, trong đó xSignal về cơ bản là một đường đi tín hiệu do người dùng xác định. Bạn chọn pad nguồn và pad đích (trong không gian làm việc hoặc trong bảng điều khiển PCB), rồi nhấp chuột phải vào một trong hai pad để xác định đường đi tín hiệu đó là một xSignal. Ngoài việc xác định xSignal theo cách tương tác bằng pad đầu và pad cuối, bạn còn có thể chạy Trình hướng dẫn xSignals thông minh, với các thuật toán heuristic giúp nhanh chóng thiết lập số lượng lớn xSignal giữa những linh kiện đã chọn. Sau đó, bạn có thể dùng các xSignal này để áp dụng quy tắc thiết kế cho các tín hiệu tốc độ cao. Phần mềm hiểu được cấu trúc của các xSignal này; chẳng hạn, phần mềm có thể tính tổng chiều dài của nhiều net được kết nối qua một linh kiện kết cuối, cũng như khoảng cách đi qua linh kiện kết cuối đó.

Bảng điều khiển PCB có chế độ xSignal được dùng để kiểm tra và quản lý các xSignal. Bảng điều khiển này cũng cung cấp thông tin về chiều dài tín hiệu, tô sáng các xSignal gần đạt giới hạn (màu vàng) hoặc không đáp ứng (màu đỏ) các ràng buộc thiết kế áp dụng. Trong hình bên dưới, chiều dài các xSignal của cặp vi sai CLK1 chênh lệch nhau vượt quá mức cho phép của quy tắc thiết kế khớp chiều dài đang áp dụng. Bảng điều khiển có Signal Length, thể hiện chiều dài chính xác từ điểm đến điểm. Những sai lệch về chiều dài thường gặp, chẳng hạn do đường mạch nằm trong pad và các đoạn đường mạch chồng lên nhau, được xử lý; đồng thời, khoảng cách chính xác mà via đi qua được sử dụng để tính chiều dài tín hiệu.

Sử dụng chế độ xSignals của bảng điều khiển PCB để quản lý và kiểm tra các xSignal. Lưu ý đường mảnh; đường này biểu thị đường đi tín hiệu qua một linh kiện nối tiếp. (Hình ảnh do FEDEVEL Open Source cung cấp, www.fedevel.com)

Xác định các thuộc tính đi dây

Main page: Đi dây có kiểm soát trở kháng

Trước đây, người thiết kế bo mạch thường xác định chiều rộng và độ dày của đường mạch bằng cách nhập kích thước chiều rộng và chọn độ dày đồng cho lớp đó. Cách này nhìn chung là đủ vì bạn chỉ cần đảm bảo đường mạch có khả năng tải dòng và duy trì khoảng cách cách điện cần thiết theo điện áp. Tuy nhiên, cách tiếp cận này không đủ cho các tín hiệu tốc độ cao trong thiết kế; với những tín hiệu này, bạn cần kiểm soát trở kháng của đường mạch.

Đi dây có kiểm soát trở kháng là việc thiết lập kích thước đường mạch và các đặc tính vật liệu của bo mạch để đạt được một giá trị trở kháng cụ thể. Điều này được thực hiện bằng cách xác định một cấu hình trở kháng phù hợp, sau đó gán cấu hình đó cho các net tốc độ cao quan trọng trong các quy tắc thiết kế đi dây.

Xác định cấu hình trở kháng

Main page: Thiết lập cấu trúc lớp cho việc đi dây có kiểm soát trở kháng

Các cấu hình trở kháng được xác định trong Layer Stack Manager (Design » Layer Stack Manager) của trình biên tập PCB. Layer Stack Manager mở trong một trình biên tập tài liệu, tương tự như trang sơ đồ nguyên lý, PCB và các loại tài liệu khác.

Sau khi thiết lập các thuộc tính lớp, hãy chuyển sang tab Layer Stack Manager's Impedance để thêm hoặc chỉnh sửa cấu hình trở kháng đơn hoặc vi sai.

Một cấu hình trở kháng 50Ω được xác định cho các net riêng lẻ đi dây trên lớp trên cùng; di con trỏ lên hình để hiển thị các thiết lập của cùng cấu hình đó cho lớp L3.

Thiết lập các quy tắc thiết kế

Trở kháng đường mạch được quyết định bởi chiều rộng và chiều cao của đường mạch, cùng các đặc tính của vật liệu điện môi xung quanh. Dựa trên các đặc tính vật liệu được xác định trong Layer Stack Manager, chiều rộng đường mạch cần thiết sẽ được tính toán khi tạo từng cấu hình trở kháng. Tùy thuộc vào đặc tính vật liệu, chiều rộng có thể thay đổi khi chuyển lớp đi dây. Yêu cầu thay đổi chiều rộng khi chuyển lớp đi dây này được quản lý tự động bằng quy tắc thiết kế đi dây tương ứng, được thiết lập trong Trình biên tập quy tắc và ràng buộc PCB (Design » Rules).

Trong hầu hết các thiết kế bo mạch, sẽ có một tập hợp net cụ thể cần được đi dây có kiểm soát trở kháng. Cách tiếp cận phổ biến là tạo một lớp net hoặc lớp cặp vi sai chứa các net này, rồi tạo quy tắc đi dây áp dụng cho lớp đó, như minh họa trong các hình bên dưới.

Thông thường, bạn xác định thủ công chiều rộng tối thiểu, tối đa và ưu tiên trong phần thiết lập ràng buộc phía trên để áp dụng cho tất cả các lớp, hoặc xác định riêng cho từng lớp trong bảng lớp. Đối với đi dây có kiểm soát trở kháng, thay vào đó, hãy bật tùy chọn Use Impedance Profile, rồi chọn cấu hình trở kháng cần dùng từ danh sách thả xuống. Khi thực hiện thao tác này, vùng Constraints của quy tắc sẽ thay đổi. Điều đầu tiên bạn sẽ nhận thấy là vùng các lớp khả dụng của quy tắc thiết kế không còn hiển thị tất cả các lớp tín hiệu trong bo mạch nữa mà chỉ hiển thị những lớp được bật trong cấu hình trở kháng đã chọn. Các giá trị chiều rộng ưu tiên (và khoảng cách cặp vi sai) sẽ được cập nhật theo chiều rộng (và khoảng cách) đã tính toán cho từng lớp. Không thể chỉnh sửa các giá trị ưu tiên này, nhưng có thể chỉnh sửa các giá trị tối thiểu và tối đa; hãy đặt chúng thành các giá trị nhỏ hơn/lớn hơn phù hợp.

Quy tắc thiết kế chiều rộng đường mạch

Đối với các net tín hiệu đơn, chiều rộng đường mạch được xác định bằng quy tắc thiết kế Chiều rộng đường mạch.

Khi bạn chọn sử dụng cấu hình trở kháng, các lớp khả dụng và chiều rộng ưu tiên sẽ do cấu hình đã chọn quyết định.

Quy tắc thiết kế đi dây cặp vi sai

Việc đi dây cặp vi sai được kiểm soát bằng quy tắc thiết kế Đi dây cặp vi sai.

Đối với một cặp vi sai, các lớp khả dụng, chiều rộng ưu tiên và khoảng cách ưu tiên sẽ do cấu hình đã chọn quyết định.

► Tìm hiểu thêm về Đi dây cặp vi sai

Chọn trở kháng

Vậy làm thế nào để biết nên chọn trở kháng mục tiêu nào? Giá trị này thường được quyết định bởi trở kháng nguồn đặc trưng của họ logic hoặc công nghệ đang sử dụng. Ví dụ, logic ECL có trở kháng đặc trưng 50Ω, còn TTL có trở kháng nguồn trong khoảng từ 70Ω đến 100Ω. Từ 50Ω đến 60Ω là khoảng trở kháng mục tiêu phổ biến trong nhiều thiết kế, còn với các cặp vi sai, trở kháng vi sai thường là 90Ω hoặc 100 Ω. Hãy nhớ rằng trở kháng càng thấp thì dòng tiêu thụ càng lớn; trở kháng càng cao thì khả năng phát xạ nhiễu điện từ (EMI) càng lớn và tín hiệu càng dễ bị ảnh hưởng bởi nhiễu xuyên âm.

Một cặp vi sai 100Ω cũng có thể được xem là hai đường mạch tín hiệu đơn 50Ω có cùng chiều dài. Điều này không hoàn toàn chính xác do có sự ghép giữa hai đường mạch; khi chúng càng gần nhau, sự ghép càng mạnh, làm giảm trở kháng vi sai của cặp. Để duy trì trở kháng vi sai 100Ω , có thể giảm chiều rộng của mỗi đường mạch, qua đó làm tăng nhẹ trở kháng đặc trưng của từng đường mạch trong cặp thêm vài ôm.

Xác định các thuộc tính của bo mạch

Main page: Quản lý cấu trúc lớp

Vật liệu sử dụng cho các lớp trong bo mạch, kích thước của chúng, số lượng và thứ tự sắp xếp các lớp đều được xác định trong Trình quản lý cấu trúc lớp. Tại đây, bạn thiết lập các lớp cần thiết để chế tạo bo mạch hoàn chỉnh, bao gồm các lớp đồng tín hiệu và lớp mặt phẳng đồng, các lớp điện môi ngăn cách các lớp đồng, các lớp phủ và lớp ký hiệu linh kiện.

Tất cả các lớp được chế tạo đều được xác định trong tab Cấu trúc lớp của Trình quản lý cấu trúc lớp.

Thiết lập via

Main page: Xác định các loại via

Như đã đề cập trong phần tổng quan của trang này, via ảnh hưởng đến trở kháng của đường tín hiệu và là một yếu tố quan trọng cần cân nhắc trong thiết kế tốc độ cao. Ngoài chiều dài, đường kính lỗ và diện tích pad via ảnh hưởng đến trở kháng mà tín hiệu gặp phải, mọi phần không sử dụng của thân via đều có thể hoạt động như một nhánh cụt, góp phần gây phản xạ tín hiệu. Để kiểm soát vấn đề này, có thể chế tạo nhiều kiểu via kết nối giữa các lớp, bao gồm via mù, via chôn, microvia (µVia) và via bỏ lớp. Altium Designer hỗ trợ tất cả các loại via này.

Via được định nghĩa như một phần của cấu trúc xếp lớp, trong tab Layer Stack Manager's Via Types. Phần mềm cũng hỗ trợ khoan ngược các phần thân via không sử dụng; các thiết lập này được định nghĩa trong tab Layer Stack Manager's Back Drills (Tìm hiểu thêm về cấu hình bo mạch để khoan ngược).

Tất cả các loại via có thể chế tạo đều có thể được định nghĩa trong tab Via Types của Layer Stack Manager.

Các nghiên cứu định lượng đã được thực hiện để tìm hiểu tác động của via, chẳng hạn như tài liệu hướng dẫn ứng dụng AN529 của Altera, Các kỹ thuật tối ưu hóa via cho thiết kế kênh tốc độ cao.

Tổng hợp nghiên cứu này và các tài liệu tham khảo khác, dưới đây là những hướng dẫn giúp giảm thiểu tác động của via:

• Giảm kích thước vành khuyên của via tại vị trí đường tín hiệu kết nối với via. Tài liệu hướng dẫn ứng dụng đề xuất đường kính via/đường kính lỗ là 20/10 mil (0,5/0,25 mm) đối với via được khoan cơ khí.
• Loại bỏ các vành khuyên không sử dụng (còn gọi là NFP, hay pad không có chức năng) trên những lớp mà via không kết nối tới. Sử dụng lệnh Tools » Remove Unused Pad Shapes để thực hiện việc này.
• Tăng khoảng hở từ thân via đến các lớp mặt phẳng liền kề. Khoảng hở này được kiểm soát bằng quy tắc thiết kế khoảng hở mặt phẳng nguồn; tài liệu hướng dẫn ứng dụng đề xuất khoảng hở từ 40 đến 50 mil (1,0 đến 1,25 mm). Lưu ý rằng điều này làm tăng kích thước các vùng khoét trên những lớp mặt phẳng đó.
• Đặt các via nối liên lớp sát với via tín hiệu bất cứ khi nào đường tín hiệu chuyển lớp khiến đường hồi dòng chuyển sang một lớp khác. Nếu lớp mặt phẳng tham chiếu mới có cùng điện áp với mặt phẳng tham chiếu ban đầu, các mặt phẳng đó cần được nối với nhau bằng một via, nằm trong phạm vi 35 mil (0,9 mm) tính từ via tín hiệu (từ tâm đến tâm).
• Khi đường tín hiệu chuyển lớp và lớp mặt phẳng tham chiếu mới có điện áp khác, hãy đặt tụ khử ghép sát via tín hiệu. Tụ này khử ghép trực tiếp giữa 2 mặt phẳng, bất kể điện áp trên chúng là bao nhiêu. Lưu ý rằng giải pháp này có thể làm nhiễu ghép từ mặt phẳng này sang mặt phẳng kia, vì vậy chỉ nên sử dụng như biện pháp cuối cùng để giảm diện tích vòng hồi dòng.
• Loại bỏ các nhánh cụt của via (phần chiều dài via dư ra ngoài lớp mà đường tín hiệu kết nối với via). Việc này được thực hiện bằng cách sử dụng các via mù và via chôn phù hợp, hoặc khoan ngược via trong quá trình chế tạo.

Quản lý đường hồi dòng cho tín hiệu tốc độ cao

Mỗi tín hiệu tốc độ cao trong thiết kế đều cần có đường hồi dòng chất lượng tốt. Bất cứ khi nào đường hồi dòng lệch hướng và không chạy bên dưới đường tín hiệu, một vòng dòng điện sẽ hình thành và gây ra nhiễu điện từ (EMI), với mức độ liên quan trực tiếp đến diện tích của vòng.

Tạo mặt phẳng nguồn

• Có thể tạo mặt phẳng nguồn từ một lớp mặt phẳng hoặc từ một lớp tín hiệu được phủ bằng một hay nhiều vùng đổ đồng đa giác.
• Tạo mặt phẳng nguồn bằng một lớp mặt phẳng:
  • Các lớp mặt phẳng được thêm trong Layer Stack Manager; nhấp chuột phải vào một lớp hiện có để Insert layer above hoặc Insert layer below nhằm thêm một lớp mặt phẳng mới.
  • Khi lớp mặt phẳng được chọn làm lớp đang hoạt động, nhấp đúp vào vị trí bất kỳ trong mặt phẳng để mở hộp thoại Split Plane, nơi bạn có thể gán net.
  • Phần mềm tự động lùi mép mặt phẳng vào so với mép bo mạch một khoảng được chỉ định trong cột Pullback Distance của lớp đó trong Layer Stack Manager. Nếu cột đó không hiển thị, hãy nhấp chuột phải vào tiêu đề của một cột hiện có để truy cập lệnh Select Columns.
  • Có thể chia một lớp mặt phẳng thành các vùng riêng biệt bằng cách đặt các đường (Place » Line). Nhấn Tab sau khi bắt đầu đặt đoạn thẳng đầu tiên để thiết lập độ rộng của đường phân chia. Đặt các đoạn thẳng từ mép bo mạch này đến mép bo mạch kia, hoặc tạo một hình khép kín để tạo vùng đảo. Phần mềm sẽ tự động phát hiện các hình riêng biệt được tạo bởi các đường phân chia; nhấp đúp vào từng hình để gán hình đó cho một net.
• Tạo mặt phẳng nguồn bằng các vùng đổ đồng đa giác trên một lớp tín hiệu:
  • Các lớp tín hiệu được thêm trong Layer Stack Manager; nhấp chuột phải vào một lớp hiện có để Insert layer above hoặc Insert layer below nhằm thêm một lớp tín hiệu mới.
  • Nếu cần các vùng nguồn riêng biệt, cách đơn giản hơn có thể là phủ toàn bộ lớp bằng một vùng đổ đồng đa giác rồi cắt vùng đó (Place » Slice Polygon Pour). Nhấn Tab sau khi bắt đầu đặt đường cắt để mở hộp thoại Line Constraints, nơi bạn có thể thiết lập độ rộng đường cắt — độ rộng này sẽ trở thành khoảng cách giữa hai vùng đổ đồng đa giác được tạo ra sau khi cắt. Đường cắt phải bắt đầu và kết thúc ở bên ngoài vùng đổ đồng đa giác.
  • Để đổ lại đồng cho một vùng đa giác, nhấp chuột phải và chọn Polygon Actions » Repour Selected từ menu ngữ cảnh. 
  • Cũng có thể tạm ẩn các vùng đổ đồng đa giác; nhấp chuột phải và chọn lệnh tương ứng từ Polygon Actions menu con. Sử dụng tính năng này khi bạn cần di chuyển linh kiện và đường mạch.
• Việc hiển thị các net khác nhau bằng các màu khác nhau có thể hữu ích, như minh họa trong các hình bên dưới. Có thể thực hiện việc này trong sơ đồ nguyên lý hoặc PCB; tìm hiểu thêm về Áp dụng màu cho các net.

  Hình đầu tiên là một lớp mặt phẳng được chia thành các vùng 3v3 và 5v0; hình thứ hai là một lớp tín hiệu có một vùng đổ đồng đa giác 3v3 và một vùng đổ đồng đa giác 5v0. Các net đã được gán màu và bật chế độ tô sáng.

Mặt phẳng làm đường hồi dòng tín hiệu

Một đường hồi dòng chất lượng tốt cần đáp ứng điều kiện sau:

• Không có chỗ đứt, đường phân chia hoặc vùng khoét (lỗ hở trong mặt phẳng do via hoặc chân linh kiện xuyên lỗ tạo ra) bên dưới đường tín hiệu trên mặt phẳng cung cấp đường hồi dòng (mặt phẳng gần tín hiệu đang xét nhất).
• Chiều rộng lý tưởng của đường hồi dòng bằng 3 lần chiều rộng đường mạch tín hiệu hoặc 3 lần khoảng cách từ đường mạch đến mặt phẳng, tùy giá trị nào nhỏ hơn. Mặc dù mật độ dòng điện lớn nhất nằm ngay bên dưới đường mạch tín hiệu, dòng điện cũng lan ra mặt phẳng ở hai bên đường mạch, với khoảng 95% dòng điện chạy trong phạm vi bằng 3 lần chiều rộng đường mạch. Các chỗ gián đoạn trên mặt phẳng trong vùng này làm tăng trở kháng của đường hồi dòng, và bất kỳ sự lệch hướng nào của đường hồi dòng cũng sẽ tạo thành một vòng lặp. Xét về tính toàn vẹn tín hiệu, sự gia tăng trở kháng đường hồi dòng này ảnh hưởng đến chất lượng tín hiệu tương đương với việc tăng trở kháng của đường tín hiệu.
• Diện tích vòng lặp đã được giảm thiểu. Nhìn chung, giảm diện tích vòng lặp quan trọng hơn việc giảm thiểu chiều dài đường mạch tín hiệu. Nếu đường hồi dòng gặp một vùng khuyết đồng, hãy cân nhắc đi lại đường mạch tín hiệu cho phù hợp với đường hồi dòng hiện có. 
• Khi mặt phẳng nguồn đóng vai trò là đường hồi dòng, năng lượng hồi về cuối cùng sẽ đi xuống đất qua tụ điện khử ghép. Hãy cân nhắc kỹ vị trí của các tụ điện khử ghép gần chân nguồn phát tín hiệu để giảm thiểu kích thước của mọi vòng lặp hình thành.

Quản lý mặt phẳng chia tách và nhiều mặt phẳng nguồn, đất

Nhìn chung, mọi người đều thống nhất rằng không nên chia tách mặt phẳng đất trừ khi có yêu cầu cụ thể và bạn hiểu cách xác định cũng như quản lý việc chia tách đó. Thay vào đó, nên bố trí linh kiện sao cho các linh kiện gây nhiễu tách biệt với các linh kiện ít nhiễu, đồng thời nhóm các linh kiện theo đường nguồn mà chúng sử dụng.

Các điểm khác cần lưu ý về mặt phẳng nguồn và đất bao gồm:

• Nếu thiết kế yêu cầu chia tách một phần mặt phẳng đất, các tín hiệu đi qua những khu vực đó phải được đi dây qua phần cầu nối (vùng không có khe chia tách bên dưới).
• Nếu muốn giảm thiểu nhiễu mạch, bạn nên sử dụng thêm các mặt phẳng đất thay vì chia tách một mặt phẳng và, nếu có thể, bố trí các lớp mặt phẳng cho cả đường nguồn và đường đất của từng bộ nguồn ổn áp. 
• Nếu thiết kế có nhiều đường nguồn, mỗi đường được phân phối trên một mặt phẳng riêng, hãy đảm bảo mỗi mặt phẳng nguồn chỉ tham chiếu đến mặt phẳng đất của chính nó. Không để mặt phẳng nguồn chồng lấn (tham chiếu) lên mặt phẳng đất của một đường nguồn khác. Điều này tạo ra ghép điện dung, cho phép nhiễu truyền từ nguồn này sang nguồn khác.
• Nếu mặt phẳng liền kề là mặt phẳng nguồn cần chia thành các vùng điện áp khác nhau, bạn có thể cần mắc tụ khử ghép trực tiếp giữa hai vùng điện áp để tạo đường hồi dòng phù hợp.

Hiển thị trực quan các mặt phẳng chia tách

Để hỗ trợ kiểm tra trực quan đường hồi dòng, bạn có thể cấu hình chế độ hiển thị để dễ dàng kiểm tra đường hồi dòng bên dưới các đường mạch quan trọng hơn.

Kiểm tra xem tín hiệu có đi qua đường chia tách khi chạy qua các vùng điện áp khác nhau trên mặt phẳng hay không. Bốn net được tô sáng đi qua một khe chia tách trên mặt phẳng nguồn VCC, tạo ra sự gián đoạn trong đường hồi dòng của các tín hiệu đó.

Để thực hiện việc này:

• Gán màu cho từng net nguồn, tìm hiểu thêm tại Áp dụng màu cho các net.
• Giảm số lớp hiển thị để chỉ hiển thị các lớp tín hiệu và mặt phẳng có liên quan. Có thể lưu nhóm lớp này dưới dạng một bộ lớp, tìm hiểu thêm về cách tạo bộ lớp.
• Chuyển sang lớp tín hiệu và Ctrl+Click trên net cần quan tâm để tô sáng net đó (kết hợp Shift khi nhấp để tô sáng nhiều net). Ưu điểm của tô sáng so với chọn là trạng thái tô sáng được duy trì, nên các net vẫn được tô sáng khi bạn nhấp vào vị trí khác; nhấn Shift+C để xóa nhóm tô sáng hiện tại.
• Việc tô sáng được thực hiện bằng cách làm mờ các đối tượng còn lại trong không gian thiết kế; mức Dimmed Objects được thiết lập trong mục Mask and Dim Settings của bảng View Configuration.
• Đặt lớp mặt phẳng làm lớp hiện hành.

Các net của bạn sẽ nổi bật, và mọi khe chia tách hoặc chỗ gián đoạn nằm trên đường hồi dòng, chẳng hạn như đường chia tách hay vùng khuyết đồng do pad xuyên lỗ và via tạo ra, sẽ dễ nhìn thấy hơn. 

Phát hiện chỗ gián đoạn trên đường hồi dòng

Có thể phát hiện các chỗ gián đoạn hoặc thắt hẹp trên đường hồi dòng bằng quy tắc thiết kế Return Path. Quy tắc thiết kế Return Path kiểm tra tính liên tục của đường hồi dòng tín hiệu trên các lớp tham chiếu được chỉ định ở phía trên hoặc phía dưới các tín hiệu thuộc phạm vi áp dụng của quy tắc. Đường hồi dòng có thể được tạo từ các vùng tô đồng, vùng đồng và vùng đổ đồng polygon đặt trên lớp tín hiệu tham chiếu, hoặc có thể là một lớp mặt phẳng.

Các lớp đường hồi dòng là các lớp tham chiếu được xác định trong Impedance Profile đã chọn trong quy tắc thiết kế Return Path. Các lớp này được kiểm tra để đảm bảo Minimum Gap được chỉ định (chiều rộng vượt ra ngoài mép đường tín hiệu) được duy trì dọc theo đường đi của tín hiệu. Thêm quy tắc thiết kế Return Path mới trong nhóm quy tắc High Speed.

Hình bên dưới cho thấy các lỗi đường hồi dòng được phát hiện đối với tín hiệu NetX, với thiết lập Minimum Gap là 0.1mm. Có thể dễ dàng xác định vị trí lỗi Return Path hơn bằng cách cấu hình DRC Violation Display Style để hiển thị chi tiết vi phạm nhưng không hiển thị lớp phủ vi phạm, trong hộp thoại Preferences – xem hình. Thao tác này làm nổi bật chính xác các vị trí không đáp ứng quy tắc, thay vì toàn bộ đối tượng vi phạm. 

Kiểm tra via đường hồi dòng

Khi Max Stitch Via Distance được xác định trong quy tắc, sự hiện diện của via đường hồi trong khoảng cách đã chỉ định sẽ được kiểm tra trong quá trình DRC hàng loạt.

Ví dụ về vi phạm ràng buộc khoảng cách via nối tối đa. Ở đây, một via của net DQS4R_N không có via đường hồi trong khoảng cách đã chỉ định.

Cấu hình và đi dây cặp vi sai

Main pages: Đi dây cặp vi sai, Đi dây có kiểm soát trở kháng

Có thể xác định các cặp vi sai trong quá trình vẽ sơ đồ nguyên lý hoặc sau khi thiết kế đã được chuyển sang bố trí bo mạch. Yêu cầu cốt lõi khi xác định một cặp trên sơ đồ nguyên lý là thêm _P hoặc _N vào cuối tên net của từng net liên quan. Các cặp vi sai được nhận diện trên sơ đồ nguyên lý bằng cách đặt Differential Pair directive trên từng net hoặc đặt một đối tượng này trên Blanket directive, trong đó chỉ thị Blanket bao phủ một nhóm nhãn net kiểu vi sai nằm bên trong, như minh họa bên dưới.

Có thể dùng Blanket để cấu hình nhiều net làm thành viên của các cặp vi sai.

Làm việc với cặp vi sai:

• Trong trình biên tập PCB, có thể xác định các cặp vi sai ở chế độ Differential Pair Editor của bảng PCB. Để đơn giản hóa việc xác định các quy tắc thiết kế áp dụng cho cặp vi sai, có thể gán chúng vào các lớp net hoặc lớp cặp vi sai; cả hai loại lớp này đều được xác định trong Object Class Explorer.
• Để đi dây cặp vi sai có kiểm soát trở kháng, hãy tạo một cấu hình trở kháng trong Layer Stack Manager. Tìm hiểu thêm về Đi dây có kiểm soát trở kháng.
• Các thuộc tính đi dây cặp vi sai được xác định bởi quy tắc thiết kế Differential Pair Routing.
• Để đi dây cặp vi sai, hãy dùng lệnh đi dây Interactive Differential Pair. Nhấp vào pad _P hoặc _N để bắt đầu đi dây, sau đó dùng Spacebar để chuyển lần lượt qua các dạng đi dây thoát có sẵn. Cách thức đi dây tương tự như đi dây một net; nhấn Shift+F1 để xem danh sách phím tắt đi dây tương tác. Khi đến gần các pad đích, nhấn Ctrl+Click để hoàn tất đường dây tới các pad.

Các quy tắc kinh nghiệm cho cặp vi sai:

• Cân bằng chiều dài là yếu tố then chốt để cặp vi sai hoạt động hiệu quả; hãy giữ độ chênh lệch chiều dài trong dung sai phù hợp với công nghệ truyền tín hiệu. Ví dụ, cân bằng chiều dài các cặp USB 3.x với dung sai từ 5 đến 10 mil. Một quy tắc kinh nghiệm khác là giữ độ lệch trễ do chênh lệch chiều dài trong phạm vi 20% thời gian sườn lên của tín hiệu. Truyền tín hiệu vi sai hoạt động nhờ năng lượng hồi truyền ngược qua đường còn lại của cặp; chiều dài càng chênh lệch thì lượng năng lượng hồi qua lớp mặt phẳng gần nhất thay vì qua đường còn lại càng lớn.

• Sự gián đoạn liên kết ghép, chẳng hạn khi hai đường của cặp đi vòng qua hai phía của một vật cản, sẽ làm tăng trở kháng. Có thể đi dây toàn bộ cặp với liên kết ghép lỏng hơn (ví dụ, khoảng cách bằng 2 lần độ rộng đường tín hiệu) để giảm mức biến thiên trở kháng do gián đoạn liên kết ghép.

• Giữ các đường dây có khả năng gây nhiễu ở xa, đặc biệt trên các lớp bề mặt; nên duy trì khoảng cách bằng 3 lần độ rộng đường tín hiệu đối với các net có khả năng gây nhiễu.

• Theo quy tắc chung, nên duy trì khoảng cách giữa cặp vi sai và các tín hiệu khác bằng 2 lần độ rộng đường tín hiệu.

• Giữ các vùng đổ đồng đa giác nối đất trên cùng lớp cách xa ít nhất 3 lần độ rộng đường tín hiệu.

• Các phản xạ do via và các điểm gián đoạn ghép nối gây ra được kiểm soát bằng cách đi dây có kiểm soát trở kháng; điều này đòi hỏi một mặt phẳng tham chiếu liên tục bên dưới đường truyền tín hiệu.

• Giảm khoảng cách giữa lớp tín hiệu và mặt phẳng tham chiếu để tăng khả năng chống nhiễu xuyên âm.

Kiểm soát và tinh chỉnh chiều dài đường dây

Main pages: Tinh chỉnh chiều dài, Quy tắc thiết kế chiều dài, Quy tắc thiết kế khớp chiều dài

Một yêu cầu quan trọng khi quản lý tín hiệu tốc độ cao trên bo mạch là kiểm soát và tinh chỉnh chiều dài đường dây của chúng.

• Chiều dài tuyệt đối có thể được giám sát bằng quy tắc thiết kế chiều dài, còn chiều dài tương đối giữa các đường dây được giám sát bằng quy tắc thiết kế khớp chiều dài.
• Có thể kiểm tra chiều dài hiện tại của một nhóm net và mức độ tuân thủ các quy tắc thiết kế áp dụng trong bảng PCB ở chế độ Nets (như minh họa bên dưới).
• Nếu đã xác định quy tắc Length và/hoặc Matched Length, bạn có thể giám sát chiều dài trong khi đi dây tương tác hoặc tinh chỉnh chiều dài bằng cách hiển thị thước đo tinh chỉnh chiều dài (Length Tuning Gauge) (Shift+G).
• Phần mềm hỗ trợ tính đến độ trễ do chiều dài chân bên trong vỏ linh kiện gây ra; để tìm hiểu thêm, hãy đọc về Độ trễ chân trong vỏ linh kiện.
• Các net có linh kiện mắc nối tiếp trên đường truyền được quản lý bằng cách xác định xSignals.

Quy tắc thiết kế

• Managing the Overall Route Lengths - tổng chiều dài đường dây của một net hoặc một nhóm net có thể được giám sát bằng quy tắc thiết kế chiều dài. Quy tắc thiết kế chiều dài quy định chiều dài tối thiểu và tối đa cho phép. Nếu chiều dài tín hiệu nhỏ hơn mức tối thiểu cho phép, giá trị này sẽ được tô vàng trong bảng PCB (ở chế độ Nets); chiều dài tín hiệu lớn hơn mức tối đa cho phép sẽ được tô đỏ.
• Managing the Relative Route Lengths - chiều dài tương đối giữa các đường dây trong một nhóm net có thể được giám sát bằng quy tắc thiết kế khớp chiều dài. Quy tắc thiết kế khớp chiều dài có một giá trị dung sai và lấy đường dây dài nhất trong nhóm net mục tiêu làm chiều dài tham chiếu. Chiều dài tín hiệu được tô vàng trong bảng cho biết chiều dài của tín hiệu này nhỏ hơn chiều dài đường dây dài nhất trừ đi dung sai. Màu đỏ cho biết chiều dài của tín hiệu này lớn hơn chiều dài đường dây dài nhất. 

Để hiểu cách xử lý các thiết lập của hai quy tắc này khi cả hai cùng có trong một thiết kế, hãy tham khảo trang Tinh chỉnh chiều dài.

Giám sát chiều dài đường dây

Chiều dài đường dây hiện tại được hiển thị ở chế độ Nets của bảng PCB và được cập nhật khi bạn đi dây. Giá trị chiều dài Routed sẽ chuyển sang màu vàng khi gần đạt chiều dài mục tiêu và chuyển sang màu đỏ nếu vượt quá.

Nếu đã xác định quy tắc Length và/hoặc Matched Length, bạn có thể giám sát chiều dài trong khi đi dây tương tác hoặc tinh chỉnh chiều dài bằng cách hiển thị thước đo tinh chỉnh chiều dài. Trong khi đi dây, hãy dùng phím tắt Shift+G để bật hoặc tắt thước đo.

Thước đo hiển thị chiều dài đã đi dây hiện tại dưới dạng số phía trên thanh trượt, còn thanh trượt thể hiện chiều dài ước tính. Trong khi tinh chỉnh chiều dài, Estimated Length = Current Routed Length; nếu bạn sử dụng thước đo trong khi đi dây tương tác thì Estimated Length = Routed Length + distance to target (length of connection line).

Các thiết lập của thước đo được tính toán từ các ràng buộc do những quy tắc áp dụng xác định.

• Giá trị tối thiểu của thước đo (mép trái thước đo) là 45 (MinLimit thấp nhất)
• Giá trị tối đa của thước đo (mép phải thước đo) là 48 (MaxLimit cao nhất)
• Vạch màu vàng bên trái (MinLimit cao nhất) là 46.58
• Vạch màu vàng bên phải (MaxLimit thấp nhất) là 47.58 (bị vạch màu xanh lá che khuất trong hình trên)
• Vạch màu xanh lá (TargetLength) là 47.58 (chiều dài đường dây của net dài nhất trong nhóm, bằng MaxLimit)
• Thanh trượt màu xanh lá và giá trị số hiển thị bên trên (chiều dài đường dây hiện tại) là 47.197.

Tinh chỉnh chiều dài đường dây

Có thể tinh chỉnh chiều dài đường dây sau khi hoàn tất đi dây bằng lệnh Interactive Length Tuning hoặc lệnh Interactive Diff Pair Length Tuning (menu Route). Các lệnh này thêm những đoạn uốn lượn vào đường dây, với ba kiểu hình dạng để lựa chọn.

Nếu có cả quy tắc Length và Matched Length áp dụng, công cụ tinh chỉnh chiều dài sẽ xem xét cả hai quy tắc và xác định tập hợp ràng buộc chặt chẽ nhất. Vì vậy, nếu chiều dài tối đa do quy tắc Length quy định ngắn hơn chiều dài lớn nhất mà quy tắc Matched Length nhắm đến, quy tắc Length sẽ được ưu tiên và chiều dài của quy tắc này sẽ được sử dụng khi tinh chỉnh.

Để xem những quy tắc nào đang được áp dụng hoặc thay đổi thuộc tính của đoạn uốn lượn trong khi tinh chỉnh chiều dài, hãy nhấn Tab để mở chế độ Interactive Length Tuning của bảng Properties, như minh họa bên dưới. Lưu ý Target Length, đây là Max Limit của các thiết lập quy tắc áp dụng nghiêm ngặt nhất.

Nhấn Tab trong khi tinh chỉnh chiều dài để mở bảng ở chế độ Interactive Length Tuning, tại đây bạn có thể chọn chế độ chiều dài mục tiêu và điều chỉnh các tham số của đoạn uốn lượn.

Để tinh chỉnh chiều dài của một net, hãy chạy lệnh rồi nhấp vào vị trí bất kỳ dọc theo net. Di chuyển con trỏ theo đường đi của đường dây; các đoạn uốn lượn để tinh chỉnh sẽ được thêm vào khi bạn di chuyển. Các đoạn tinh chỉnh sẽ tiếp tục được thêm cho đến khi đáp ứng yêu cầu về chiều dài do các quy tắc thiết kế áp dụng quy định. Nếu con trỏ di chuyển ra ngoài phạm vi của các đoạn uốn lượn, những đoạn này sẽ biến mất; khi con trỏ quay lại bên trong phạm vi đó, chúng sẽ xuất hiện trở lại.

Tìm hiểu thêm về Tinh chỉnh chiều dài.

Kết luận

Mặc dù không thể xây dựng một bộ quy tắc chung áp dụng cho mọi thiết kế tốc độ cao, bạn vẫn có thể tuân theo các phương pháp thiết kế tốt để giúp thiết kế tốc độ cao của mình thành công. Có nhiều chuyên gia trong ngành cung cấp các khóa đào tạo thiết thực và phổ biến về thiết kế tốc độ cao. Hãy sử dụng các liên kết bên dưới để tìm hiểu thêm và tìm kiếm các lựa chọn đào tạo chuyên sâu.

Tài liệu tham khảo

Tác giả trân trọng ghi nhận những đóng góp của các chuyên gia trong ngành dưới đây; trang này là một nỗ lực tổng hợp kiến thức của họ.

Các bài viết của Douglas Brooks

• Thời gian lan truyền trên đường vi dải
• Chia tách mặt phẳng cho tốc độ và nguồn điện
• Hiệu ứng bề mặt
• Quy tắc thiết kế đường mạch vi sai - Sự thật và ngộ nhận

Các bài viết của Tiến sĩ Howard Johnson

• Điện cảm của via
• Cấu trúc xếp chồng 10 lớp

Sách và bài viết của Lee W. Ritchey

• Đúng ngay từ lần đầu
• Phân tích về truyền tín hiệu vi sai và các yêu cầu thiết kế
•  Vật liệu laminate PCB ảnh hưởng đến tốc độ dữ liệu cao, Phần 1, Phần 2

Các bài viết của In-Circuit Design - Barry Olney

• Đi dây cặp vi sai
• Sự thật rõ ràng về cầu nối mặt phẳng
• Bố trí linh kiện tại các vị trí quan trọng
• Lập kế hoạch cấu trúc xếp chồng (Phần 1, 2 & 3)
• Cấu trúc xếp chồng hoàn hảo

Các phương pháp tối ưu trong thiết kế bo mạch - Tim Jarvis RadioCAD Limited

Bố trí PCB - Trang web Learn EMC

Các bài viết của Keith Armstrong, Trung tâm Thông tin EMC (yêu cầu đăng ký miễn phí)

Sổ tay về đóng gói điện tử - Glenn R. Blackwell

Sổ tay mạch in - Clyde Coombs và Happy Holden

Sổ tay HDI - Happy Holden và các tác giả khác

Các kỹ thuật tối ưu hóa via cho thiết kế kênh tốc độ cao - Tài liệu hướng dẫn ứng dụng AN529 của Altera

Các yếu tố cần cân nhắc khi thiết kế PCB tốc độ cao - Tài liệu hướng dẫn ứng dụng TN 1033 của Lattice Semiconductor 

Đo thời gian lan truyền của tín hiệu - Chris Grachanen, EDN

Tương lai của cấu trúc via HDI, cấp nguồn và quản lý nhiệt trong mạch in thế hệ tiếp theo - Tom Buck TTM Technologies