Các loại quy tắc điện tử

Các quy tắc thiết kế của danh mục Electrical được mô tả bên dưới.

Khoảng hở

Quy tắc mặc định: bắt buộc i

Quy tắc này xác định khoảng hở tối thiểu được phép giữa bất kỳ hai đối tượng nguyên thủy nào trên một lớp đồng. Có thể chỉ định một giá trị khoảng hở duy nhất, hoặc các khoảng hở khác nhau cho các cặp đối tượng khác nhau, thông qua việc sử dụng một Minimum Clearance Matrix chuyên dụng. Cách thứ hai, kết hợp với phạm vi áp dụng quy tắc, mang lại sự linh hoạt để xây dựng một bộ quy tắc khoảng hở ngắn gọn và có mục tiêu, đáp ứng cả những yêu cầu khoảng hở khắt khe nhất.

Ràng buộc

 

 

 

 

 

❯ ❮ Javascript ID: Clearance_Modes_AD24

Các ràng buộc mặc định cho quy tắc Clearance. Có hai chế độ khả dụng. Chế độ Simple được hiển thị ở đây. Các ràng buộc mặc định cho quy tắc Clearance. Có hai chế độ khả dụng. Chế độ Advanced được hiển thị ở đây.

Phạm vi quy tắc trả về một tập hợp các đối tượng, sau đó các ràng buộc được trình bày bên dưới sẽ được áp dụng cho tập hợp đối tượng đó:

• Connective Checking - tập hợp các đối tượng net do phạm vi quy tắc trả về sau đó có thể được thu hẹp thêm theo các cách sau:
  • Different Nets Only - ràng buộc được áp dụng giữa bất kỳ hai đối tượng nguyên thủy nào thuộc các net khác nhau (ví dụ: hai track trên hai net khác nhau).
  • Same Net Only - ràng buộc được áp dụng giữa bất kỳ hai đối tượng nguyên thủy nào thuộc cùng một net (ví dụ: giữa một via và pad trên cùng một net, hoặc hai đoạn track trong cùng một net).
  • Any Net - ràng buộc được áp dụng giữa bất kỳ hai đối tượng nguyên thủy nào thuộc bất kỳ net nào trong thiết kế. Đây là tùy chọn bao quát nhất trong ba tùy chọn và bao gồm cả trường hợp các đối tượng thuộc cùng một net hoặc các net khác nhau.
  • Different Differential Pair - ràng buộc được áp dụng giữa bất kỳ hai đối tượng nguyên thủy nào thuộc các net khác nhau của các cặp vi sai khác nhau (ví dụ: một track trong DiffPair1 và một track trong DiffPair2). Quy tắc không áp dụng giữa các đối tượng nguyên thủy trong hai net của cùng một cặp vi sai (ví dụ: DiffPair1_P và DiffPair1_N). Dùng ràng buộc này để cấu hình khoảng hở giữa các cặp vi sai.

  • Same Differential Pair - ràng buộc được áp dụng giữa bất kỳ hai đối tượng nguyên thủy nào thuộc các net khác nhau trong cùng một cặp vi sai (ví dụ: một track trong TX_P và một track trong TX_N). Dùng ràng buộc này để cấu hình khoảng hở khi các net trong cặp vi sai cần gần nhau hơn so với mức cho phép của quy tắc khoảng hở chung.

    Tìm hiểu thêm về Kiểm tra khoảng hở cặp vi sai

    Đối với một quy tắc Same-Net Only Clearance đã được định nghĩa, cách tiếp cận chung là nếu hai đối tượng đang chạm nhau (tức là đã kết nối), thì chúng không bị coi là vi phạm quy tắc. Ngoại lệ là khi kiểm tra khoảng hở giữa đối tượng via và pad SMD trên cùng một net. Khi via và pad SMD có khoảng hở soldermask, và hai đối tượng này ở quá gần nhau, cầu soldermask giữa chúng có thể biến mất và kem hàn sẽ chảy xuống via trong quá trình hàn, tạo ra mối hàn kém trên pad SMD. Ngay cả khi via và pad SMD được nối với nhau bằng một trace hoặc chồng lấp lên nhau, chúng vẫn bị coi là vi phạm nếu khoảng cách giữa chúng nhỏ hơn khoảng hở Via-SMD Pad trong quy tắc Same-Net Clearance.

    Cấu hình khoảng cách tối thiểu cho phép giữa một via và pad SMD bằng cách đặt giá trị khoảng hở Via-SMD Pad trong quy tắc Same-Net Clearance. Nếu via và pad SMD phải chạm nhau hoặc chồng lấp, bạn cũng cần định nghĩa một quy tắc thiết kế Via Under SMD phù hợp (thuộc danh mục High Speed) và bật ràng buộc Allow Vias under SMD Pads.

• Ignore Pad to Pad Clearances within a footprint - bật/tắt tùy chọn này để chỉ định liệu có bỏ qua khoảng hở giữa các pad trong cùng một footprint linh kiện hay không. Tùy chọn này mặc định bị tắt.
• Minimum Clearance - giá trị khoảng hở tối thiểu bắt buộc. Giá trị nhập vào đây sẽ được sao chép sang tất cả các ô trong Ma trận khoảng hở tối thiểu. Ngược lại, khi một giá trị khoảng hở khác được nhập cho một hoặc nhiều cặp đối tượng trong ma trận, ràng buộc Minimum Clearance sẽ đổi thành N/A, để phản ánh rằng không có một giá trị khoảng hở duy nhất nào được áp dụng trên toàn bộ bo mạch.
• Minimum Clearance Matrix - cung cấp khả năng tinh chỉnh khoảng hở giữa các tổ hợp khoảng hở đối tượng-đối tượng khác nhau trong thiết kế.

Làm việc với Ma trận khoảng hở

Với nhiều người dùng, không có nhiều khác biệt giữa đối tượng nguyên thủy Track và Arc. Và khi nói đến các đối tượng Fill, Region và Polygon, phần lớn người dùng chỉ xem chúng là nhiều “đồng” hơn. Với điều này trong đầu, ma trận khoảng hở tối thiểu cho quy tắc Clearance đã được cải tiến để hoạt động ở hai chế độ:

• Simple - trong chế độ này, các đối tượng Track và Arc (bao gồm cả Track Keepout và Arc Keepout) được gộp thành một mục Track duy nhất. Các đối tượng Fill, Poly và Region (bao gồm cả Fill Keepout và Region Keepout) được gộp thành một mục Copper duy nhất. Chế độ Simple là chế độ mặc định, bất kể bạn mở một thiết kế hiện có hay một thiết kế mới.
• Advanced - đây là chế độ ma trận truyền thống, với đầy đủ tất cả các đối tượng được hiển thị.

Việc định nghĩa các giá trị khoảng hở trong ma trận có thể được thực hiện theo các cách sau:

• Chỉnh sửa một ô - để thay đổi khoảng hở tối thiểu cho một cặp đối tượng cụ thể. Nhấp vào một ô để chọn ô đó và chỉnh sửa.
• Chỉnh sửa nhiều ô - để thay đổi khoảng hở tối thiểu cho nhiều cặp đối tượng:
  • Dùng Ctrl+Click, Shift+Click và Click+Drag để chọn nhiều ô trong một cột.
  • Dùng Shift+Click và Click+Drag để chọn nhiều ô liền kề trong một hàng.
  • Dùng Click+Drag để chọn nhiều ô liền kề trên nhiều hàng và cột.
  • Nhấp vào tiêu đề hàng để nhanh chóng chọn tất cả các ô trong hàng đó.
  • Nhấp vào tiêu đề cột để nhanh chóng chọn tất cả các ô trong cột đó.

Khi đã thực hiện lựa chọn cần thiết (một ô hoặc nhiều ô), việc thay đổi giá trị hiện tại chỉ đơn giản là nhập giá trị mới cần dùng. Để xác nhận giá trị mới nhập, hãy nhấp ra một ô khác hoặc nhấn Enter. Tất cả các ô trong vùng chọn sẽ được cập nhật với giá trị mới.

Ví dụ về chỉnh sửa nhiều ô. Lưu ý rằng do hiện nay đã tồn tại các giá trị khoảng hở khác nhau cho một hoặc nhiều cặp đối tượng, ràng buộc Minimum Clearance đã đổi thành N/A, để phản ánh rằng một giá trị khoảng hở duy nhất không còn được áp dụng cho tất cả các tổ hợp khoảng hở đối tượng-đối tượng nữa.

Kiểm tra khoảng hở từ lỗ đến đối tượng

Người thiết kế có thể kiểm tra khoảng hở giữa mép của các lỗ khoan và các đối tượng đồng lân cận trên các lớp tín hiệu. Điều này đặc biệt hữu ích để ngăn việc đi dây track quá gần một lỗ khoan, vốn có thể bị ảnh hưởng bởi sai lệch vị trí mũi khoan trong quá trình chế tạo bo mạch. Hàng ở cuối ma trận khoảng hở tối thiểu của quy tắc Clearance được dùng để định nghĩa các khoảng hở mong muốn.

Đặt các giá trị khoảng hở để phát hiện mọi đối tượng đồng ở quá gần mép các lỗ khoan trong thiết kế.

Kiểm tra khoảng hở split plane

Người thiết kế cũng có thể kiểm tra khoảng hở giữa các vùng split plane trên các lớp plane bên trong. Cách định nghĩa khoảng hở phụ thuộc vào chế độ mà bạn đang sử dụng cho ma trận khoảng hở tối thiểu:

• Simple mode - chỉ định giá trị khoảng hở split plane-to-split plane cần thiết bằng ô Copper-Copper.
• Advanced mode - chỉ định giá trị khoảng hở split plane-to-split plane cần thiết bằng ô Region-Region.

Một vi phạm sẽ xuất hiện dưới dạng:

Clearance Constraint: (<CurrentClearance> < <DefinedClearance>) Between Split Plane (<NetName>) on <InternalPlaneLayerName> And Split Plane (<NetName>) on <InternalPlaneLayerName>,

ví dụ:

Clearance Constraint: (32.36mil < 34mil) Between Split Plane (GND) on Internal Plane 1 And Split Plane (NetC6) on Internal Plane 1

Kiểm tra khoảng hở giữa các vùng split plane trên một lớp bên trong. Trong trường hợp này, giá trị khoảng hở 34mil đã được nhập vào ô Region-Region, vì các khoảng hở đang được định nghĩa bằng chế độ Advanced của ma trận.

Kiểm tra khoảng hở cặp vi sai

Các cặp vi sai đặt ra những thách thức thiết kế riêng, thường yêu cầu một khoảng hở within-pair cụ thể cũng như một khoảng hở pair-to-pair, và có thể cả quy tắc thứ ba để kiểm soát khoảng hở pair-to-all other nets. Để hỗ trợ điều này, vùng Constraints bao gồm danh sách thả xuống nơi bạn có thể chọn các tùy chọn Same Differential Pair và Different Differential Pair.

Ví dụ, nếu các net bên trong các cặp vi sai yêu cầu khoảng hở chặt hơn so với khoảng hở chung của bo mạch, điều này có thể đạt được bằng cách dùng tùy chọn ràng buộc Same Differential Pair, như minh họa bên dưới. Lưu ý rằng mặc dù phạm vi quy tắc áp dụng cho các đối tượng net All trong thiết kế, cài đặt Constraint sẽ giới hạn để chỉ áp dụng cho các đối tượng trong Same Differential Pair.

Kết quả này cũng có thể đạt được bằng cách đặt phạm vi quy tắc chỉ áp dụng cho các đối tượng cặp vi sai (ví dụ: InAnyDifferentialPair), như minh họa bên dưới. Lưu ý rằng quy tắc này cũng sẽ áp dụng giữa một net trong cặp vi sai với bất kỳ đối tượng net nào khác trong thiết kế, vì vậy cách tiếp cận này chỉ nên được dùng nếu bạn có các quy tắc ưu tiên cao hơn khác định nghĩa các yêu cầu DiffPairNet-to-DiffPairNet và/hoặc DiffPairNet-to-Any. Nếu dùng cách tiếp cận này, độ ưu tiên của các quy tắc cặp vi sai cũng phải được cấu hình chính xác, trong đó quy tắc có yêu cầu khoảng hở chặt hơn phải có độ ưu tiên cao hơn.

Có thể dùng cách tiếp cận tương tự để kiểm soát khoảng hở between các cặp vi sai. Hình ảnh bên dưới cho thấy cách có thể dùng ràng buộc Different Differential Pair để đạt được điều này.

Tương tự ví dụ trước, điều này cũng có thể được thực hiện bằng cách dùng phạm vi quy tắc, thay vì ràng buộc Different Differential Pairs. Hãy nhớ rằng độ ưu tiên quy tắc phải được cấu hình sao cho quy tắc có yêu cầu khoảng hở chặt hơn có độ ưu tiên cao hơn.

Để định nghĩa một khoảng hở khác từ một net cặp vi sai đến bất kỳ đối tượng net nào khác, có thể dùng quy tắc sau.

Điều này có thể được tinh chỉnh thêm để chỉ áp dụng giữa các đối tượng cặp vi sai và các đối tượng không phải cặp vi sai, như minh họa bên dưới.

Tìm hiểu thêm về Định tuyến cặp vi sai. Tìm hiểu thêm về phạm vi áp dụng của các quy tắc thiết kế cặp vi sai.

Áp dụng quy tắc

DRC trực tuyến, Batch DRC, định tuyến tương tác ^#, autorouting ^# và đặt polygon.

Ghi chú

Short-Circuit

Quy tắc mặc định: bắt buộc i

Quy tắc này kiểm tra hiện tượng ngắn mạch giữa các đối tượng primitive trên các lớp đồng (lớp tín hiệu và lớp plane). Ngắn mạch tồn tại khi hai đối tượng có tên net khác nhau chạm vào nhau.

Constraints

Các ràng buộc mặc định cho quy tắc Short-Circuit

Allow Short Circuit - xác định liệu các net đích nằm trong hai phạm vi (full query) của quy tắc có được phép bị ngắn mạch với nhau hay không. Nếu bạn cần hai net khác nhau được nối ngắn với nhau, ví dụ khi kết nối hai hệ thống nối đất trong một thiết kế, hãy đảm bảo tùy chọn này được bật.

Rule Application

Online DRC, Batch DRC và trong quá trình autorouting.

Notes

• Trong Printed Electronics design khi các net khác nhau giao cắt trên các lớp khác nhau, chúng sẽ bị đánh dấu là ngắn mạch. Các điểm giao cắt này được cách ly bằng cách đặt một miếng vá điện môi trên một lớp không dẫn điện.

• Quy tắc này cũng áp dụng cho Wire Bonding. Vi phạm xảy ra khi một dây bond được kết nối với die pad hoặc đồng thuộc net khác hoặc khi các đầu cuối của các dây bond thuộc các net khác nhau được nối với nhau.

Un-Routed Net

Quy tắc mặc định: bắt buộc i

Quy tắc này kiểm tra trạng thái hoàn thành của từng net thuộc phạm vi (full query) của quy tắc. Nếu một net chưa hoàn chỉnh thì từng phần đã hoàn thành (sub-net) sẽ được liệt kê cùng với mức độ hoàn thành đi dây. Mức độ hoàn thành đi dây được định nghĩa như sau:

(connections complete / total number of connections) x 100

Hệ thống Design Rule Checking của PCB Editor thường xem một net là đã được đi dây nếu tất cả các nút trong net đó (các pad linh kiện) được kết nối thông qua việc sử dụng các đối tượng thiết kế nhận biết net (track, arc, pad, via và polygon). Các đối tượng này được xem là kết nối nếu chúng chạm vào nhau. Tuy nhiên, mặc dù chỉ cần chạm vào nhau là phần mềm có thể nhận biết là có kết nối, khi đến giai đoạn chế tạo bo mạch, sự mong manh của một số “kết nối” này có thể gây ra các vấn đề nghiêm trọng, đặc biệt khi các đối tượng - ví dụ hai đoạn track liền kề, hoặc một track đi vào pad/via - chỉ chạm nhau rất nhẹ. Những kết nối như vậy thường được gọi là “Bad Connections”, “Poor Connections” hoặc “Incomplete Connections”. Quy tắc này cũng có thể được cấu hình để kiểm tra các kết nối kém như vậy.

Constraints

Các ràng buộc mặc định cho quy tắc Un-Routed Net

Check for incomplete connections - khi tùy chọn này được bật, các kiểm tra bổ sung sau đây về tính kết nối giữa các đối tượng thiết kế áp dụng sẽ được thực hiện:

• Track/Arc to Track/Arc - kiểm tra xem các đường tâm, hoặc tâm của các đầu mút của các đoạn track/arc kết nối, có trùng nhau hay không.
• Track/Arc to Via - kiểm tra xem đường tâm, hoặc tâm của đầu mút một đoạn track/arc, có được đặt trên hình dạng của via hay không.
• Track/Arc to Pad - kiểm tra xem đường tâm, hoặc tâm của đầu mút một đoạn track/arc, có được đặt trên hình dạng của pad hay không.
• Via to Pad - kiểm tra xem tâm của via có được đặt trên hình dạng của pad hay không.
• Via to Via - kiểm tra xem tâm của một via có được đặt trên hình dạng của via khác hay không.
• Polygon to Track/Arc - kiểm tra xem đường tâm, hoặc tâm của đầu mút của một đoạn track/arc, có bị polygon chồng lên hay không.
• Polygon to Pad/Via - kiểm tra xem tâm của Pad/Via có bị polygon chồng lên hay không khi Pad/Via sử dụng kết nối trực tiếp tới polygon.

Rule Application

Batch DRC.

Notes

• Một kết nối kém sẽ được đánh dấu trong không gian thiết kế bằng dấu chỉ vi phạm chi tiết, , với thông báo tương ứng xuất hiện trong bảng Messages.

• Khi phù hợp, một đường kết nối sẽ được vẽ giữa các đối tượng chưa kết nối trong net, với dữ liệu về chiều dài net chưa đi dây được phản ánh trong PCB panel (ở chế độ Nets mode).

• Một số kiểm tra DRC yêu cầu quy tắc Un-Routed Net phải được bật cho Batch thì mới hoạt động.

• Trong Printed Electronics, chuyển lớp not cần via, bộ phân tích net sẽ nhận biết rằng net không bị đứt nếu một via bị xóa khỏi net đã đi dây. Một bo mạch được định nghĩa là Printed Electronics khi tùy chọn Printed Electronics được bật trong Layer Stack Manager. Tìm hiểu thêm về Printed Electronics.

• Quy tắc này cũng áp dụng cho Wire Bonding. Vi phạm xảy ra khi không có kết nối giữa die pad, dây bond và/hoặc các đối tượng đồng thuộc cùng net.

Un-Connected Pin

Quy tắc mặc định: không bắt buộc

Quy tắc này phát hiện các chân không được gán net và không có track kết nối.

Constraints

Không có

Rule Application

Online DRC và Batch DRC.

Modified Polygon

Quy tắc mặc định: bắt buộc i

Quy tắc này phát hiện các polygon vẫn đang ở trạng thái shelved và/hoặc đã được sửa đổi nhưng chưa được đổ lại.

Constraints

Các ràng buộc mặc định cho quy tắc Modified Polygon

• Allow shelved - nếu được bật, tất cả polygon nằm trong phạm vi của quy tắc thiết kế này và hiện đang ở trạng thái shelved sẽ không bị đánh dấu là vi phạm.
• Allow modified - nếu được bật, tất cả polygon nằm trong phạm vi của quy tắc thiết kế này và hiện đã được chỉnh sửa nhưng chưa được đổ lại sẽ không bị đánh dấu là vi phạm.

Rule Application

Online DRC và Batch DRC.

Creepage Distance

Quy tắc mặc định: không bắt buộc

Quy tắc này kiểm tra khoảng cách rò điện giữa các tín hiệu mục tiêu trên bề mặt bo mạch qua các lỗ không mạ, các vùng cắt và quanh mép bo mạch. 

Constraints

Các ràng buộc mặc định cho quy tắc Creepage distance

• Creepage distance – một vi phạm quy tắc sẽ được đánh dấu khi bất kỳ điểm nào trên Đối tượng thứ nhất bằng hoặc nhỏ hơn khoảng cách đến bất kỳ điểm nào trên Đối tượng thứ hai.
• Ignore Internal Layers – dùng tùy chọn này để đảm bảo quy tắc chỉ được áp dụng cho các lớp ngoài.
• Apply to Polygon Pour – dùng tùy chọn này để áp dụng quy tắc cho các polygon trong phạm vi.

Rule Application

Online DRC, Batch DRC và trong quá trình autorouting.

Notes

• Quy tắc Creepage Distance không được bật mặc định cho kiểm tra quy tắc thiết kế Online hoặc Batch. Hãy bật kiểm tra Online/Batch trong Design Rule Checker dialog (Tools » Design Rule Check, danh mục Electrical).

• Việc hiển thị các vi phạm quy tắc cũng có thể cần được cấu hình; Violation Details (thông tin vi phạm cục bộ) và/hoặc Violation Overlay (tô sáng toàn bộ các đối tượng vi phạm) được bật trong trang PCB Editor - DRC Violation Display page của hộp thoại Preferences.

• Quy tắc xác định các điểm gần nhất trên các net mục tiêu và kiểm tra khoảng cách giữa chúng trong các mặt phẳng X, Y và Z.

• Nếu một khe bo mạch được tạo bằng cách đặt một pad, hãy đảm bảo tùy chọn Plated được tắt trong thuộc tính pad vì phần mềm giả định rằng thành mạ là dẫn điện và sẽ giảm khoảng cách creepage tương ứng.

• Nếu một polygon pour và các đối tượng khác nằm trong phạm vi của một quy tắc thiết kế Creepage Distance với tùy chọn Apply to Polygon Pour được bật và một quy tắc thiết kế Clearance design rule, cả hai quy tắc sẽ được xem xét và giá trị lớn hơn sẽ được áp dụng khi đổ polygon. Ví dụ, nếu quy tắc Creepage Distance có giá trị ràng buộc lớn hơn quy tắc Clearance, thì giá trị lớn hơn này sẽ được áp dụng.

Z-Axis Clearance

Quy tắc mặc định: không bắt buộc

Quy tắc này kiểm tra các clearance tối thiểu giữa các primitive khác nhau trên các lớp đồng khác nhau.

Constraints

Các ràng buộc mặc định cho quy tắc khoảng cách Z-Axis Clearance

Z-Axis Clearance – một vi phạm quy tắc sẽ được đánh dấu khi bất kỳ điểm nào trên đối tượng thứ nhất bằng hoặc nhỏ hơn khoảng cách đến bất kỳ điểm nào trên đối tượng thứ hai khi đối tượng thứ nhất và đối tượng thứ hai được đặt trên các lớp đồng khác nhau.

Rule Application

Online DRC, Batch DRC.

Notes

• Khi bật hiển thị Violation Details cho quy tắc (PCB Editor – DRC Violations Display page của hộp thoại Preferences), văn bản của một vi phạm trong không gian thiết kế PCB được trình bày theo định dạng:

  < [RuleValue] ([Actual Z-Axis Clearance Value]; XY: [Z-Axis Clearance Projected on XY]),

  trong đó [RuleValue] là ràng buộc được chỉ định trong quy tắc và [Actual Z-Axis Clearance Value] là khoảng cách ngắn nhất theo đường chéo giữa các cạnh của các primitive trên các lớp khác nhau.

  Ở những nơi khác trong phần mềm, định dạng sau được sử dụng:

  Z-Axis Clearance: ([Actual Z-Axis Clearance Value] < [RuleValue]) Between [Object1Description] And [Object2Description]

• Quy tắc được hỗ trợ bởi polygon pour (solid và hatched) và các internal plane. Lưu ý rằng khoảng trống chỉ được tạo cho polygon khi phát hiện vi phạm giữa một polygon và các đối tượng thuộc loại khác (track, pad, v.v.). Mặc dù clearance và vi phạm được phát hiện giữa các polygon pour trên các lớp tín hiệu khác nhau, khoảng trống sẽ không được tự động tạo trong trường hợp này.

• Cũng lưu ý rằng mặc dù clearance và vi phạm được phát hiện giữa các đối tượng (được đặt trên các lớp tín hiệu) và các internal plane (theo khoảng cách ngắn nhất), các vi phạm như vậy phải được giải quyết thủ công.

• Khi mở một PCB có các quy tắc/ràng buộc Z-Axis Clearance đã được định nghĩa trong một phiên bản Altium Designer cũ hơn không hỗ trợ tính năng này, các quy tắc đó sẽ bị mất.