xSignalの作成
xSignalとは、設計者が定義した2つのノード間の信号経路であり、同じネット内の2つのノードである場合もあれば、異なるネットの2つのノードである場合もあります。
xSignalsは、以下の方法を使用して定義されます:
- xSignalsマルチチップウィザードを使用する。これはxSignalsを作成する最も一般的なアプローチであり、以下で説明されています。
また、以下の方法は、関心のあるオブジェクトを最初に選択し、次に適切なコマンドを選択することで使用されます:
-
選択したパッドに基づいて単一のxSignalを作成します。必要な開始パッドと終了パッドを選択します(これらのパッドは、直列終端コンポーネントがある場合、異なるネットにあることがあります)。パッドは、設計スペースで直接選択するか、PCBパネルをNetsモードで使用してパッドを探して選択することができます(下の画像に示されています)。パッドを選択したら、設計スペースで選択したパッドを右クリックしてxSignals » Create xSignal from Selected Pinsコマンドを実行するか、PCBパネル内の選択したパッドの1つを右クリックしてCreate xSignal コマンドを実行します。新しいxSignalは、PCBパネルのxSignalsモードにリストされます。
- ソースコンポーネントを選択し、選択したコンポーネントを右クリックしてコンテキストメニューからxSignal » Create xSignals between Componentsコマンドを選択します。Create xSignals Between Componentsダイアログが開き、選択されたソースコンポーネントが表示されます。ダイアログは以下に説明されています。
- 設計スペースで1つ以上の直列コンポーネントを選択し、選択したコンポーネントの1つを右クリックしてコンテキストメニューからxSignal » Create xSignals from Connected Netsコマンドを選択します。Create xSignals From Connected Netsダイアログが開きます。選択されたソースコンポーネントと、そのコンポーネントに接続されているネットが選択されます。ダイアログは以下に説明されています。
- 既存のxSignal内でxSignalを作成したい場合もあります。この状況では、PCBパネルのxSignalモードを使用できます。Selectオプションがパネルの上部で有効になっていることを確認し、現在のxSignalを探して、xSignal Primitivesセクションのパネルで必要なパッドを選択し、設計スペースの選択したパッドの1つを右クリックして、このリストのステップ2で説明されている方法を使用してプロセスを完了します。

パネルのNetsモードで2つのパッドを選択し、選択したパッドの一つを右クリックしてCreate xSignalを選択します。パッドは異なるネットにあります。
開始パッドと終了パッドが同じネットにある場合、xSignalは<NetName>_PPnの形式で名前が付けられます。ここでnはそのネットに定義された複数のxSignalを区別するために使用される次の利用可能な整数です。開始パッドと終了パッドが異なるネットにある場合、xSignalは<StartNet>_<EndNet>_PPnの形式で名前が付けられます。ここでnはそのネットの組み合わせに定義された複数のxSignalを区別するために使用される次の利用可能な整数です。 xSignalはConstraint Managerを使用して作成することもできます:詳しくはこちらをご覧ください。
xSignalsマルチチップウィザード
xSignals Multi-Chip Wizardは、単一のソースコンポーネントと複数のターゲットコンポーネントの間にxSignalを作成するために使用します。このウィザードでは、コンポーネント指向のアプローチを使用して潜在的な xSignal を特定します – 単一のソース コンポーネント、目的のネット、およびターゲット コンポーネントを選択すると、ウィザードはソース コンポーネントから指定コンポーネントまでのすべての潜在的なパスを解析し、直列の受動コンポーネントを通過し、任意の分岐に沿って通過します。設計者は、生成するxSignalを選択し、必要に応じてMatched Lengthデザインルールを作成することもできます。また、このウィザードを使用して、さまざまな共通インターフェースおよびメモリ回路のxSignalおよびxSignalクラスを自動的に作成することもできます。
ウィザードは複数回実行可能なツールでもあります。最初にxSignal Routesページで作成したxSignalsの全体的なマスターグループから、一部のサブセットを選択し、クラスとルールを定義した後、マスターグループに戻り、別のサブセットを選択し、それらに対してクラスとルールを定義することができます。
ウィザードの大きな強みの一つは、ウィザードとPCBエディター間の作業が容易であることです。ウィザードの任意のページでxSignalをクリックすると、パッドと任意の配線がPCB上で視覚的に強調表示されます。
この段階では、WizardはT字型接続点の自動追加をサポートしていません。これは、しばしばタイポイントや分岐点として言及されます。もし設計に分岐配線が含まれている場合、以下のことをお勧めします:
- ソースコンポーネントから受動コンポーネント(例えば、シリーズ終端抵抗器など)までの長さを調整します。
- T字型接続点から目的のコンポーネントまでの各分岐の長さを調整します。
- 必要に応じて、受動コンポーネント(または受動コンポーネントがない場合はソースから)からT字型接続点までの残りの長さを調整します。
xSignalsマルチチップウィザードにアクセスするには、メインメニューからDesign » xSignals » Run xSignals Wizardコマンドを選択するか、PCBレイアウトで右クリックしてからxSignals » Run xSignals Wizardを選択します。ウィザードの開始ページが表示されます。

Signals Multi-Chip Wizardのオープニングページ
xSignals マルチチップ ウィザードのモード
ウィザードの2ページ目では、カスタムマルチコンポーネントインターコネクト、オンボードDDR3 / DDR4、またはUSB 3.0を選択するように求められます。カスタムマルチコンポーネントインターコネクトモードは、選択したソースコンポーネントと複数のターゲットコンポーネントの間に複数のxSignalsを定義するために使用されます。一方、オンボードDDR3 / DDR4モードは、DDR3またはDDR4メモリのためのxSignalsを作成するために使用されます。USB 3.0モードは、各USB 3.0チャネルのxSignals、xSignalクラス、およびマッチングされた長さのルールを作成します。ニーズに合ったモードを選択してください。
カスタムマルチコンポーネント接続モード
このモードでは、ウィザードを使用して、選択したソースコンポーネントと複数のターゲットコンポーネントの間に複数のxSignalを定義できます。このウィザードでは、コンポーネント指向のアプローチを使用して、潜在的な xSignal を特定します。1 つのソース コンポーネント、対象のネット、およびデスティネーション コンポーネントを選択します。次に、ソースコンポーネントから宛先コンポーネントまでのすべての潜在的なパスを解析し、直列の受動コンポーネントを通過し、任意の分岐に沿って通過します。デザイナーは、生成したいxSignalsを選択することができます。このウィザードでは、コンポーネント間の複数のネットに対してエンドツーエンドの xSignal を定義するだけでなく、それらのエンドツーエンドの信号のセクション (ソース出力ピンから直列終端コンポーネントまで、および直列終端コンポーネントからデスティネーション入力ピンまで) の xSignal を作成することもできます。有効にした設定に基づいて、ウィザードは、これらの xSignal をターゲットとする xSignal クラスと Matched Net Lengthsデザイン ルールを作成することもできます。ウィザードが完了したら、長さのチューニング プロセスを開始できます。
ウィザードは、複数のページにわたって構成されます。ページ数は回路構成によって異なります。たとえば、系列ターミネータがある場合は、追加のページがあります。各ページの構成について、以下で説明します。
ソースコンポーネントの選択
このページを使用して、1 つのソース コンポーネントを選択します。グリッドの上部にあるFilter フィールドとMin Pin Countフィールドを使用して、目的のコンポーネントを見つけやすくします。* と ?ワイルドカードがサポートされています。
ソース ネットの選択
選択したソース コンポーネントに接続されている目的のネットを選択します。グリッドの上部にあるFilterフィールドとLabelフィールドを使用して、目的のネットを特定します。リストされたネットを持つピンのみが信号ルートのソースになります。
デスティネーションコンポーネントの選択
目的の宛先コンポーネントを選択します。グリッドの上部にあるコンポーネントのFilterフィールドと Min Pin Count フィールドを使用して、目的のコンポーネントを見つけやすくします。
xSignalルート
ウィザードのこのページには、各Source Pinから各Destination Pinまでの提案された xSignal が一覧表示されます。エントリをクリックすると、PCB上のxSignalが強調表示されます。
ネット パスを解析して潜在的な xSignal を特定した後、ウィザードは、関心のある組み合わせのみをリストするようにセットを縮小しようとします。これらはエンドツーエンドのxSignalです。上の画像は、ウィザードの前のページで選択したソースコンポーネントとターゲットコンポーネントの間を示しています。また、この図は、ウィザードが各ルートで直列終端コンポーネント RA1 を検出したことを示しています。RA1 は実際には 4 つの抵抗パックです。この場合、ウィザードは論理的な関連付けを自動的に作成し、各抵抗がパックを横切っていると仮定して、コンポーネント上で互いに反対側にあるピンに接続するネットをペアにします。
各抵抗のピンが互いに反対側にあるというこの仮定は必ずしも正しいとは限らないため、Dest Pin 列のドロップダウンを使用して、他の使用可能な出力ネットを選択できます。または、グリッドの上部にあるShow all alternative pathsオプションを有効にして、xSignal の生成に使用できる可能性のあるネットの組み合わせをすべて表示します。xSignalを作成する各行のチェックボックスを有効にします。有効化されたxSignalは、このページ下部のInclude created xSignals into classフィールドに表示されるクラスに追加されます。新しい名前を入力するか、ドロップダウンから名前を選択します。
xSignalsの長さ調整
このページは、有効な xSignal の Matched Length デザイン ルールを自動的に作成するために使用されます。この新しいデザインルールのターゲットとするxSignalのみを有効にします。デザインで要件の異なる複数のルールが必要な場合は、プロセスの後半でルールがまだ定義されていない xSignal に対して追加のルールを定義する機会が与えられます。この第1段階では、エンドツーエンドのxSignal全体も紹介します。ウィザードの後半のページでは、xSignals内のセクション(たとえば、出力ピンと直列終端抵抗セクション)の設計ルールを定義する機会があります。
xSignal の長さを調整したくない場合は、No, I don't want to tune the length of my xSignalsを有効にします。このオプションが有効な場合、このページの他のオプションは使用できません。他のオプションを編集してアクセスできるようにするには、Yes, I want checked xSignals to have the same routed lengthを有効にします。
xSignals Class Base Nameフィールドは、現在選択されている xSignals の名前を定義するために使用されます。他のxSignalsに対してこのプロセスを繰り返す可能性があることを念頭に置いて、意味のある名前を入力します。この xSignal のセットは、指定したLength ToleranceでMatched Lengths Rule Base Nameフィールドに入力した名前のデザイン ルールのターゲットになります。
ソースからパッシブへの長さの調整
選択したネットのセットに直列終端コンポーネントが含まれている場合は、追加のウィザード ページが表示され、ネットのこれらのセクションに対して追加の xSignal およびデザイン ルールを作成できます。上の図では、ウィザードのこのページを使用して、ソース ピンから終端コンポーネントまで実行される選択した xSignal のMatched Length デザイン ルールが作成されていることがわかります。これらの xSignal/xSignal クラス/デザイン ルールが必要な場合は、 Yes, I want these segments to have the same length for next xSignals オプションを有効にし、必要な xSignals を有効にしてxSignals Class Base Name、Matched Lengths Rule Base Name、およびLength Toleranceを定義します。この Matched Length ルールで使用するために、追加の xSignal が作成されます。
Passives-to-Destinations の長さ調整
このページは、終端コンポーネントからデスティネーション ピンまで配線される選択した xSignal の [Matched Length] デザイン ルールを作成するために使用します。これが必要な場合は、Yes, I want these segments to have the same length for next xSignalsオプションを有効にし、必要な xSignals を有効にしてxSignals Class Base Name、Matched Lengths Rule Base Name、およびLength Toleranceを定義します。この Matched Length ルールで使用するために、追加の xSignal が作成されます。
レポートして続行
ウィザードのこのページには、作成予定の xSignal の数と、作成予定のデザイン ルールの数の詳細が表示されます。
ページの下部で、次のことを選択できます:
- Continue length tuning for created signals – 前のページで特定の xSignal を無効にし、それらの xSignal に対して追加のルールを定義するプロセスを実行する必要がある場合に選択します。
- Restart wizard for the same source component – これらの設定を破棄し、同じコンポーネント/ネットを選択してウィザードを再起動する場合に選択します。
- Finish wizard – このソースコンポーネントのxSignalとデザインルールの作成が終了した場合に選択します。
これらのxSignalは、長さ調整の準備ができています。開始するには、メインのRouteメニューから Interactive Length Tuningオプション(
)またはアクティブバーを選択します。
長さチューニングアコーディオンは簡単に取り外すことができます。アコーディオン内のセグメントを一度クリックして選択し、Delete キーを押します。
オンボード DDR3 / DDR4
このモードでは、ウィザードは自動的にxSignals、xSignalクラス、マッチング長グループ、差動ペアマッチング長ルール、およびオンボードDDR3/DDR4用のフライバイトポロジを作成します。ウィザードはフライバイ配線トポロジが使用されると想定しています。
ソースコンポーネントの選択
このページでは、ウィザードはデザイネータプレフィックスとピン数に基づいて、すべての潜在的なソースコンポーネントとターゲットコンポーネントを識別します。 Controller/Memory Devices フィールドを使用してコンポーネント/メモリデバイスをフィルタリングし、上下の矢印を使用してMin Pin CountをSource ComponentとTarget Componentsの両方に必要なように設定します。次に、単一のソースコンポーネントを選択し、ターゲットコンポーネントを選択します。
アドレスグループ
このページの機能は以下の通りです:
-
Fly-By TopologyとT-Branch Topologyのオプションがサポートされています。ドロップダウンリストから必要なトポロジを選択します。
- Fly-By Topologyが選択された場合、ターゲットデバイスはフライバイ配線のポイントツーポイント順にリストされます。ソフトウェアは自動的に順序を決定しようとします。コンポーネント配置前にウィザードが実行される場合は、ドロップダウンコントロールを使用してポイントツーポイントの順序を手動で設定する必要があります。
- T-Branch Topologyが選択された場合(上記のように)、ターゲットデバイスの半分がソースの前に、半分が後に表示されます。ドロップダウンコントロールを使用して、必要に応じてターゲットコンポーネントの順序を設定します。
-
xSignalクラス名構文の定義:
-
開始時のデフォルトは
ADDR_PP[#]です -
[#]はメモリデバイスの数を表します。 -
PP接尾辞は必要に応じて変更できます。
-
開始時のデフォルトは
-
ウィザードはコンポーネントを分析し、設計内のこれらの接尾辞を探し、以下に詳述されたアプローチを使用して完全な名前構文を表示します。これらが正しくない場合は更新してください。
- ここでの目的は、これらの機能に対応するネットを自動的に見つけることです。ネットが見つかると、命名構文がフィールドに入力されます。
-
接尾辞が見つかると、接頭辞が識別されます。たとえば、ウィザードは
_A[#]を探してアドレスラインを特定します。 - 「_」で始まる接尾辞を持つネットが見つからない場合は、「_」の後のテキストのみを探します。また、「-」や「.」などの他の区切り文字もチェックされます。
- 構文が自動的に決定できない場合は、これらのフィールドを定義する必要があります。ドロップダウンからボード上の既存のネットを選択してください。
- 順序と命名構文が定義されたら、 Analyze Syntax & Create xSignal ClassesボタンをクリックしてxSignalsのリストを作成します。ウィザードは構文とコンポーネントの接続方法を見て、ダイアログの右側のグリッドに表示されるxSignalクラスを形成します。作成されたClasses Createdはメモリデバイスの数と一致します。
- 作成されたクラスの数(例:4)と各クラス内のxSignalネットの数(例:26)。
- xSignalsは、各xSignalクラスごとの列にグループ化されます。各クラスに対して一致する長さの設計ルールが作成されます。表のサブヘッディングは、これらのxSignalsのソースコンポーネントとターゲットコンポーネントを表します。
- 自動生成されたリストが不完全または不正確な場合は、Modify Nets in xSignal ClassesボタンをクリックしてEdit xSignal Classダイアログを開き、クラスにネットを手動で追加または削除します。ただし、Analyze Syntax & Create xSignal Classesボタンを再度クリックすると、手動での変更は失われることに注意してください。
データグループネットの特定
最終段階は、データグループに属するすべてのネットを特定することです。
このページの機能は以下の通りです:
-
ユーザー定義のxSignalクラス名構文:
-
開始時のデフォルトは
DATA_BL[#]です -
[
#]はバイトレーンの数を表し、データラインの総数を前に定義したデータバス幅で割った値で決まります。 -
BL接尾辞は、必要に応じて変更できます。
-
開始時のデフォルトは
- ウィザードはコンポーネントを解析し、デザイン内のこれらのサフィックスを検索し、フルネームの構文を表示します。 ドロップダウンを使用して、これらが正しくない場合は更新します。
- 命名構文を定義したら、Analyze Syntax & Create xSignal Classesボタンをクリックして xSignal のリストを作成します。ウィザードは、構文とコンポーネントがどのように接続されているかを確認し、ダイアログの右側のテーブルに表示されるxSignalクラスを形成します。作成されるクラスの数は、メモリ デバイスに接続されているバイト レーンの数と一致します。テーブル領域の上には、作成されたクラスの数(例:8)と各クラスのxSignalネットの数(例:11)が表示されます。
- Matched Lengthsデザインルールは、これらのxSignalクラスに対して作成されます。表の小見出しは、バイトレーン xSignal のソース コンポーネントとターゲット コンポーネントを表します。
- 自動生成されたリストが不完全または間違っている場合は、Modify Nets in xSignal Classes ボタンをクリックしてEdit xSignal Class dialogダイアログを開き、クラスに対してネットを手動で追加または削除します。手動による変更は、Analyze Syntax & Create xSignal Classes ボタンを再度クリックすると失われることに注意してください。
- Create Spreadsheetボタンをクリックして、ウィザードで作成されたxSignalのXLS形式のスプレッドシートを生成します。
作成された xSignals と xSignal クラス
ウィザードは、次のxSignalsクラスとxSignalクラスを自動的に作成します。
- Address Groupページに詳述されているアドレスxSignals。
- Data Groupページに詳述されているデータxSignals。
USB 3.0
ウィザードは、ユーザーが指定した各コントローラーとコネクターペア間の全てのUSB 3.0チャネルを処理できます。ウィザードはコントローラーに接続された差動ペアネットを自動的に評価し、コネクターに至るまでのそれらを検出します。この範囲には受動部品や複数のネットが含まれる場合があります。ウィザードはこれらのペアをxSignalクラスで識別し、ペアの各脚をコントローラーからコネクターへのxSignalで識別します。
USB 3.0を選択すると、ページにMatched Length Tolerance Within Diff Pairの設定が含まれます。適切な値を入力してください。この値はウィザードによって作成された設計ルールに使用され、PCB Rules and Constraints Editorでいつでも変更できます。このようなユーザー定義の設定は将来の使用のために保存されます。
USB 3.0において、各USBユーザーポートはチャネルとして参照されます。画像に示されているように、各チャネルには3つの差動ペア:送信、受信、データが含まれます。
ソースとターゲットコンポーネントを選択
このページでは、ウィザードは指定子の接頭辞とピン数に基づいて、すべての潜在的なソースコンポーネントとターゲットコネクターを識別します。
- コントローラーの指定子、コネクターの指定子、および必要な最小ピン数の値のフィルター接頭辞を設定します。
- 単一のソースコンポーネントを選択します。
- ターゲットコンポーネントを選択します。
チャネルの差動ペアグループの定義
このページでは、ウィザードが関連する送信機、受信機、データペアネットを識別できるように命名構文を定義します。これらはxSignalsに含まれ、各ペアのxSignalsはxSignalクラスにクラスタリングされ、これらのクラスはマッチング長さ設計ルールの範囲を定義するために使用されます。
このページの機能は以下の通りです:
-
Componentsラベルの隣にコントローラーの指定子が表示されます。これの隣に、ウィザードの前のページで選択されたすべてのConnectorsがドロップダウンに含まれます。
- ドロップダウンにリストされている各コネクターに適用される命名構文オプションが表示されます。順番に選択し、選択した命名構文が完全で適切であることを確認してください。
- 前述のように、USB 3.0では、各USBユーザーポートはchannelとして参照されます。1から32までのチャネル数(Channels Total)を設定できます。通常、各コネクターには単一のチャネルがあります。
-
各USB 3.0チャネル内には、コントローラーからコネクターへの3つの差動ペアパス:送信、受信、データがあります。ウィザードは、必要に応じて一連のコンポーネントを介して、各正のネットに対してxSignalを作成し、各負のネットに対して別のxSignalを作成し、その後、そのコントローラーからコネクターペアを表すxSignalクラスを作成します。Define xSignal Class Name Syntaxグループは、これらのxSignalクラスの名前を指定するために使用されます。既に定義されている差動ペアがない場合、ウィザードは適切な差動ペアも作成します。
-
Define xSignal Class Name Syntax – 作成されるxSignalクラスには、指定された名前が付けられ、各チャネルには[
#]の代わりに数値が割り当てられます。必要に応じて、好みの文字列を入力します。
-
Define xSignal Class Name Syntax – 作成されるxSignalクラスには、指定された名前が付けられ、各チャネルには[
-
Channel <N> – これらのフィールドは、関連する送信機/受信機/データネット名を識別するために使用されるマスクを定義します。
- ウィザードには、定義済みの命名スキームの大きなテンプレートがあり、それらをチェックし、通常はこれらのフィールドに自動的に入力します。そうでない場合は、ドロップダウンから正しい名前を選択するか、適切なネット名の構文を入力します。
-
命名フィールドを設定したら、Analyze Nets & Create xSignal Classesボタンをクリックします。
- ウィザードは、すべてのチャネルに対して xSignals、xSignal Classes、および Matched Length ルールを作成します。これらは、ウィザードを再実行するたびに作成されることに注意してください。ウィザードを再度実行する場合は、削除してください。
- 結果のxSignalクラス名とそのメンバーxSignalは、グリッドに詳細が表示されます。
- Create Spreadsheetボタンをクリックして、ウィザードで作成されたxSignalのXLS形式のスプレッドシートを生成します。
- Finishをクリックして、ウィザードを完了します。
Create xSignals Between Componentsダイアログ
多数のxSignalsを定義する必要がある場合、Create xSignals Between Componentsダイアログを使用する方が効率的です。Design » xSignals » Create xSignalsコマンドからアクセスでき、このダイアログではソースと宛先のコンポーネントが表示され、一回の操作で一つまたは複数のxSignalsを作成できます。

このダイアログを使用して、複数のxSignalsを迅速に特定し、必要なxSignalクラスに追加します。
アプローチは以下の通りです:
- Source Componentを 1 つ選択します。
- Destination Componentsを 1 つ以上選択します。
- 目的のSource Net(s) を選択します。選択したソース コンポーネントに現在接続しているすべてのネットがリストされます。特定のクラスに関連付けられているネットの場合は、Net Classドロップダウンからそのクラスを選択します。
- Analyzeボタンをクリックします。ソフトウェアは、選択したネットの選択したソース コンポーネントとデスティネーション コンポーネントの間に存在する潜在的な xSignal を識別しようとします。選択したネットを含み、選択したソース コンポーネントとデスティネーション コンポーネント間を走るすべての xSignal が xSignalsフィールドにリストされます。解析アルゴリズムは、選択したネットの現在のトポロジに従うため、提案された xSignal に影響することに注意してください。
- 分析が実行されると、潜在的なxSignalがダイアログの下部領域に一覧表示され、すべて作成できるようになります。提案されたxSignalのリストを注意深く確認し、必要なものだけを有効にします。右クリックのコンテキストメニューにあるコマンドを使用して、複数のエントリを切り替えます。
- ダイアログの下部で必要なclassを選択するか、名前を入力して新しいクラスを作成します。クラスが選択されていない場合でも、xSignalは作成され、Object Class Explorerダイアログ(Design » Classes)で任意のxSignalクラスに追加できます。クラスを使用すると、設計規則の作成と構成が大幅に簡素化されます。
- OK をクリックして xSignal を作成します。
ダイアログが閉じると、設計スペースに戻ります。新しいxSignalsは、xSignalsモードのPCBパネルにリストされます。
接続されたネットからxSignalsを作成するダイアログ
直列終端部品を含むxSignalsを作成している場合、Create xSignals from connected netsコマンドを使用すると良いでしょう。このコマンドは、コンポーネントが選択されている場合にいつでも利用可能で、メインメニューのDesign » xSignalsサブメニューや、右クリックで表示されるxSignalsサブメニューからアクセスできます。
このコマンドは、抵抗器やコンデンサーなどの選択された直列終端部品からxSignalsを外側に構節するように設計されています。これは、1つ以上の個別部品や、抵抗ネットワークのような1つ以上のマルチインスタンスパックスタイルの部品をサポートしています。このコマンドを実行した後、Create xSignals From Connected Netsダイアログが開きます。

このダイアログを使用して、選択されたシリーズコンポーネントにまたがるxSignalsを作成します。この例では、2つの可能なxSignalsが提案されましたが、1つだけが作成されます。
アプローチは以下の通りです:
- Source Componentを 1 つ選択します。
- 目的のSource Net(s)を選択します。選択したソース コンポーネントに現在接続しているすべてのネットがリストされます。特定のクラスに関連付けられているネットの場合は、Net Classドロップダウンからそのクラスを選択します。
- Analyzeボタンをクリックします。ソフトウェアは、選択したソース コンポーネントとそのネットに存在する潜在的な
- 分析が実行されると、潜在的なxSignalがダイアログの下部領域に一覧表示され、すべて作成できるようになります。提案されたxSignalのリストを注意深く確認し、必要なものだけを有効にします。右クリックのコンテキストメニューにあるコマンドを使用して、複数のエントリを切り替えます。
- ダイアログの下部で必要なclassを選択するか、名前を入力して新しいクラスを作成します。クラスが選択されていない場合でも、xSignalは作成され、Object Class Explorerダイアログ(Design » Classes)で任意のxSignalクラスに追加できます。クラスを使用すると、設計規則の作成と構成が大幅に簡素化されます。
- OKをクリックして xSignal を作成します。
ダイアログが閉じると、デザインスペースに戻ります。新しいxSignalsは、xSignalsモードのPCBパネルにリストされます。
ネットトポロジーの役割
xSignalを定義するとき、それは2つのノードまたはパッドの間にあります。しかし、xSignalsモードのPCBパネルでそのxSignalを選択すると、実際にはその2つのパッドの間を走る接続ラインのパスに沿って表示されます。これは、ソフトウェアがxSignalが配線されると想定しているパスであることを示しています。これを行う理由は、そのネットに定義されたトポロジーに従っているからです。ネットトポロジーは、適用可能なRouting Topology設計ルールによって定義されます。デフォルトのトポロジーはShortestです。
このシンプルなアニメーションは、CPUが4つのDDR3メモリチップに接続され、フライバイ配線戦略を使用して配線される様子を示しています。DRAM_A2 xSignalクラスには4つのxSignalが含まれています。まず、クラスが選択され、次に各xSignalが順番に選択されます。xSignalのパスがネットのトポロジーに沿っているのがわかります。現在、デフォルトのShortestに設定されています。

ネットのトポロジーが現在「最短」に設定されているため、xSignalsがプロセッサからメモリチップへの必要な経路に従っていません。
xSignal作成コマンド
Design » xSignals » Create xSignals コマンド以外にも、特定の条件が満たされた場合にxSignals サブメニューで利用可能な他の xSignal 作成コマンドがあります。 以下は、コマンドの概要とそれが利用可能になる条件です:
| コマンド | 説明 |
|---|---|
| Create xSignal from selected pins | 単一のxSignalを即座に作成します。このコマンドは、設計スペースで2つ以上のパッドが選択されている場合に利用可能であり、選択されたパッドの1つを右クリックしたときに表示されるコマンドと同じです。 |
| Create xSignals between components | このコマンドは、設計スペースでコンポーネントが選択されている場合に利用可能です。実行すると、 Create xSignals Between Componentsダイアログが、事前に選択されたコンポーネントで開きます。正しいソースと宛先のコンポーネントが選択されていることを確認し、次に分析/作成プロセスを完了します。 コマンドを起動すると、 Create xSignals Between Componentsダイアログが開きます。ダイアログを使用して、次のようにxSignalsを作成します:
|
| Create xSignals from connected nets | 1つ以上の直列終端コンポーネントのxSignalsを作成する場合にこのコマンドを使用します。終端コンポーネントを選択し、コマンドを実行してCreate xSignals from Connected Netsダイアログを開き、xSignalsのセットを作成するプロセスを完了します。ダイアログを使用して、次のようにxSignalsを作成します:
|
| Create xSignals | Create xSignals Between Componentsダイアログを開きます。このコマンドは常に使用できます。ダイアログを使用して、次のようにxSignalを作成します。
|
バランスの取れたTパターンでの分岐点の定義
バランスの取れたT配線戦略の課題の一つは、Tポイントを超えた幹線と枝の長さをどのように等しくするかです。ネット内の使用可能なノードはパッドでしかないため、幹線と各枝の終わりまでの分岐点から別々のxSignalsを定義することはできません。分岐点は下の画像の赤い点で示されています。
この問題を解決する一つの方法は、ネットに単一ピンコンポーネントを追加することです。デザインで使用されているビアのサイズと同じサイズのパッドを持つ単一のコンポーネントを作成します。分岐点コンポーネントのパッドが単層であれば、それを盲ビアや埋め込みビアと組み合わせて使用することもできます。これは、ビアの開始層または終了層に配置することで、配線の作成方法に完全な柔軟性を提供します。分岐点コンポーネントをPCB上にのみ含めたい場合は、分岐点コンポーネントのタイプをMechanicalに設定して、BOMから除外し、回路図との同期問題を防ぎます。分岐点コンポーネントを回路図に含める予定がある場合、コンポーネントのタイプはStandard (no BOM)に設定できます。

バランスの取れたT配線では、中間分岐点間の長さを一致させる必要があります。
分岐点はネット内のノードであるため、今ではトランク、各主要分岐、必要に応じて各小分岐に対してxSignalsを定義できます。これらは、長さの一致をどれだけ細かく実行するかをデザイナーが完全に制御できるように、マッチした長さの設計ルールの範囲を指定するために使用できます。










