高速設計

Altium Designerでの高速設計

高速プリント基板設計とは、回路設計の要件、デバイス技術、製造材料および製造手法のバランスを取り、コンポーネント間で信号品質を維持しながら信号を伝送できるPCBを実現するプロセスです。

考慮すべき要素

高速信号を扱う基板の配線では、次の事項を管理する必要があります。

• 必要となる可能性のある終端コンポーネント

• 高速設計ルールを適用する必要がある信号の定義

• インピーダンス制御配線のための配線の物理寸法

• 基板材料の特性と寸法

• レイヤースタック内のレイヤー数と配置

• 各高速信号のリターンパス

• ビアの影響と構成

• 差動ペアの構成と配線

• 配線長の設定と制御

レイアウト前後のシグナルインテグリティ解析

設計プロセスの初期段階で、インピーダンス整合が必要になる可能性のある信号を特定し、コンポーネントの配置が完了する前に終端コンポーネントを追加できるようにしておくことが重要です。一般に、出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を実現するには、設計に終端コンポーネントを追加する必要がある場合があります。

Altium Designerには、設計プロセスの回路図入力段階と基板レイアウト段階の両方で利用できるシグナルインテグリティシミュレーターが搭載されており、レイアウト前後のシグナルインテグリティ解析を実行できます（Tools » Signal Integrity）。このシグナルインテグリティシミュレーターは、配線パターンの特性インピーダンスの計算値とI/Oバッファーのマクロモデル情報をシミュレーションの入力として使用し、配線済み基板の動作をモデル化します。このシミュレーターは高速反射・クロストークシミュレーターをベースとしており、業界で実績のあるアルゴリズムを使用して、非常に高精度なシミュレーションを実行します。

回路図入力と基板設計の両方で、回路図シンボルを対応するPCBフットプリント、SPICEシミュレーションモデル、シグナルインテグリティマクロモデルにリンクする統合コンポーネントシステムを使用しているため、基板設計を作成する前の回路図入力段階でもシグナルインテグリティ解析を実行できます。基板設計がまだ存在しない場合は、シグナルインテグリティシミュレーター内で、目的の配線特性インピーダンスなど、設計の物理的特性を設定できます。設計プロセスのこのレイアウト前の段階では、シグナルインテグリティシミュレーターは個々の接続の実際の長さを判断できないため、ユーザーが指定できる平均接続長を使用して伝送線路の計算を行います。想定する基板の寸法を反映するようにこのデフォルトの長さを慎重に選択することで、設計で見込まれるシグナルインテグリティ性能をかなり正確に把握できます。

反射の問題が生じる可能性のあるネットを特定し、基板レイアウトに進む前に、必要な終端コンポーネントを回路図に追加できます。これらのコンポーネントの値は、レイアウト後のシグナルインテグリティ解析を実行してから、さらに調整できます。

シグナルインテグリティ解析エンジンは、反射の問題が生じる可能性のあるネットの特定に役立ちます。波形から直接測定することもできます。

► 詳細はこちら：コンポーネントのインピーダンス整合

高速信号の定義

Main page: xSignalsによる高速信号パスの定義

高速設計とは、回路基板上のある点から別の点へのエネルギーの流れを管理する技術です。設計者は、基板上のある点から別の点へ伝わる信号に注目し、その信号に設計制約を適用できる必要があります。ただし、注目する信号が必ずしも単一のPCBネットとは限りません。たとえば、T分岐トポロジーで配線する予定の設計において、その信号がA0の一方の分岐である場合、A0のもう一方の分岐も注目すべき別の信号となり、この2つの信号の配線長を比較できる必要があります。また、信号の経路に直列終端コンポーネントが含まれる場合もあります（PCBエディターでは、1つのコンポーネントと2つのPCBネットとして認識されます）。その信号が差動ペアの一方であれば、その長さをペアのもう一方の信号の長さと比較する必要があります。

これらの要件は、xSignalsという機能を使用して管理できます。xSignalは、基本的にはユーザー定義の信号パスです。ソースパッドとターゲットパッドをワークスペース内またはPCBパネル内で選択し、どちらかを右クリックして、その信号パスをxSignalとして定義します。始点と終点のパッドを指定して対話的にxSignalを定義できるだけでなく、インテリジェントなxSignalsウィザードを実行することもできます。このウィザードのヒューリスティック機能により、選択したコンポーネント間に多数のxSignalをすばやく設定できます。その後、これらのxSignalを使用して、高速信号に設計ルールを適用できます。ソフトウェアはこれらのxSignalの構造を認識しており、たとえば、終端コンポーネントを介して接続された複数のネットの全長を、その終端コンポーネント内を通る距離も含めて計算します。

PCBパネルには、xSignalの確認と管理に使用するxSignalモードがあります。このパネルでは信号長に関するフィードバックも提供され、適用される設計制約の境界に近いxSignalは黄色、制約を満たさないxSignalは赤色でハイライト表示されます。下の画像では、CLK1差動ペアのxSignal長の差が、適用されるMatched Length設計ルールの許容値を超えています。パネルには、正確なポイント間の長さを示すSignal Lengthが表示されます。パッド内の配線や重複した配線セグメントなど、従来の長さ計算で不整合の原因となっていた要素を解消し、ビアの正確なスパン距離を使用して信号長を計算します。

PCB パネルのxSignalsモードを使用して、xSignalを管理および確認できます。細い線は、直列コンポーネントを通る信号パスを示しています。（画像提供：FEDEVEL Open Source、www.fedevel.com）

配線のプロパティの定義

Main page: インピーダンス制御配線

従来、基板設計者は、配線幅の寸法を入力し、その層の銅箔厚を選択することで、配線の幅と厚さを定義していました。必要な電流を流せることと、電圧に応じたクリアランスが確保されていることだけを確認すればよかったため、通常はこれで十分でした。しかし、設計内の高速信号にはこの方法だけでは不十分であり、配線のインピーダンスを制御する必要があります。

インピーダンス制御配線では、配線の寸法と基板材料の特性を設定し、特定のインピーダンスを実現します。そのためには、適切なインピーダンスプロファイルを定義し、配線のデザインルールで、そのプロファイルを重要な高速ネットに割り当てます。

インピーダンスプロファイルの定義

Main page: インピーダンス制御配線のためのレイヤースタックの設定

インピーダンスプロファイルは、PCBエディターのLayer Stack Manager（Design » Layer Stack Manager）で定義します。Layer Stack Managerは、回路図シートやPCBなどのドキュメントと同様に、ドキュメントエディターで開きます。

各層のプロパティを設定したら、Layer Stack Manager's Impedanceタブに切り替えて、シングルエンドまたは差動インピーダンスのプロファイルを追加・編集します。

最上層に配線される個々のネットに対して定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、同じプロファイルのL3層の設定が表示されます。

デザインルールの設定

配線のインピーダンスは、配線の幅と厚さ、および周囲の誘電体材料の特性によって決まります。各インピーダンスプロファイルを作成すると、Layer Stack Managerで定義した材料特性に基づいて、必要な配線幅が計算されます。材料特性によっては、配線層を変更すると必要な配線幅も変わります。配線層の変更に伴うこの配線幅の変更は、PCB Rules and Constraints Editor（Design » Rules）で設定した、該当する配線デザインルールによって自動的に管理されます。

ほとんどの基板設計では、インピーダンス制御配線が必要なネットが特定のグループとして存在します。一般的には、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、以下の画像のように、そのクラスを対象とする配線ルールを作成します。

通常、配線幅の最小値、最大値、推奨値は手動で定義します。上部の制約設定で全層に適用するか、レイヤーグリッドで層ごとに設定します。インピーダンス制御配線では、代わりにUse Impedance Profileオプションを有効にし、ドロップダウンから必要なインピーダンスプロファイルを選択します。これにより、ルールのConstraints領域が変化します。まず、デザインルールの使用可能な層の領域には、基板内のすべての信号層ではなく、選択したインピーダンスプロファイルで有効になっている層のみが表示されるようになります。配線幅の推奨値（および差動ペアのギャップ）は、各層について計算された幅（およびギャップ）を反映するように更新されます。これらの推奨値は編集できませんが、最小値と最大値は編集できるため、それぞれ適切な小さい値と大きい値に設定してください。

配線幅のデザインルール

シングルエンドネットの配線幅は、配線幅デザインルールで定義します。

インピーダンスプロファイルを使用するように設定すると、使用可能な層と配線幅の推奨値は、選択したプロファイルによって制御されます。

差動ペア配線のデザインルール

差動ペアの配線は、差動ペア配線デザインルールで制御します。

差動ペアでは、使用可能な層、配線幅の推奨値、ギャップの推奨値が、選択したプロファイルによって制御されます。

► 詳細：差動ペア配線

インピーダンスの選択

では、目標インピーダンスはどのように選べばよいのでしょうか。通常は、使用するロジックファミリーや技術の信号源の特性インピーダンスに基づいて決定します。たとえば、ECLロジックの特性インピーダンスは50Ωで、TTLの信号源インピーダンスは70Ω～100Ωです。多くの設計で一般的に使用される目標インピーダンスは50Ω～60Ωで、差動ペアでは90Ωまたは100Ωの差動インピーダンスが一般的です。インピーダンスが低いほど消費電流が大きくなり、インピーダンスが高いほどEMIが放射される可能性が高く、信号がクロストークの影響を受けやすくなることを覚えておいてください。

100Ωの差動ペアは、長さが等しい2本の50Ωのシングルエンド配線と考えることもできます。ただし、ペア間には結合が生じるため、厳密には正しくありません。配線間の距離が近づくほど結合が強くなり、ペアの差動インピーダンスは低下します。100Ω の差動インピーダンスを維持するには、それぞれの配線幅を狭くすることで、ペアを構成する各配線の特性インピーダンスを数Ωだけ高くすることができます。

基板プロパティの定義

Main page: レイヤースタックの管理

基板の各層に使用する材料、その寸法、層数、および積層順序は、すべてLayer Stack Managerで定義します。ここでは、銅箔の信号層とプレーン層、銅箔層間を絶縁する誘電体層、カバー層、部品オーバーレイなど、最終的な基板の製造に必要な各種の層を設定します。

製造されるすべての層は、Layer Stack ManagerのStackupタブで定義します。

ビアの設定

Main page: ビアタイプの定義

このページの概要セクションで説明したように、ビアは信号配線のインピーダンスに影響するため、高速設計では重要な検討事項となります。ビアの長さ、穴径、ランド面積が信号から見たインピーダンスに影響するだけでなく、ビアバレルの未使用部分がスタブとして作用し、信号反射を引き起こすこともあります。これに対処するため、ブラインドビア、ベリードビア、µVia、スキップビアなど、さまざまな層間接続形式のビアを製造できます。Altium Designerは、これらすべてのビアタイプに対応しています。

ビアは、レイヤースタックの一部としてLayer Stack Manager's Via Typesタブで定義します。未使用のビアバレルを除去するバックドリルにも対応しており、Layer Stack Manager's Back Drillsタブで定義します（詳しくは、バックドリル用の基板設定を参照してください）。

製造可能なさまざまな種類のビアは、すべてLayer Stack ManagerのVia Typesタブで定義できます。

ビアの影響を把握するための定量的な研究も行われています。その一例が、AlteraのアプリケーションノートAN529「高速チャネル設計のためのビア最適化手法」です。

この研究およびその他の参考資料をまとめると、ビアの影響を最小限に抑えるための指針は次のとおりです。

• 信号配線がビアに接続する箇所のアニュラリングを小さくします。このアプリケーションノートでは、機械ドリルで加工するビアについて、ビア径／穴径を20/10 mil（0.5/0.25 mm）にすることを推奨しています。
• ビアが接続されていない層では、未使用のアニュラリング（NFP：Non-Functioning Padとも呼ばれます）を除去します。これにはTools » Remove Unused Pad Shapesコマンドを使用します。
• ビアバレルと隣接するプレーン層とのクリアランスを大きくします。これはPower Plane Clearanceデザインルールで制御します。このアプリケーションノートでは、40～50 mil（1.0～1.25 mm）を推奨しています。ただし、これによりプレーン層の抜き領域が大きくなります。
• 信号配線の層変更によってリターンパスが別の層に切り替わる場合は、信号ビアの近くにスティッチングビアを配置します。新しい参照プレーン層が元の参照プレーンと同じ電圧であれば、信号ビアから35 mil（0.9 mm）以内（中心間距離）の位置にビアを配置し、両プレーンを接続します。
• 信号配線の層変更先で参照プレーン層の電圧が異なる場合は、信号ビアの近くにデカップリングコンデンサを配置します。このコンデンサは、両プレーンの電圧にかかわらず、2つのプレーン間を直接デカップリングします。ただし、この方法では一方のプレーンからもう一方のプレーンにノイズが結合する可能性があるため、リターンパスのループ面積を小さくするための最終手段としてのみ使用してください。
• ビアスタブ（信号配線がビアに接続する層より先に伸びる余分なビア部分）を除去します。これには、適切なブラインドビアやベリードビアを使用するか、製造時にビアのバックドリルを行います。

高速信号のリターンパスの管理

設計内の各高速信号には、良好なリターンパスが不可欠です。リターンパスが信号配線の直下から外れるとループが形成され、EMIが発生します。その発生量は、ループの面積に直接関係します。

電源プレーンの作成

• 電源プレーンは、プレーン層、またはポリゴンで覆った信号層のいずれかを使用して作成できます。
• プレーン層を使用した電源プレーンの作成：
  • プレーン層はLayer Stack Managerで追加します。既存の層を右クリックし、Insert layer aboveまたはInsert layer belowを選択して、新しいプレーン層を追加します。
  • プレーン層をアクティブ層にした状態で、プレーン内の任意の位置をダブルクリックすると、Split Planeダイアログが開き、ネットを割り当てることができます。
  • ソフトウェアは、Layer Stack Managerの対象層のPullback Distance列で指定した距離だけ、プレーンの端を基板端から自動的に後退させます。この列が表示されていない場合は、既存の列見出しを右クリックしてSelect Columnsコマンドにアクセスします。
  • プレーン層は、ラインを配置することで個別の領域に分割できます（Place » Line）。最初のラインセグメントの配置を開始した後、Tabを押して分割ラインの幅を設定します。ラインセグメントを基板端から反対側の基板端まで配置するか、閉じた形状を作成してアイランドにします。ソフトウェアは分割ラインで作成された個々の形状を自動的に検出します。各形状をダブルクリックしてネットを割り当ててください。
• 信号層上のポリゴンを使用した電源プレーンの作成：
  • 信号層はLayer Stack Managerで追加します。既存の層を右クリックし、Insert layer aboveまたはInsert layer belowを選択して、新しい信号層を追加します。
  • 電源領域を分ける必要がある場合は、層全体をポリゴンで覆ってから分割すると簡単です（Place » Slice Polygon Pour）。分割ラインの配置を開始した後、Tabを押してLine Constraintsダイアログを開き、分割幅を設定します。この幅が、分割によって作成される2つのポリゴン間の距離になります。分割ラインは、ポリゴンの外側から開始し、ポリゴンの外側で終了する必要があります。
  • ポリゴンを再ポアするには、右クリックしてコンテキストメニューからPolygon Actions » Repour Selectedを選択します。 
  • ポリゴンはシェルブ（一時的に非表示）することもできます。右クリックし、 Polygon Actions サブメニューから該当するコマンドを選択します。部品や配線を移動する必要がある場合に、この機能を使用してください。
• 下の画像のように、ネットごとに異なる色で表示すると見やすくなります。これは回路図またはPCBで設定できます。詳しくは、ネットへの色の適用を参照してください。

  最初の画像は、3v3と5v0の領域に分割したプレーン層です。 2番目の画像は、3v3ポリゴンと5v0ポリゴンを配置した信号層です。ネットに色を割り当て、ハイライトを有効にしています。

信号のリターンパスとしてのプレーン

良好なリターンパスは、次の条件を満たします。

• リターンパスとなるプレーン（対象信号に最も近いプレーン）の信号配線直下に、途切れ、分割、抜き領域（ビアやスルーホールピンによってプレーンに生じる穴）がないこと。
• リターンパスの幅は、信号配線幅の3倍、または配線からプレーンまでの距離の3倍のうち、いずれか小さい方が理想的です。電流密度が最も高くなるのは信号配線の直下ですが、電流は配線の両側のプレーンにも広がり、約95%が配線幅の3倍の範囲内を流れます。この領域内でプレーンが途切れると、リターンパスのインピーダンスが増加し、リターンパスが迂回するとループが形成されます。シグナルインテグリティの観点では、このリターンパスのインピーダンス増加は、信号経路のインピーダンス増加と同程度に信号品質に影響します。
• ループ面積は最小限に抑えられています。一般に、信号配線の長さを最小限にすることよりも、ループ面積を小さくすることの方が重要です。リターンパスにプレーンの欠損部がある場合は、利用可能なリターンパスに合わせて信号を配線し直すことを検討してください。 
• 電源プレーンがリターンパスとなる場合、リターンエネルギーは最終的にデカップリングコンデンサを通じてグラウンドに到達します。形成されるループをできるだけ小さくするため、信号のソースピン付近にあるデカップリングコンデンサの配置を慎重に検討してください。 

分割された電源・グラウンドプレーンと複数の電源・グラウンドプレーンの管理

一般に、グラウンドプレーンは、分割する明確な要件があり、その定義方法と管理方法を理解している場合を除き、分割すべきではないとされています。 代わりに、ノイズの多い部品とノイズの少ない部品を離して配置し、使用する電源レールごとに部品をまとめて配置してください。

電源プレーンとグラウンドプレーンについては、次の点にも注意してください。

• 設計上、グラウンドプレーンを部分的に分割する必要がある場合、その領域を通過する信号はブリッジ部分（直下に分割がない領域）を通して配線してください。 
• 回路ノイズを最小限に抑えるには、プレーンを分割するよりも、グラウンドプレーンを追加する方が効果的です。また、可能であれば、各安定化電源の電源レールとグラウンドレールの両方にプレーン層を設けてください。 
• 設計に複数の電源レールがあり、それぞれを専用のプレーンで配電する場合は、各電源プレーンが対応するグラウンドプレーンのみを参照するようにしてください。電源プレーンが別の電源レールのグラウンドプレーンと重なる（参照する）ことがないようにしてください。重なると容量結合が生じ、ある電源から別の電源へノイズが伝わります。
• 隣接するプレーンが、異なる電圧領域に分割する必要のある電源プレーンの場合、適切なリターンパスを確保するために、2つの電圧領域間を直接デカップリングする必要があることがあります。

分割プレーンの可視化

リターンパスを目視で確認しやすくするため、重要な配線経路の直下にあるリターンパスを調べやすいように表示を設定できます。

信号がプレーン上の異なる電圧領域を通過する際に、分割線をまたいでいないかを確認します。ハイライトされた4つのネットはVCC電源プレーンの分割部を横切っており、これらの信号のリターンパスが途切れています。

手順は次のとおりです。 

• 各電源ネットに色を割り当てます。詳細は、ネットへの色の適用を参照してください。
• 表示するレイヤーを絞り込み、関連する信号層とプレーン層のみを表示します。このレイヤーの組み合わせは、レイヤーセットとして保存できます。詳細は、レイヤーセットの作成を参照してください。
• 信号層に切り替え、対象のネット上でCtrl+Clickを実行してハイライトします（複数のネットをハイライトするには、Shiftを押しながらクリックします）。選択とは異なり、ハイライトは維持されるため、別の場所をクリックしても解除されません。現在のハイライトを解除するには、Shift+C を押します。
• ハイライトは、デザインスペース内の他のオブジェクトを暗くすることで実現されます。Dimmed Objectsのレベルは、View ConfigurationパネルのMask and Dim Settingsセクションで設定します。
• プレーン層をアクティブレイヤーにします。

対象のネットが目立つようになり、分割線や、スルーホールパッドおよびビアによって生じたプレーンの欠損部など、リターンパス上の分割や不連続箇所を見つけやすくなります。 

リターンパスの途切れの検出

リターンパスの途切れや狭窄部は、Return Path設計ルールで検出できます。Return Path設計ルールは、ルールの対象となる信号の上または下にある指定された参照層で、信号のリターンパスが連続しているかを確認します。リターンパスは、参照信号層に配置されたフィル、リージョン、ポリゴンポアで形成することも、プレーン層を使用することもできます。

リターンパス層は、Return Path設計ルールで選択されたImpedance Profileで定義される参照層です。これらの層について、信号経路に沿って指定されたMinimum Gap（信号のエッジから外側への幅）が確保されているかを確認します。新しいReturn Path設計ルールは、High Speedルールカテゴリに追加してください。

下の画像は、Minimum Gapを0.1mmに設定した場合に、信号NetXで検出されたリターンパスエラーを示しています。PreferencesダイアログでDRC Violation Display Styleを設定し、Violation Detailsを表示してViolation Overlayを非表示にすると、Return Pathエラーの位置を特定しやすくなります。 – 画像を表示。これにより、違反しているオブジェクト全体ではなく、ルールに違反した正確な箇所がハイライトされます。 

リターンパスのビアチェック

ルールでMax Stitch Via Distance を定義すると、バッチDRCの一環として、指定した距離内にリターンパスビアが存在するかどうかがチェックされます。

スティッチビアの最大距離制約違反の例。ここでは、ネット DQS4R_N のビアに対して、指定した距離内にリターンパスビアがありません。

差動ペアの設定と配線

Main pages: 差動ペア配線、インピーダンス制御配線

差動ペアは、回路図の作成時に定義することも、設計を基板レイアウトに転送した後に定義することもできます。回路図上でペアを定義する際の基本要件は、該当する各ネットのネット名の末尾に_Pまたは_Nを付けることです。回路図上の差動ペアは、各ネットにDifferential Pair directiveを配置するか、Blanket directive上に配置することで識別されます。後者の場合、下図のように、差動形式のネットラベル群を囲むようにBlanketディレクティブを配置します。

Blanketを使用すると、複数のネットを差動ペアのメンバーとして設定できます。

差動ペアの操作：

• PCBエディターでは、PCBパネルのDifferential Pair Editorモードで差動ペアを定義できます。差動ペアに適用するデザインルールを定義しやすくするため、差動ペアをネットクラスまたは差動ペアクラスに割り当てることができます。これらのクラスはいずれもObject Class Explorerで定義します。
• インピーダンスを制御して差動ペアを配線するには、Layer Stack Managerでインピーダンスプロファイルを作成します。詳細は、インピーダンス制御配線を参照してください。
• 差動ペア配線のプロパティは、Differential Pair Routingデザインルールで定義します。
• 差動ペアを配線するには、Interactive Differential Pair配線コマンドを使用します。_Pまたは_Nのいずれかのパッドをクリックして配線を開始し、Spacebarを使用して、使用可能な引き出し配線形状を順に切り替えます。配線の動作は単一ネットの配線と同じです。Shift+F1を押すと、インタラクティブ配線のショートカット一覧が表示されます。接続先のパッドに近づいたら、Ctrl+Clickを押してパッドまでの配線を完了します。

差動ペアの設計指針：

• 差動ペアが効果的に機能するには、配線長の整合が不可欠です。使用する信号技術に適した許容差内で配線長を揃えてください。たとえば、USB 3.xのペアでは配線長差を5～10 mil以内に揃えます。また、配線長差による遅延を信号の立ち上がり時間の20%以内に収めるという目安もあります。差動信号が機能するのは、リターンエネルギーがペアのもう一方の配線を通って戻るためです。配線長の不一致が大きいほど、代わりに最も近いプレーン層を通って戻るエネルギーの量が増えます。

• ペアの各配線が障害物の両側を迂回する場合など、結合が不連続になる箇所では、インピーダンスが増加します。ペア全体をより緩い結合（たとえば信号配線幅の2倍の間隔）で配線したほうが、結合の不連続によるインピーダンス変化を抑えられる場合があります。

• 特に表面層では、干渉源となる配線を遠ざけてください。干渉源となる可能性があるネットに対しては、信号配線幅の3倍のクリアランスを目安にします。

• 一般的な目安として、ペアと他の信号とのクリアランスは信号配線幅の2倍を目標にします。

• 同一レイヤーのグラウンドポリゴンは、信号配線幅の3倍以上離してください。

• ビアや結合の不連続によって生じる反射は、インピーダンス制御配線によって抑制します。そのためには、信号経路の下に連続したリファレンスプレーンが必要です。

• 信号層とプレーンの間隔を狭くして、クロストーク耐性を高めます。

配線長の制御と調整

Main pages: 配線長調整、Lengthデザインルール、Matched Lengthデザインルール

基板上の高速信号を適切に扱うための重要な要件の1つは、配線長を制御し、調整することです。

• 絶対的な配線長はLengthデザインルールで監視でき、相対的な配線長はMatched Lengthデザインルールで監視できます。
• 一連のネットの現在の配線長と、適用されるデザインルールへの適合状況は、PCBパネルのNetsモードで確認できます（下図参照）。
• LengthルールやMatched Lengthルールが定義されている場合は、配線長調整ゲージ（Shift+G）を表示することで、インタラクティブ配線中や配線長調整中に長さを監視できます。
• デバイスパッケージ内のピンの長さに起因する遅延にも対応しています。詳細は、ピンパッケージ遅延をご覧ください。
• 経路に直列部品を含むネットは、xSignalsを定義して管理します。

デザインルール

• Managing the Overall Route Lengths - ネットまたはネット群の配線全長は、Lengthデザインルールで監視できます。Lengthデザインルールには、許容される最小長と最大長があります。Signal Lengthが許容最小値より短い場合は、PCBパネル（Netsモード）で黄色にハイライト表示され、許容最大値より長い場合は赤色にハイライト表示されます。
• Managing the Relative Route Lengths - 一連のネットの相対的な配線長は、Matched Lengthデザインルールで監視できます。Matched Lengthデザインルールには許容差が設定されており、対象となるネット群の中で最も長い配線を基準長として使用します。パネル内のSignal Lengthが黄色にハイライト表示されている場合、その信号の長さが、最長配線長から許容差を引いた値より短いことを示します。赤色のハイライトは、その信号の長さが最長配線長を超えていることを示します。 

設計内にこの2つのルールが両方存在する場合に、それぞれの設定がどのように適用されるかについては、配線長調整のページを参照してください。

配線長の監視

現在の配線長は、PCBパネルのNetsモードに表示され、配線作業に合わせて更新されます。Routedの長さの値は、目標長に近づくと黄色になり、目標長を超えると赤色になります。

LengthルールやMatched Lengthルールが定義されている場合は、配線長調整ゲージを表示することで、インタラクティブ配線中や配線長調整中に長さを監視できます。配線中は、Shift+Gショートカットでゲージの表示と非表示を切り替えられます。

ゲージでは、現在の配線済み長がスライダーの上に数値で表示され、スライダーは推定長を示します。配線長調整中はEstimated Length = Current Routed Length。インタラクティブ配線中にゲージを使用している場合はEstimated Length = Routed Length + distance to target (length of connection line)。

ゲージの設定は、適用されるルールで定義された制約から計算されます。

• ゲージの最小値（ゲージの左端）は45（最小のMinLimit）
• ゲージの最大値（ゲージの右端）は48（最大のMaxLimit）
• 左側の黄色のバー（最大のMinLimit）は46.58
• 右側の黄色のバー（最小のMaxLimit）は47.58（上図では緑色のバーに隠れています）
• 緑色のバー（TargetLength）は47.58（対象ネット群の中で最も長いネットの配線長で、MaxLimitと同じ）
• 緑色のスライダーと、その上に表示される数値（現在の配線長）は47.197。

配線長の調整

配線完了後、Interactive Length TuningコマンドまたはInteractive Diff Pair Length Tuningコマンド（Routeメニュー）を使用して、配線長を調整できます。これらのコマンドは、3種類の形状から選択したアコーディオン部分を配線に追加します。

適用対象のLengthルールとMatched Lengthルールがある場合、配線長調整ツールは両方のルールを考慮し、最も厳しい制約の組み合わせを求めます。そのため、Lengthルールで指定された最大長が、Matched Lengthルールの対象となる最長配線長より短い場合は、Lengthルールが優先され、その長さが調整時に使用されます。

配線長調整中に、適用されているルールを確認したり、アコーディオンのプロパティを変更したりするには、Tabを押して、下図のようにPropertiesパネルのInteractive Length Tuningモードを開きます。Target Lengthに注目してください。これは、適用されるルール設定の中で最も厳しいMax Limitです。

配線長調整中にTabを押すと、パネルがInteractive Length Tuningモードで開き、目標長のモードを選択したり、アコーディオンのパラメーターを調整したりできます。

ネットの長さを調整するには、コマンドを実行してから、ネット上の任意の位置をクリックします。配線経路に沿ってカーソルを動かすと、長さ調整用のアコーディオン部分が追加されます。適用されるデザインルールで定義された長さの要件が満たされるまで、調整部分が追加され続けます。カーソルが調整用アコーディオンの範囲外に移動すると、アコーディオン形状は表示されなくなります。カーソルをアコーディオン形状の範囲内に戻すと、再び表示されます。

詳細は、配線長調整をご覧ください。

まとめ

あらゆる高速設計に適用できる普遍的なルールを導き出すことはできませんが、高速設計を成功に導くための優れた設計手法に従うことはできます。業界には、高速設計に関する実践的で人気のあるトレーニングコースを提供している専門家が数多くいます。以下のリンクから詳細を確認し、専門的なトレーニングの選択肢を調べてみてください。

参考資料

本ページは、以下の業界専門家の知見をまとめることを目的としています。著者は、これらの専門家の功績に深く感謝します。

Douglas Brooksの記事

• マイクロストリップの伝搬時間
• 高速化と電力供給のためのプレーン分割
• 表皮効果
• 差動配線の設計ルール — 真実と誤解

Howard Johnson博士の記事

• ビアのインダクタンス
• 10層スタック

Lee W. Ritcheyの書籍と記事

• 最初から正しく設計する
• 差動信号とその設計要件の考察
•  PCBラミネート材が高速データレートに与える影響、第1部、第2部

In-Circuit Designの記事 - Barry Olney

• 差動ペア配線
• プレーンジャンパーの真実
• 重要な部品配置
• スタックアップの計画（第1部、第2部、第3部）
• 理想的なスタックアップ

回路基板設計のベストプラクティス - Tim Jarvis RadioCAD Limited

PCBレイアウト - Learn EMCウェブサイト

Keith Armstrongの記事、EMC Information Centre（無料登録が必要）

電子機器パッケージングハンドブック - Glenn R. Blackwell

プリント回路ハンドブック - Clyde Coombs、Happy Holden

HDIハンドブック - Happy Holdenほか

高速チャネル設計のためのビア最適化手法 - Alteraアプリケーションノート AN529

高速PCB設計の考慮事項 - Lattice Semiconductorアプリケーションノート TN 1033 

信号の伝搬時間の測定 - Chris Grachanen、EDN

次世代プリント回路におけるHDIビア構造、電力供給、熱管理の将来 - Tom Buck TTM Technologies