High Speed Design

Altium Designerにおける高速設計

高速プリント基板設計とは、回路設計要件、デバイス技術、製造材料および製造手法のバランスを取りながら、コンポーネント間で信号を完全性を保って伝送できるPCBを実現するプロセスです。

考慮すべき要素

高速信号を含む基板の配線では、次の項目を管理する必要があります。

• 必要となる可能性のある終端部品

• 高速設計ルールを適用する必要がある信号の定義

• 配線の機械的寸法 - 制御インピーダンス配線のため

• 基板材料の特性と寸法

• レイヤースタック内の層数とその配置

• 各高速信号のリターンパス

• ビアの影響と設定

• 差動ペアの設定と配線

• 配線長の設定と制御

レイアウト前後のシグナルインテグリティ解析

設計プロセスの初期段階では、インピーダンス整合が必要になる可能性のある信号を特定し、部品配置が完了する前に追加の終端部品を組み込めるようにしておくことが重要です。一般に、出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を実現するには終端部品を設計に追加する必要がある場合があります。

Altium Designerにはシグナルインテグリティシミュレータが含まれており、設計プロセスの回路図作成段階と基板レイアウト段階の両方で利用できるため、レイアウト前後のシグナルインテグリティ解析を実行できます（Tools » Signal Integrity）。このシミュレータは、トレースの計算済み特性インピーダンスとI/Oバッファのマクロモデル情報を入力として組み合わせ、配線済み基板の挙動をモデル化します。シミュレータは高速反射・クロストークシミュレータをベースとしており、業界で実証されたアルゴリズムにより非常に高精度なシミュレーションを実現します。

回路図設計と基板設計の両方で、回路図シンボルを対応するPCBフットプリント、SPICEシミュレーションモデル、シグナルインテグリティ用マクロモデルに関連付ける統合コンポーネントシステムを使用しているため、シグナルインテグリティ解析は基板設計を作成する前の回路図作成段階で実行できます。基板設計がまだ存在しない場合でも、このツールではシグナルインテグリティシミュレータ内から、希望するトレース特性インピーダンスなどの物理特性を設定できます。このレイアウト前段階では、シグナルインテグリティシミュレータは個々の接続の実際の長さを判断できないため、ユーザー定義可能な平均接続長を用いて伝送線路計算を行います。このデフォルト長を想定する基板寸法に合わせて慎重に設定することで、設計のシグナルインテグリティ性能をかなり正確に把握できます。

反射の問題が生じる可能性のあるネットを特定し、必要な追加終端部品を基板レイアウトに進む前に回路図へ追加できます。その後、レイアウト後のシグナルインテグリティ解析を実施した段階で、これらの部品値をさらに最適化できます。

Signal Integrity解析エンジンは、反射の問題が生じる可能性のあるネットの特定に役立ちます。なお、測定は波形から直接取得できます。

► コンポーネントのインピーダンス整合

高速信号の定義

Main page: xSignalsによる高速信号パスの定義

高速設計とは、回路基板上のある地点から別の地点へエネルギーの流れを管理する技術です。設計者は、基板上のこの地点からあの地点へ伝わる信号に注意を集中し、その信号に設計制約を適用できなければなりません。ただし、ここで対象となる信号は必ずしも単一のPCBネットとは限りません。たとえば、その信号はT分岐トポロジで配線しようとしている設計内のA0の一方の分岐であり、A0のもう一方の分岐も同様に注目すべき別の信号で、その2つの信号の配線長を比較する必要があるかもしれません。あるいは、その信号経路に直列終端部品が含まれている場合もあります（PCBエディタからは1つの部品と2つのPCBネットとして認識されます）。さらに、その信号が差動ペアの一部である場合は、その長さをペア相手の信号長と比較する必要があります。

これらの要件は、xSignalsと呼ばれる機能を使って管理できます。xSignalは本質的にユーザー定義の信号パスです。ソースパッドとターゲットパッドを（ワークスペースまたはPCBパネル内で）選択し、いずれかを右クリックしてその信号パスをxSignalとして定義します。開始パッドと終了パッドを指定して対話的にxSignalを定義できるだけでなく、インテリジェントなxSignals Wizardを実行することもできます。このウィザードのヒューリスティクスにより、選択したコンポーネント間に多数のxSignalsをすばやく設定できます。これらのxSignalsは、高速信号に対する設計ルールの適用対象として使用できます。ソフトウェアはこれらのxSignalsの構造を理解しており、たとえば終端部品を介して接続された複数ネットの全長や、その終端部品を通過する距離も計算できます。

PCBパネルには、xSignalsを確認および管理するためのxSignal mode が用意されています。このパネルでは信号長に関するフィードバックも提供され、適用される設計制約をほぼ満たしているxSignalsは黄色、満たしていないxSignalsは赤色で強調表示されます。下の画像では、CLK1差動ペアのxSignal長の差が、適用されるMatched Length設計ルールで許容される値を超えています。このパネルにはSignal Lengthも含まれており、これは正確なポイントツーポイント長です。パッド内のトラックや積み重なったトラックセグメントなど、従来の長さの不整合要因は解消され、正確なビアスパン距離を用いてSignal Lengthが計算されます。

PCB パネルのxSignalsモードを使用して、xSignalsを管理および調査します。細い線に注目してください。 これは直列部品を通る信号パスを示しています。（画像提供: FEDEVEL Open Source、www.fedevel.com）

配線特性の定義

Main page: 制御インピーダンス配線

従来、基板設計者は配線幅の寸法を入力し、その層の銅厚を選択することで配線の幅と厚みを定義していました。通常は、必要な電流を流せることと、必要な電圧クリアランスが維持されることを確認すれば十分でした。しかし、この方法は設計内の高速信号には不十分であり、これらについては配線のインピーダンスを制御する必要があります。

制御インピーダンス配線とは、特定のインピーダンスを実現するために、配線寸法と基板材料の特性を設定することです。これは、適切なインピーダンスプロファイルを定義し、そのプロファイルを重要な高速ネットに対する配線設計ルールへ割り当てることで実現します。

インピーダンスプロファイルの定義

Main page: 制御インピーダンス配線のためのレイヤースタック設定

インピーダンスプロファイルは、PCBエディタのLayer Stack Managerで定義します（Design » Layer Stack Manager）。Layer Stack Managerは、回路図シート、PCB、その他のドキュメントタイプと同様に、ドキュメントエディタ内で開きます。

レイヤー特性を設定したら、Layer Stack Manager's Impedanceタブに切り替えて、シングルエンドまたは差動のインピーダンスプロファイルを追加または編集します。

トップレイヤー上に配線される個別ネット向けに定義された50Ωインピーダンスプロファイル。画像にカーソルを合わせると、同じプロファイルのL3レイヤー用設定が表示されます。

の詳細を見る

設計ルールの設定配線インピーダンスは、配線の幅と高さ、および周囲の誘電体材料の特性によって決まります。Layer Stack Managerで定義された材料特性に基づき、各インピーダンスプロファイルの作成時に必要な配線幅が計算されます。材料特性によっては、配線層を変更すると幅も変化する場合があります。配線層の変更に応じて幅を変更するこの要件は、PCB Rules and Constraints Editor（Design » Rules）で設定された該当の配線設計ルールによって自動的に管理されます。

ほとんどの基板設計では、制御インピーダンスで配線すべき特定のネット群があります。一般的な方法として、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、そのクラスを対象とする配線ルールを作成します。以下の画像はその例です。

通常は、最小幅、最大幅、推奨幅を手動で定義します。方法としては、上部の制約設定で指定してすべてのレイヤーに適用するか、レイヤーグリッド内で各レイヤーごとに個別に設定します。制御インピーダンス配線では、代わりに Use Impedance Profile オプションを有効にし、ドロップダウンから必要なインピーダンスプロファイルを選択します。これを行うと、ルールの Constraints 領域が変化します。まず気付くのは、デザインルールの使用可能レイヤー領域に基板上のすべての信号レイヤーが表示されなくなり、選択したインピーダンスプロファイルで有効になっているレイヤーのみが表示されるようになることです。推奨幅の値（および差動ペアギャップ）は、各レイヤーに対して計算された幅（およびギャップ）を反映するように更新されます。これらの推奨値は編集できませんが、最小値と最大値は編集できるため、適切なより小さい値／より大きい値を設定してください。

Routing Width Design Rule

単一ネットの場合、配線幅は Routing Width デザインルールで定義されます。

インピーダンスプロファイルを使用するように選択すると、使用可能なレイヤーと推奨幅は選択したプロファイルによって制御されます。

Differential Pairs Routing Design Rule

差動ペアの配線は、Differential Pair Routing デザインルールによって制御されます。

差動ペアでは、使用可能なレイヤー、推奨幅、および推奨ギャップは選択したプロファイルによって制御されます。

► Differential Pair Routing

Choosing the Impedance

では、どの目標インピーダンスを選べばよいのでしょうか。これは通常、使用するロジックファミリまたは技術の特性ソースインピーダンスによって決まります。たとえば、ECLロジックの特性インピーダンスは50Ωであり、TTLのソースインピーダンス範囲は70Ω～100Ωです。50Ω～60Ωは多くの設計で一般的に使用される目標インピーダンスであり、差動ペアでは90Ωまたは100 Ωの差動インピーダンスが一般的です。覚えておくべき点として、インピーダンスが低いほど電流消費は大きくなり、インピーダンスが高いほどEMIが放射される可能性が高くなり、その信号はクロストークの影響も受けやすくなります。

100Ωの差動ペアは、同じ長さを持つ2本の50Ωシングルエンド配線として捉えることもできます。ただし、これはペア間に生じる結合のため厳密には正しくありません。結合は互いが近づくほど強くなり、ペアの差動インピーダンスを低下させます。100Ω の差動インピーダンスを維持するには、各配線の幅を小さくすることができ、その結果、ペア内の各配線の特性インピーダンスは数ohmsだけわずかに増加します。

Defining the Properties of the Board

Main page: Layer Stack Management

基板内の各レイヤーに使用される材料、その寸法、そしてレイヤーの数と積層順序は、すべて Layer Stack Manager で定義されます。ここでは、最終基板の製造に必要な各種レイヤーを設定します。これには、銅の信号層およびプレーン層、銅を分離する誘電体層、カバーレイヤー、コンポーネントオーバーレイが含まれます。

製造されるすべてのレイヤーは、Layer Stack Manager の Stackup タブで定義されます。

Configuring the Vias

Main page: Defining the Via Types

このページの概要セクションで述べたように、ビアは信号配線のインピーダンスに影響を与え、高速設計における重要な検討事項です。長さ、穴径、ビアランド面積が信号から見たインピーダンスに影響するだけでなく、ビアバレルの未使用部分はスタブとして作用し、信号反射の原因にもなります。これを管理するために、Blind、Buried、µVia、Skip Vias など、さまざまなレイヤー間ビアスタイルを製造できます。これらのビアタイプはすべて Altium Designer でサポートされています。

ビアはレイヤースタックの一部として Layer Stack Manager's Via Types タブで定義されます。未使用ビアバレルのバックドリルもサポートされており、これらは Layer Stack Manager's Back Drills タブで定義します（configuring the board for back drilling の詳細を参照）。

製造可能なさまざまな種類のビアはすべて、Layer Stack Manager の Via Types タブで定義できます。

ビアの影響を理解するための定量的研究も行われており、その一例が Altera Application Note AN529 Via Optimization Techniques for High-Speed Channel Designs です。

この研究およびその他の参考資料を要約すると、ビアの影響を最小限に抑えるためのガイドラインとして次が挙げられます。

• 信号配線がビアに接続する箇所のビア環状リングのサイズを小さくします。アプリケーションノートでは、機械加工ドリルビアに対してビア径／穴径を20/10 mil（0.5/0.25 mm）とすることを推奨しています。
• ビアが接続されていないレイヤー上の未使用環状リング（NFP、Non-Functioning Pads とも呼ばれる）を削除します。これには Tools » Remove Unused Pad Shapes コマンドを使用します。
• ビアバレルから隣接プレーン層までのクリアランスを大きくします。これは Power Plane Clearance design rule によって制御されます。アプリケーションノートでは40～50 mil（1.0～1.25 mm）を推奨しています。なお、これによりそれらのプレーン層におけるブローアウトのサイズは大きくなります。
• 信号配線がレイヤー変更を行い、その結果リターンパスが別のレイヤーへ切り替わる場合は、信号ビアの近くにスティッチングビアを配置します。新しい基準プレーン層が元の基準プレーンと同じ電圧である場合、それらのプレーンは信号ビアから35 mil（0.9 mm）以内（中心間距離）でビアにより接続する必要があります。
• 信号配線がレイヤー変更を行い、新しい基準プレーン層が異なる電圧である場合は、信号ビアの近くにデカップリングコンデンサを配置します。このコンデンサは、各プレーンがどの電圧を持っているかに関係なく、2つのプレーン間を直接デカップリングします。なお、この方法では一方のプレーンから他方のプレーンへノイズが結合する可能性があるため、リターンパスのループ面積を減らすための最後の手段としてのみ使用すべきです。
• ビアスタブ（信号配線がそのビアにアクセスするレイヤーを超えた余分なビア長）を除去します。これは、適切なブラインドビアおよびベリードビアを使用するか、製造時にビアバックドリルを行うことで実現します。

Managing the Return Path for High-Speed Signals

設計内の各高速信号に対して、良好な品質のリターンパスは不可欠です。リターンパスが逸れて信号配線の直下を流れなくなるとループが形成され、このループによってEMIが発生します。その量はループ面積に直接関係します。

Creating Power Planes

• 電源プレーンは、プレーン層、またはポリゴンで覆われた信号層のいずれかから作成できます。
• プレーン層で電源プレーンを作成する場合:
  • プレーン層は Layer Stack Manager で追加します。既存のレイヤーを右クリックして Insert layer above または Insert layer below を選択し、新しいプレーン層を追加します。
  • プレーン層をアクティブレイヤーとして選択した状態で、プレーン内の任意の場所をダブルクリックすると Split Plane dialog が開き、そこでネットを割り当てることができます。
  • ソフトウェアは、そのレイヤーの Layer Stack Manager にある Pullback Distance 列で指定された量だけ、プレーン端を基板外形端から自動的に後退させます。その列が表示されていない場合は、既存の列見出しを右クリックして Select Columns コマンドにアクセスしてください。
  • プレーン層は、ライン（Place » Line）を配置することで複数の領域に分割できます。最初のラインセグメントの配置を開始した後に Tab を押して、分割ラインの幅を設定します。ラインセグメントは基板端から基板端まで配置するか、アイランド用に閉じた形状を作成します。ソフトウェアは分割ラインによって作成された個別の形状を自動検出するので、各形状をダブルクリックしてネットを割り当てます。
• 信号層上のポリゴンで電源プレーンを作成する場合:
  • 信号層は Layer Stack Manager で追加します。既存のレイヤーを右クリックして Insert layer above または Insert layer below を選択し、新しい信号層を追加します。
  • 個別の電源ゾーンが必要な場合は、レイヤー全体をポリゴンで覆ってから、それをスライスするほうが簡単なことがあります（Place » Slice Polygon Pour）。スライス線の配置を開始した後に Tab を押すと、Line Constraints dialog が開き、そこでスライス幅を設定できます。この幅は、スライス操作によって作成される2つのポリゴン間の距離になります。スライス線はポリゴンの外側から開始し、ポリゴンの外側で終了する必要があります。
  • ポリゴンを再注入するには、右クリックしてコンテキストメニューから Polygon Actions » Repour Selected を選択します。 
  • ポリゴンはシェルブ（一時的に非表示）することもできます。右クリックして、 Polygon Actions サブメニューから該当するコマンドを選択します。コンポーネントや配線を移動する必要がある場合に、この機能を使用します。
• 以下の画像に示すように、異なるネットを異なる色で表示すると役立つことがあります。これは回路図またはPCBで実行できます。詳細は Applying Color to the Nets を参照してください。

  最初の画像は 3v3 と 5v0 のゾーンに分割されたプレーンレイヤーです。2番目の画像は、3v3 ポリゴンと 5v0 ポリゴンを持つ信号レイヤーです。ネット色が割り当てられ、ハイライト表示が有効になっています。

信号リターンパスとしてのプレーン

高品質なリターンパスとは、次の条件を満たすものです。

• リターンパスを提供するプレーン（対象信号に最も近いプレーン）において、信号配線の直下に切れ目、分割、またはブローアウト（ビアやスルーホールピンによってプレーンに作られる穴）がないこと。
• リターンパスの幅は、理想的には信号配線幅の3倍、または配線からプレーンまでの距離の3倍のうち、小さいほうです。最大の電流密度は信号配線の真下にありますが、電流は配線の両側のプレーン内にも広がり、約95%が配線幅の3倍以内を流れます。この領域内にプレーンの切れ目があると、リターンパスのインピーダンスが増加し、リターンパスが逸れるとループが形成されます。信号品質の観点では、このリターンパスインピーダンスの増加は、信号経路のインピーダンス増加と同程度に信号品質へ影響します。
• ループ面積が最小化されていること。一般に、配線された信号長を最小化することよりも、ループ面積を減らすことのほうが重要です。リターンパスがブローアウトに遭遇する場合は、利用可能なリターンパスに合わせて信号を再配線することを検討してください。 
• 電源プレーンがリターンパスを提供している場合、リターンエネルギーは最終的にデカップリングコンデンサを介してグラウンドへ到達します。生成されるループのサイズを最小化するため、信号のソースピン近傍にあるデカップリングコンデンサの配置を慎重に検討してください。 

分割された電源プレーンおよび複数の電源／グラウンドプレーンの管理

一般的には、明確な必要性があり、その定義方法と管理方法を理解している場合を除き、グラウンドプレーンは分割すべきではないとされています。代わりに、ノイズの多いコンポーネントを静かなコンポーネントから分離するように配置し、さらに使用する電源レールごとにコンポーネントをまとめて配置するべきです。

電源プレーンおよびグラウンドプレーンについて、他に留意すべき点は次のとおりです。

• 設計上、グラウンドプレーンを部分的に分割する必要がある場合、その領域を横切る信号はブリッジ（その下に分割のないゾーン）を通るように配線する必要があります。
• 回路ノイズを最小化しようとする場合、プレーンを分割するよりも追加のグラウンドプレーンを使用するほうが望ましく、可能であれば、各安定化電源の供給レールとグラウンドレールの両方にプレーンレイヤーを含めてください。 
• 設計に複数の電源レールが含まれ、それぞれが独自のプレーンで配電されている場合は、各電源プレーンが自身のグラウンドプレーンのみを参照するようにしてください。ある電源プレーンが別のレールのグラウンドプレーンと重ならない（参照しない）ようにしてください。これにより容量結合が生じ、ノイズが一方の電源から他方へ伝わる可能性があります。
• 隣接するプレーンが、異なる電圧領域に分割する必要のある電源プレーンである場合、適切なリターンパスを提供するために、2つの電圧領域間を直接デカップリングする必要があることがあります。

分割プレーンの可視化

リターンパスを目視で確認する作業を支援するために、重要な配線経路の下にあるリターンパスをより簡単に確認できるよう、表示を設定できます。

プレーン上の異なる電圧領域を横切る際に、信号が分割線の上を通過しているかどうかを確認します。ハイライトされた4つのネットは VCC 電源プレーンの分割を横切っており、それらの信号のリターンパスにも分割を生じさせています。

これを行うには、次のようにします。

• 各電源ネットに色を割り当てます。詳細は Applying Color to the Nets を参照してください。
• 表示するレイヤーを、関連する信号レイヤーとプレーンレイヤーのみに減らします。このレイヤーの組み合わせは Layer Set として保存できます。詳細は creating a layer set を参照してください。
• 信号レイヤーに切り替え、対象ネット上で Ctrl+Click してハイライトします（複数のネットをハイライトするには、クリック時に Shift を含めます）。選択ではなくハイライトを使う利点は、ハイライトが保持されるため、別の場所をクリックしてもハイライトされたままになることです。現在のハイライトセットをクリアするには Shift+C を押します。
• ハイライトは、設計空間内の他のオブジェクトを暗く表示することで実現されます。Dimmed Objects レベルは、View Configuration panel の Mask and Dim Settings section で設定します。
• プレーンレイヤーをアクティブレイヤーにします。

対象のネットが目立つようになり、分割線やスルーホールパッドおよびビアによって生じるブローアウトなど、リターンパス上にある分割や不連続部を見つけやすくなります。 

リターンパスの切れ目の検出

リターンパスの切れ目やネックは、Return Path design rule によって検出できます。Return Path design rule は、ルールの対象となる信号の上下にある指定参照レイヤー上で、連続した信号リターンパスが存在するかをチェックします。リターンパスは、参照信号レイヤー上に配置されたフィル、リージョン、ポリゴン注入によって形成される場合もあれば、プレーンレイヤーである場合もあります。

リターンパスレイヤーは、Return Path design rule で選択された Impedance Profile に定義された参照レイヤーです。これらのレイヤーは、指定された Minimum Gap（信号エッジを超える幅）が信号経路に沿って存在することを確認するためにチェックされます。新しい Return Path design rule は、High Speed ルールカテゴリで追加します。

下の画像は、信号 NetX に対して、Minimum Gap の設定が 0.1mm のときに検出されたリターンパスエラーを示しています。Return Path エラーは、Preferences dialog – show image で、DRC Violation Display Style を Violation Details は表示し Violation Overlay は表示しないように設定すると、見つけやすくなることがあります。こうすると、違反しているオブジェクト全体ではなく、ルール違反が発生した正確な位置がハイライトされます。 

リターンパスビアチェック

ルールでMax Stitch Via Distance が定義されている場合、指定距離内にリターンパスビアが存在するかどうかは Batch DRC の一部としてチェックされます。

最大ステッチビア距離制約違反の例。ここでは、ネット DQS4R_N のビアに、指定距離内のリターンパスビアがありません。

差動ペアの設定と配線

Main pages: 差動ペア配線, Controlled Impedance Routing

差動ペアの定義は回路図作成時に行うことも、設計を基板レイアウトへ転送した後に行うこともできます。回路図上でペアを定義するための基本要件は、関連する各ネットのネット名の末尾に _P または _N を含めることです。差動ペアは、各ネット上に Differential Pair directive を配置するか、Blanket directive 上に配置することで回路図上で識別されます。この場合、Blanket ディレクティブが、下の画像に示すように、囲まれた一連の差動ペア形式の Net Labels に重ねて配置されます。

Blanket は、複数のネットを差動ペアメンバーとして設定するために使用できます。

差動ペアの操作:

• PCB エディターでは、差動ペアは PCB パネルの Differential Pair Editor モードで定義できます。差動ペアに適用される設計ルールの定義を簡素化するために、それらを Net Classes または Differential Pair Classes に割り当てることができ、これらはいずれも Object Class Explorer で定義します。
• 制御インピーダンスで差動ペアを配線するには、Layer Stack Manager でインピーダンスプロファイルを作成します。詳細は Controlled Impedance Routing を参照してください。
• 差動ペア配線のプロパティは、Differential Pair Routing 設計ルールで定義されます。
• 差動ペアを配線するには、Interactive Differential Pair 配線コマンドを使用します。配線を開始するには _P または _N パッドのいずれかをクリックし、その後 Spacebar を使用して利用可能な引き出し配線形状を切り替えます。配線動作は単一ネット配線と同じで、対話型配線ショートカットの一覧を表示するには Shift+F1 を押します。ターゲットパッドに近づいたら、Ctrl+Click を押してパッドまでの配線を完了します。

差動ペア設計の経験則:

• 差動ペアを有効に機能させるには長さ合わせが重要であり、信号方式に適した許容差内に長さを一致させてください。たとえば、USB 3.x ペアは 5～10 mil に合わせます。もう1つの経験則として、長さ差を信号立ち上がり時間の 20% 以内に収める方法があります。差動伝送が機能するのは、リターンエネルギーがペアのもう一方のメンバーを通って戻るためです。長さの不一致が大きいほど、代わりに最も近いプレーンレイヤーを通って戻るエネルギー量が増えます。

• ペアメンバーが障害物の両側を回り込む場合など、結合の不連続はインピーダンスを増加させます。結合の不連続によるインピーダンス変化量を減らすために、ペア全体をより疎結合（たとえば信号配線幅の 2 倍）で配線した方がよい場合があります。

• アグレッサ配線は離してください。特に表層では、潜在的なアグレッサネットに対して信号配線幅の 3 倍のクリアランスを目標にしてください。

• 一般的な目安として、ペアと他信号とのクリアランスは信号配線幅の 2 倍を目標にしてください。

• 同一レイヤーのグランドポリゴンは、少なくとも信号配線幅の 3 倍離してください。

• ビアや結合の不連続によって生じる反射は、制御インピーダンス配線によって管理します。これには信号経路の下に連続した基準プレーンが必要です。

• クロストーク耐性を向上させるために、信号レイヤーとプレーンの間隔を小さくしてください。

配線長の制御と調整

Main pages: Length Tuning, Length design rule, Matched Length design rule

基板上の高速信号を管理するうえで重要な要件の1つは、配線長を制御し調整することです。

• 絶対長は Length design rule で監視でき、相対的な配線長は Matched Length design rule で監視できます。
• 一連のネットの現在の長さと、適用される設計ルールへの適合状況は、PCB パネルの Nets モードで確認できます（以下に示すとおり）。
• Length ルールおよび/または Matched Length ルールが定義されている場合、Length Tuning Gauge（Shift+G）を表示することで、対話型配線または長さ調整中に長さを監視できます。
• デバイスパッケージ内のピン長によって生じる遅延にも対応しています。詳細は Pin Package Delay を参照してください。
• 経路内に直列部品を含むネットは、xSignals を定義することで管理します。

設計ルール

• Managing the Overall Route Lengths - ネットまたはネット群の全体配線長は、Length design rule で監視できます。Length design rule には許容される最小長と最大長があり、Signal Length が許容最小値未満の場合は PCB パネル（Nets モード）で黄色表示され、許容最大値を超える場合は赤色表示されます。
• Managing the Relative Route Lengths - ネット群の相対的な配線長は、Matched Length design rule で監視できます。Matched Length design rule には許容差があり、対象ネット群の中で最長の配線を基準長として使用します。パネル内で Signal Length が黄色表示される場合、その信号長は最長配線長から許容差を引いた値より短いことを示します。赤色表示は、その信号長が最長配線長より長いことを示します。 

これら2つのルールが設計内に同時に存在する場合に、それぞれの設定がどのように解決されるかについては、Length Tuning ページを参照してください。

配線長の監視

現在の配線長は PCB パネルの Nets モードに表示され、配線に応じて更新されます。Routed の長さ値は、目標長に近づくと黄色になり、超過すると赤色になります。

Length ルールおよび/または Matched Length ルールが定義されている場合、Length Tuning Gauge を表示することで、対話型配線または長さ調整中に長さを監視できます。配線中は、Shift+G ショートカットを使用して Gauge の表示/非表示を切り替えます。

Gauge は、スライダー上部に現在の Routed Length を数値で表示し、スライダー自体は Estimated Length を示します。長さ調整中は Estimated Length = Current Routed Length、対話型配線中に Gauge を使用している場合は Estimated Length = Routed Length + distance to target (length of connection line) です。

Gauge の設定は、適用されるルールで定義された制約から計算されます。

• ゲージの最小値（ゲージ左端）は45です（最小 MinLimit）
• ゲージの最大値（ゲージ右端）は48です（最大 MaxLimit）
• 左側の黄色バー（最大 MinLimit）は46.58です
• 右側の黄色バー（最小 MaxLimit）は47.58です（上の画像では緑色バーに隠れています）
• 緑色バー（TargetLength）は47.58です（セット内で最長のネットの配線長であり、MaxLimit と同じ）
• 緑色スライダーと重ね表示された数値（現在の配線長）は47.197です。

配線長のチューニング

配線長は配線完了後に、Interactive Length Tuning コマンド、または Interactive Diff Pair Length Tuning コマンド（Route メニュー）を使用してチューニングできます。これらのコマンドは、3種類の形状から選択できるアコーディオンセクションを配線に追加します。

適用可能な Length ルールと Matched Length ルールがある場合、配線長チューニングツールはこれら両方のルールを考慮し、最も厳しい制約セットを算出します。したがって、Length ルールで指定された最大長が、Match Length ルールで目標とされる最長長より短い場合は、Length ルールが優先され、その長さがチューニング時に使用されます。

どのルールが適用されているかを確認したり、配線長チューニング中にアコーディオンのプロパティを変更したりするには、Tab を押して Properties パネルの Interactive Length Tuning モードを開きます。以下に示すように、Target Length に注目してください。これは、適用可能なルール設定の中で最も厳しいものの Max Limit です。

配線長チューニング中に Tab を押すと、パネルが Interactive Length Tuning モードで開き、そこで目標配線長モードを選択し、アコーディオンのパラメータを調整できます。

ネットの長さをチューニングするには、コマンドを実行してから、そのネット上の任意の位置をクリックします。カーソルを配線経路に沿って移動すると、それに応じてチューニング用アコーディオンセクションが追加されます。適用される設計ルールで定義された長さ要件が満たされるまで、チューニングセクションは追加され続けます。カーソルがチューニング用アコーディオンの範囲外に移動すると、アコーディオン形状は消えます。カーソルを再びアコーディオン形状の範囲内に戻すと、再表示されます。

配線長チューニング の詳細をご覧ください。

結論

あらゆる高速設計に適用できる普遍的なルールセットを導き出すことはできませんが、高速設計を成功に導くための優れた設計プラクティスに従うことは可能です。高速設計に関する実践的で評価の高いトレーニングコースを提供している業界専門家は多数います。詳細の確認や専門的なトレーニングオプションの調査には、以下のリンクをご利用ください。

参考文献

著者は、以下の業界専門家の業績に深く感謝します。このページは、彼らの集合知を要約しようとする試みです。

Douglas Brooks の記事

• マイクロストリップの伝搬時間
• 速度と電源のためのプレーン分割
• 表皮効果
• 差動配線の設計ルール - 真実と虚構

Dr. Howard Johnson の記事

• ビアのインダクタンス
• 10層スタック

Lee W. Ritchey の書籍と記事

• Right the First Time
• 差動信号伝送とその設計要件の考察
•  PCB積層材が高速データレートに与える影響、パート1、パート2

In-Circuit Design の記事 - Barry Olney

• 差動ペア配線
• プレーンジャンパーの真実
• 重要部品配置
• スタックアップ計画（パート1、2、3）
• 理想的なスタックアップ

Best Practice in Circuit Board Design - Tim Jarvis RadioCAD Limited

PCB Layout - Learn EMC website

Keith Armstrong の記事、EMC Information Centre（無料登録が必要）

The Electronic Packaging Handbook - Glenn R. Blackwell

The Printed Circuits Handbook - Clyde Coombs and Happy Holden

The HDI Handbook - Happy Holden ほか

高速チャネル設計のためのビア最適化技術 - Altera Application Note AN529

高速PCB設計における考慮事項 - Lattice Semiconductor Application Note TN 1033 

信号の伝搬時間の測定 - Chris Grachanen, EDN

次世代プリント回路におけるHDIビア構造、電力供給、熱管理の未来 - Tom Buck TTM Technologies