制御インピーダンスを持つPCB上でのインタラクティブ配線
デバイスのスイッチング速度が向上するにつれて、制御インピーダンス配線はデジタル設計者にとって重要なテーマとなっています。このページでは、Signal Integrity解析エンジンを使用して部品のインピーダンスを整合させる方法と、PCBエディターにおける制御インピーダンス配線機能について紹介します。
エンジニアリングの世界には、こんな言い回しがあります。デジタル設計に携わる電子技術者には2種類しかいない――すでに信号インテグリティの問題を経験した者と、これから経験する者です。数年前までは、信号インテグリティという言葉は専門家向けのものであり、高速設計でのみ対処すればよいものでした。しかし、そうした高速設計で使われていたデバイスのスイッチング速度は、もはや特別なものではありません。急速に標準になりつつあります。集積回路技術の進歩によってトランジスタのサイズが小さくなるにつれ、スイッチング速度は上がっていきます。そして、このスイッチング速度こそがデジタル信号の完全性に影響を与えるのです。
幸いなことに、設計上の良い原則に従い、設計を制御インピーダンス基板として実装することで、多くの潜在的な信号インテグリティ問題は回避できます。これを実現するには、特定の設計ツール機能が必要です。リンギングや反射の問題が発生する可能性のあるネットを検出する解析ツールと、適切な配線インピーダンスを実現できる基板設計ツールが必要です。Altium Designer のPCBエディターには、これらの機能が備わっています。
このページでは、信号インテグリティの問題を引き起こす原因と、基板がその影響を受けやすいかどうかを理解できるようにします。また、潜在的なSI問題を最小限に抑えるために採用すべき2つの設計アプローチ――部品インピーダンスの整合と、制御インピーダンス配線――についても説明します。
配線が回路の一部になるとき
デバイスのスイッチング速度が上がるにつれ、プリント基板設計者と製造業者に対する要求も高くなります。信号の立ち上がり／立ち下がりエッジの長さが、その信号を運ぶPCB配線の長さより短くなると、その配線は回路の一部として扱う必要があります。その配線はインピーダンスを持っており、これは characteristic impedance (Zo) と呼ばれます。
これらの追加された回路要素の影響を管理する最善の方法は、配線長全体にわたって特性インピーダンスが一定になるようにトレース配線を設計することです。この手法は controlled impedance routing と呼ばれます。
トレース配線のインピーダンスは、以下によって定義されます。
- Cross-sectional area of the trace - 幅、高さ（銅厚）、およびエッチング工程で形成されるトレース側面の傾斜によって決まります。
- Distance from the trace to the reference plane(s) - 信号エネルギーのリターンパスは、信号の経路そのものと同じくらい重要です。このリターンパスは、隣接する基準プレーン内で信号経路に沿って流れます。
- Properties of the surrounding materials - 信号のエネルギーはトレースの銅の中だけに閉じ込められているわけではありません。表皮効果により、トレースを取り囲む誘電体材料の中も伝わります。誘電体材料の誘電率は、そのエネルギーの流れに対して誘電体がどの程度影響するかを表します。
Simbeorインピーダンス計算機は、指定したインピーダンスを実現するために必要な幅を計算します。
制御インピーダンス配線は必要ですか？
制御インピーダンス配線に本当に気を配る必要があるのか、と思うかもしれません。
理想的な状況では、部品の出力ピンから出たエネルギーはすべてPCB上の接続されたトラックに結合され、PCB配線を通って反対側の負荷入力ピンへ流れ、その負荷に吸収されます。もしエネルギーのすべてが負荷に吸収されなければ、残ったエネルギーはPCB配線内に反射して戻り、ソースの出力ピンへ向かって流れることがあります。この反射エネルギーは元の信号と相互作用し、極性に応じて加算・減算され、リンギングを引き起こします。リンギングが十分に大きい場合、信号の完全性に影響を及ぼし、予測不能で誤った回路動作を招きます。
では、これが起こり得るかどうかはどう判断すればよいのでしょうか。ソースピンが、信号が負荷ピンに到達する前にエッジ遷移を完了できる場合、設計が反射エネルギーの影響を受ける条件が成立します。SI問題の可能性を判断するためによく使われる経験則に、「立ち上がり時間の1/3ルール」があります。このルールでは、トレース長が立ち上がり時間に対応する長さの1/3を超える場合、反射（リンギング）が発生する可能性があるとされます。ソースピンの立ち上がり時間が1nSecの場合、.33nSecを超える長さの配線（FR4で約2インチ）は伝送線路として扱う必要があり、信号インテグリティ問題の候補となります。デバイスがこの程度の立ち上がり時間を持ち、かつこの程度の長さの配線が必要になることが分かっているなら、PCB上で信号インテグリティの問題が発生する可能性があります。
インピーダンスはどのように制御するのですか？
エネルギーがソースと負荷の間で反射を繰り返す状況を、どうすれば回避できるのでしょうか。答えは、インピーダンスを整合させることです。インピーダンス整合により、すべてのエネルギーがソースから配線へ、さらに配線から負荷へと結合されます。インピーダンスを考慮して基板を配線することを、制御インピーダンス配線と呼びます。別の言い方をすれば、インピーダンスが管理された基板は制御インピーダンスPCBと呼ばれます。
インピーダンス整合を実現するには、2つの明確な要素があります。1つ目は部品の整合、2つ目は必要なインピーダンスが得られるように基板を配線することです。
部品のインピーダンス整合
制御インピーダンスPCBは、配線だけでは実現できません。まず、部品のインピーダンスを確認し、必要に応じて整合させる必要があります。
理想的には、設計キャプチャ段階で信号インテグリティ問題の可能性があるネットを検出し、基板設計プロセスを開始する前に必要な終端部品を追加できるようにしたいところです。出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を実現するには終端部品を設計に追加する必要がある可能性が高いです。
回路図キャプチャ段階で設計に対して信号インテグリティ解析を実行できます。Tools » Signal Integrity コマンドを実行すると、Errors or Warnings ダイアログが表示されることが多く、これはすべての部品に信号インテグリティモデルが割り当てられていないことを示しています。Signal Integrity解析エンジンは、部品のデジグネーターに基づいてデフォルトモデルを自動選択します。デフォルトを使用するには Continue をクリックし、モデルを確認・変更するには Model Assignments をクリックします。Signal Integrity Model Assignments ダイアログには、Signal Integrity パネル内の Model Assignments ボタンからいつでもアクセスできます。
Signal Integrity解析エンジンは、必要なインピーダンスと平均トラック長に対してデフォルト値を使用します。また、信号刺激（注入される理論信号の特性）についてもデフォルト値を使用します。これらのデフォルトは、Signal Integrity パネルを開いた後、パネルの Menu button » Setup Options コマンドで設定できます。このコマンドにより SI Setup Options ダイアログ（show image）が開き、Supply Nets も設定できます。プロジェクトにPCBが含まれている場合、レイヤースタック設定、および Supply Nets と Signal Stimulus の設計ルールもチェックされます。なお、Signal Integrity解析エンジンでは基準プレーンとして電源プレーンが必要です。ポリゴンで覆われた信号レイヤーを使用することはできません。
設計の解析
Tools » Signal Integrity コマンドを実行すると、設計が解析され、潜在的な問題のあるネットが以下のように Signal Integrity パネルに表示されます。
設計キャプチャ中に、信号インテグリティ問題の可能性について設計をテストします。
パネルから、選択したネット（または複数のネット）に対して反射解析を実行できます。左側には、設計内のすべてのネットに対する解析結果が表示されます。ネットを選択して 
ボタンをクリックするか、ネット名をダブルクリックすると、そのネットがパネル右側の Net フィールドに転送され、そのネットについて次のような詳細解析を実行できます。
- そのネット内のピンを調べることができ、シングルクリックで回路図上のそのピンにクロスプローブし、ダブルクリックでそのピンに割り当てられたモデルを確認・設定できます。
- そのネットに対して、1つまたは複数の理論的な終端オプションを有効にできます。
- ネットに対して反射解析を実行し、ネット内の各ピンでの動作を示す一連の波形を生成できます。
このパネルでは、終端構成や値の候補を試すことができます。なお、上の画像に示されている Signal Integrity パネルの Termination 領域では、Serial Res オプションが有効になっています。パネル下部のセクションには、直列終端抵抗が表示されています。ここで、反射解析に使用する理論上の最小および最大の直列終端抵抗値を定義します（独自の値を入力するには Suggest チェックボックスを無効にします）。
結果の確認
Reflection Waveforms ボタンをクリックすると、そのネットに対して高精度な反射解析が実行され、結果が新しい波形ウィンドウ（*.SDF）に表示されます。
波形ウィンドウには以下が含まれます。
- 解析対象の各ネットごとのチャート。ウィンドウ下部のタブをクリックしてチャートを切り替えます。
- 各チャートには、そのネット内の各ピンに対応するプロットが含まれ、そのピンでの信号の振る舞いが表示されます。
以下の画像は、前のパネル画像で選択したネットの入力ピンにおける結果を示す2つのグラフです。1つ目のグラフは終端なしのネットにおける入力ピンを示し、 2つ目のグラフは6回のスイープを示しています。1回は元の終端なしネット、残り5回はソースピンに理論上の直列終端抵抗を含めたものです。
反射解析は5回実行されました（Sweep Steps オプション値 = 5）。理論上の終端抵抗は Min = 20 オームから Max = 60 オームまで段階的に変化しています。5回の解析結果（最初は20オーム、最後は60オーム）はグラフ右側に一覧表示されます。各ラベルをクリックすると、その結果が強調表示され、 理論上の終端抵抗値が右下に表示されます。このネットでは、40オームの直列終端抵抗により、右の画像で選択されているグラフが得られます。
左のグラフは、信号インテグリティ上の問題が生じる可能性のあるネットの反射解析を示しています。 右のグラフは、同じネットに約40オームの理論上の直列終端抵抗を追加したものです。
配線インピーダンスを決定する要因
制御インピーダンスPCBを実現するための第2の要素は、トラックが所定のインピーダンスを持つように基板を配線することです。信号配線のインピーダンスに影響を与える要因はいくつもあり、配線寸法やPCB製造に使用される材料の特性などが含まれます。
PCBエディターには、Simberian の Simbeor® 電磁界 Signal Integrity エンジンが搭載されています。Simbeor のモデル精度は、高度な3Dフルウェーブ解析アルゴリズム、ベンチマーキング、および実験的検証によって確認されています。Simbeor エンジンは、現代的なあらゆる基板構造と材料に対応しています。
Simbeor バージョン
Simbeor SFS
インピーダンスは、準静的フィールドソルバーである Simbeor SFS によって計算されます。Simbeor SFS は Method of Moments に基づく高度な準静的2Dフィールドソルバーであり、収束性、比較、および測定によって検証されています。このソルバーは誘電体および導体の境界をメッシュ化し、対応する方程式を解くことで、テレグラフ方程式用の周波数依存 RLGC 行列を構築します。
Simbeor SFS はフルウェーブソルバーではありません。PCBインターコネクトでは伝搬する波が準TEM特性を持つため、インピーダンス、遅延、減衰の評価にフルウェーブ解析は不要だからです。このような波は、準静的2Dフィールドソルバーで抽出された RLGC パラメータにより高精度にシミュレーションできます。
Simbeor SFS ソルバーのユニークな特長の1つは、導体粗さモデルをサポートしていることです。ただし、多層導体モデル（めっき）はサポートしておらず、粗さはすべての導体で共通です。このソルバーが準静的であるのは、マイクロストリップ線路で発生する高周波分散（高周波では高誘電率の誘電体中に電界がより集中する現象）を解に含まないためです。
► Simberian electromagnetic signal integrity technology
Supported PCB Structures についてさらに詳しくはこちら
以下のPCB構造についてインピーダンスを計算できます。
- マイクロストリップ
- 対称ストリップライン
- 非対称ストリップライン
- シングルおよび差動コプレーナ構造
- 異なる誘電特性を持つ複数の隣接誘電体層。
制御インピーダンス配線用のPCB設定
制御インピーダンス配線では、特定のインピーダンスを実現するために、配線寸法と基板材料特性を設定することが重要です。これは PCB エディターの Layer Stack Manager で行います。Layer Stack Manager, を開くには、メインメニューから Design » Layer Stack Manager を選択します。Layer Stack Manager は、回路図シート、PCB、そのほかのドキュメントタイプと同様に、ドキュメントエディター内で開きます。
特定のインピーダンスを実現するために必要なトレース幅は、Layer Stack Manager の Impedance タブで設定するインピーダンスプロファイルの一部として計算されます。
計算の基準となるのは以下です。
- Impedance タブで設定した Target Impedance、Target Tolerance、および Roughness の値、および
-
Stackup タブで定義した材料設定。これには次が含まれます。
- 信号層の厚さ、
- 周囲の誘電体層の厚さ（基準プレーンまでの距離）、および
- 誘電体材料の特性（誘電率 Dk と損失係数 Df）。
これらが正しく設定されると、インピーダンス計算機は以下を計算するのに十分な情報を得られます。
- トレース幅
- 計算インピーダンス (Z)
- コモンモードインピーダンス (Zcomm)
- インピーダンス偏差 (Z Deviation)
- 伝搬遅延 (Tp)
- 単位長さあたりのインダクタンス (p.u.l.)
- 単位長さあたりのキャパシタンス (p.u.l.)
計算値は、以下に示すように、Layer Stack Manager で Impedance タブを選択した際に Properties パネル の Transmission Line セクションに表示されます。
トップレイヤー上で単一ネットの配線に対して定義された 50Ω インピーダンスプロファイル。カーソルを画像上に置くと、L3 層における同じプロファイルの設定が表示されます（画像提供: FEDEVEL Open Source、www.fedevel.com）。
レイヤースタックアップの設定
Main page: レイヤースタックの定義
銅箔層と誘電体製造層は、Layer Stack Manager の Stackup タブで設定します。
- このタブでは、レイヤーの追加、削除、設定を行います。リジッドフレックス設計では、このタブでレイヤーの有効化と無効化も行います。
-
現在選択されているレイヤーのプロパティは、グリッド上で直接、または Properties パネルで編集できます。パネルを有効にするには、設計スペース下部の
ボタンをクリックします。
- レイヤーを追加するには、レイヤーグリッド内で右クリックするか、Edit » Add Layer コマンドを使用します。既存の隣接レイヤーも銅箔層である場合、銅箔層を追加すると誘電体層も追加されます。
- Properties パネルの Board セクションで Stack Symmetry オプションが有効な場合、レイヤーは中央の誘電体層を基準に対称となるペアで追加されます。
-
レイヤーの Material は、選択した Material セルに直接入力するか、Select Material ダイアログで選択できます。 省略記号ボタン (
) をクリックして開きます。
- 銅箔層には表面仕上げを追加できます。Add Layer サブメニューを使って、現在選択している銅箔層に Surface Finish 層を追加し、その後、新しい表面仕上げ層の省略記号ボタンをクリックして仕上げタイプを選択します。
- 選択したレイヤーは、右クリックメニューまたは Edit メニューを使って、同種のレイヤー内で上下に移動できます。
- Properties パネルの Board 領域には、Stack Symmetry および Library Compliance を強制するためのオプションがあります。これらについては後述します。
- Properties パネルの Board 領域には、現在選択されているスタック（またはマルチスタックのリジッド/フレックス設計におけるサブスタック）の概要が表示されます。
レイヤースタックに関する考慮事項
インピーダンス制御の基本要件は、各信号経路の下に信号リターンパスを設けることです。Simbeor SI エンジンは、プレーン層と、ポリゴンで覆われた信号層の両方をサポートしています。これらのリターンパス層は基板スタックアップ全体に分散配置する必要があります。理想的には、制御インピーダンス配線を行う各信号層に少なくとも1つのリターンパス層が隣接するように配置します。隣接するリターンパス層は信号リターンパスを提供し、ここでは詳述しませんが、そのプレーンで分配されているDC電圧に関係なく機能します。
プレーン内を流れるリターンパス電流は、信号層上の配線と同じ物理経路をたどろうとするため、重要な信号配線の下にあるリターンパス層にスプリットや切り欠きなどの不連続を生じさせないことが重要です。
信号層とプレーン層の適切な順序を選択するだけでなく、各層の材料特性も定義する必要があります。これには以下が含まれます。
- 銅厚
- 誘電体厚
- 誘電率
これらの値と配線幅のすべてが最終的なインピーダンスに寄与します。必要なインピーダンスを実現するには、これらすべての値を調整する作業が必要になります。なお、使用可能な銅厚や誘電体厚の値は、PCB製造業者が取り扱う材料によって制限される場合があります。
についてさらに詳しく
Simbeor エンジンは PCB エディターの Layer Stack Manager（Design » Layer Stack Manager）に組み込まれています。制御インピーダンス配線用にレイヤースタックを設定するには、Layer Stack Manager's Impedance タブに切り替え、そこでインピーダンスプロファイルを追加・設定します。
トップレイヤーに配線された個々のネットに対して定義された 50Ω のインピーダンスプロファイルです。画像の上にカーソルを合わせると、レイヤー L3 に対する同じプロファイルの設定が表示されます。
インピーダンスプロファイルの作成と設定に関する注意事項:
- Layer Stack Manager で、上図のように Impedance タブへ切り替えます。
-
新しいプロファイルを追加するには、
ボタンをクリックします（すでにプロファイルが定義されている場合は 
ボタン）。
- Properties パネルで、必要なインピーダンスの Type、Target Impedance、Target Tolerance を定義します。Description は任意で、Impedance Profile 名が表示される場所にあわせて表示されます。
-
レイヤーのグリッドは 2 つの領域に分かれています。左側にはスタックアップ内のレイヤーが表示され、右側の Impedance Profile 領域には、スタックアップ内の各信号レイヤーごとに対応するレイヤーが表示されます。Profile 領域のレイヤーチェックボックスを使用して、そのレイヤーのインピーダンス計算を有効にします。上の画像を例にし、左端の列に表示されているレイヤー番号を参照すると、
L1、L3、L10およびL12のレイヤーでレイヤーチェックボックスがオンになっており、インピーダンス計算が有効になっています。 -
Profile 領域で有効なレイヤーをクリックすると、選択した信号レイヤーのインピーダンス計算に使用されるレイヤー以外はすべてフェード表示されます（上図参照）。そのレイヤーの参照レイヤーは、Impedance Profile 領域の Top Ref 列および Bottom Ref 列で編集します。参照レイヤーは、レイヤー Type として
Planeまたは Signal のいずれも指定できる点に注意してください。たとえば上の画像では、スタックアップ内のレイヤーL10がインピーダンス計算用に有効化されており、Top Ref は9-L9に設定されています。これはPlaneレイヤーです。また、Bottom Ref は11-L11に設定されており、これは Signal レイヤーです。ソフトウェアは、信号レイヤーが参照プレーンとして使用されている場合、そのレイヤーには電源ネットまたはグラウンドネットに接続された連続した銅プレーンが含まれているものとみなします。 - このインピーダンスで配線を行う他の各レイヤーについても Impedance Profile チェックボックスを有効にし、参照プレーンを設定します。上の画像にカーソルを合わせると、レイヤー L3 の S50 Impedance Profile が表示されます。
- 計算された配線トレース幅が発注できない値である場合は、幅とギャップの設定を調整 できます。
幅とギャップ設定の調整
ソフトウェアは、目標インピーダンスと許容差から Trace Width を計算します。たとえば 0.0683mm のように、計算されたトレース幅が発注できない値になることは珍しくありません。基板製造業者は、利用可能な材料厚みと、トレース幅に対して達成可能な精度を案内してくれます。その後は、希望値から開始し、利用可能な寸法に調整したときに計算されるインピーダンス値へどのような影響があるかを確認していく作業になります。
このような設定の確認および調整のプロセスを支援するために、インピーダンス計算機は順方向計算と逆方向計算に対応しています。デフォルトモードは順方向です（インピーダンスを入力すると、ソフトウェアが幅を計算します）。 
アイコンは、計算される変数を示します。
目標インピーダンス 50Ω の場合、順方向計算による幅（W1）は 94.6µm になります。右側の画像は、幅（W1）を 95µm に設定したときの逆方向計算を示しています。
計算を逆方向に切り替え、選択したレイヤーについて異なるトレース幅を検討するには、新しい Width (W1) 値を入力し、キーボードの Enter を押します。計算値は、その幅への変更の影響を反映して更新されます。 ボタンをクリックすると、計算機は順方向計算モードに戻ります。Width (W2) に新しい値を入力すると、Etch の値が変更されます。
差動ペア伝送線路の結果を確認するには、適切な ボタンをクリックして、計算される変数として Trace Width または Trace Gap のいずれかを指定します。もう一方の変数を編集して Target Impedance を変更するか、または Target Impedance を変更して、もう一方の変数への影響を確認します。
Etch Factor
PCB 上の信号トレースは、不要な銅をエッチングで除去して形成されます。エッチング液は銅表面から除去を開始するため、この部分の銅はより長くエッチング液に接触します。その結果、下図に示すように、完成したトレースのエッジは傾斜を持ち、完成後のトレース断面積が減少します。
エッチング中に失われるトレース端部の銅の面積（両端の合計） = X * Y
この傾斜の大きさを Etch Factor と呼び、次のように定義します:
Etch Factor = Y/X
Y = X の場合、Etch Factor = 1
Properties パネルに示されている画像を参照してください:
? にカーソルを合わせると数式が表示されます。
Etch Factor の標準的な定義は、 trace thickness / amount of over-etching の比として指定する方法です。これにより、次の式になります:
Etch Factor = T/[0.5(W1-W2)]
この方法の欠点は、オーバーエッチングなし（つまりトレースエッジが垂直）を指定するには、Etch Factor に inf（無限大）という値を入力しなければならないことです。エッチング量の指定を簡単にするため、この式は反転されており、オーバーエッチングなしを示すには 0（ゼロ）を入力できます。
Etch = [0.5(W1-W2)]/T
銅の向き
エッチファクタに寄与するもう 1 つの製造上の要素が、銅の向きです。PCB トレースは、誘電体基材にラミネートされた連続した銅箔から不要な銅をエッチング除去して形成されます。銅の向きは、その基材から銅がどちらの方向へ突き出しているかを定義します。別の言い方をすると、銅が上側または下側のどちらからエッチングされるかを表します。
Trace Inverted チェックボックスをクリックすると、Copper Orientation が Above と Below の間で切り替わります。
導体表面粗さ
プリント回路基板の各銅レイヤー表面には、ある程度の粗さがあります。PCB 製造時には、銅層と誘電体層の密着性を高めるために、銅レイヤー表面を処理して粗さを増加させます。この表面粗さは、10 GB/s を超えるスイッチング速度では導体インピーダンスに大きく影響する要因になります。広範な研究と解析を通じて、業界の専門家は、表面粗さは Surface Roughness 値および Roughness Factor 値から導かれる粗さ補正係数によってモデル化できると結論づけています。
RoughnessLayer Stack Manager パネルの Properties mode では、
表面粗さは、特性インピーダンスの計算に含まれます。
粗さ:
-
Model Type - 表面粗さの影響を計算するための推奨モデルです（各種モデルの詳細については以下の記事を参照してください）。サブスタック内のすべての銅レイヤーに適用されます。
-
Surface Roughness - 表面粗さの値です（製造業者から入手可能）。0 ～ 10µm の値を入力します。デフォルトは 0.1µm です
-
Roughness Factor - 粗さの影響によって導体損失が最大でどの程度増加すると見込まれるかを表します。1 ～ 100 の値を入力します。デフォルトは 2 です。
参考文献
- Practical methodology for analyzing the effect of conductor roughness on signal losses and dispersion in interconnects: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
- Unified approach to interconnect conductor surface roughness modeling: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)
コプレーナ伝送線路構造のサポート
Layer Stack Manager のインピーダンス計算機は、シングルエンドおよび差動のコプレーナ構造をサポートしています。新しいインピーダンスプロファイルを作成し、Impedance Profile Type ドロップダウンリストから Single-Coplanar または Differential-Coplanar を選択します。
コプレーナ構造の使用:
- 標準のシングルエンドおよび差動インピーダンスと同様に、各変数の値は、ユーザー定義の Target Impedance と Target Tolerance 、および基板レイヤーの物理特性に基づいて自動計算されます。これらの自動計算値は、Properties パネルの Layer Stack Manager mode の編集ボックスに新しい値を入力することで調整できます。
- コプレーナ構造で配線したい信号ネットを対象にするには、Use Impedance Profile オプションを有効にし、必要な Coplanar Impedance Profile を選択したうえで、Routing Width（または Differential Pairs Routing）のデザインルールを設定します。
- コプレーナ構造では、信号配線の両側に基準プレーンが必要です。これは、配置したポリゴン、またはスティッチングビアを追加した場合は Add Shielding to Net コマンドによって作成できます（詳細は以下）。ポリゴンを配置する場合、そのポリゴンと信号配線の間隔は、Simbeor impedance calculator によって決定される Clearance (S) 値で定義されます（Properties パネルに表示され、上図および下図に示されています）。基準ポリゴンと信号配線の間隔を制御するには、Clearance design rule を設定します（show image）。
-
コプレーナ構造が接地されている場合、信号トレースの両側に沿ってビアフェンスを設けるのが一般的です。これを行うには、PCB エディターで Tools » Via Stitching/Shielding » Add Shielding to Net コマンドを使用します。Add shielding copper オプションを有効にすると、このコマンドはビアを配置するだけでなく、右下の図に示すように、ビアフェンスを覆うために信号配線の周囲へポリゴンを配置することもできます。
► Via Shielding
の詳細を見る 
インピーダンス計算機は信号特性とクリアランスを決定します（最初の画像）。そのクリアランスを via shielding の Distance 設定で使用してください。
層材料の選択
制御インピーダンス設計では、レイヤースタックアップで使用する材料の選定が非常に重要です。
たとえば、PCB 製造で最も一般的な材料は、ガラス繊維（グラスファイバー）で強化したエポキシ樹脂の両面に銅箔を貼り合わせたものです。ガラス繊維布の織り密度は、誘電率 Dk（比誘電率）および損失正接 Df の値とその一貫性に影響します。織られたガラス布の周囲には樹脂があり、使用される樹脂の割合も材料性能にとって重要です。
利用可能なガラス繊維の織り方には非常に多くの種類があります。PCB 製造で使用されるガラス繊維系材料の予測可能性と性能を確保しやすくするために、IPC では織り方に関する規格を定めています。
IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards
Material Library
設計者は、Layer Stack Manager で材料特性を直接編集することも、Altium Material Library から材料を選択することもできます。
ライブラリ全体は、Altium Material Library dialog（Tools » Material Library）で表示（および追加）できます。
材料は用途カテゴリごとに整理されており、ダイアログ左側のツリー構造からアクセスします。このレベルの下では、各用途カテゴリはさらに機能カテゴリに分かれており、たとえば PCB layer material カテゴリ内の Conductive layer material、Dielectric layer material,、Surface Layer Material i などがあります。
材料の追加、保存、読み込み
新しい材料は、ツリー内で特定の材料カテゴリを選択した状態でライブラリに追加できます。外部材料ライブラリで定義された材料は読み込むことができ（Load ボタン）、Altium Material Library ダイアログで追加したユーザー定義材料はユーザーライブラリへ保存することもできます（Save ボタン）。保存されるのはユーザー定義材料のみです。
材料へのカスタムプロパティの追加
カスタムプロパティは、ライブラリに記載された材料（デフォルト材料およびユーザー定義材料）に追加できます。カスタムプロパティを追加するには、まず左側のツリーで正しいノードを選択して、そのプロパティを追加する対象の材料を定義し、次に 
ボタンをクリックして Material Library Settings ダイアログを開きます。
その後、必要な値を Altium Material Library ダイアログで選択した材料に追加できます。行を選択して Edit ボタンをクリックします。
Properties Panel
Layer Stack ドキュメントの Impedance タブがアクティブなとき、 Properties パネルで Impedance Profile の要件を設定できます。その後、必要な Impedance Profile を Routing Width または Differential Pairs Routing デザインルールで選択できます。
-
Impedance Profile
- Description – わかりやすい説明を入力します。このフィールドは任意で、Impedance Profile 名が表示される場所にはどこでも表示されます。
- Type – ドロップダウンを使用してインピーダンスタイプを選択します。選択肢は Single、Differential、Single-Coplanar、Differential-Coplanar です。
- Target Impedance – 達成したいインピーダンスを入力します。
- Target Tolerance – 達成したい許容差を入力します。製造業者が実現可能な現実的な許容差の値については、基板製造業者に確認してください。
-
Transmission Line
- Trace inverted – このオプションを有効にすると、Properties パネルに示されているようにトレースを反転します。このオプションは、Stackup タブがアクティブなときに表示される Copper Orientation オプションと同じで、銅がコアにラミネートされる方向を定義します。銅の向きは、その銅が基材からどちらの方向に張り出しているかを定義します。別の言い方をすると、銅が上側からエッチングされるか下側からエッチングされるか、ということです。
-
Etch – Etch Factor は
= T/[(W1-W2)/2]で、銅厚の二乗に相当する分だけトレースの総断面積を減少させます。製造プロセスで生じる Etch については、基板製造業者に確認してください。
-
Width (W1) / (W2) – W1 は実際に配線するトレース幅、W2 はそのトレースがエッチングされた後の上面幅で、Etch 係数が適用されています。トレース幅には順方向／逆方向計算機能があります。デフォルトでは、入力した Target Impedance に基づいて幅が計算されます（順方向計算）。しかしその幅が、たとえば 5.978 のように製造業者にとって実現しにくい値になる場合があり、製造業者は 6.0 のようなより妥当な値を望むことがあります。その場合、Width フィールドに 6.0 を入力してキーボードの Enter を押すと、計算値（Impedance、Deviation など）が再計算されます。すると
ボタンはグレー表示（非アクティブ）になり、逆方向計算モードになります。このボタンをクリックして再びアクティブにすると順方向モードに戻り、Width (W1) は計算値に戻ります。この機能により、実際に製造可能な現実的トレース幅の選択肢を検討できます。W2 に値を手動入力すると、それに合わせて etch factor も更新されます。
- Impedance – ソフトウェアは、基板を構成する材料（銅、コア、プリプレグ）の特性と、トレースの断面積（トレースの幅、厚さ、etch factor により決定）に基づいてインピーダンスを計算します。
- Deviation – これは、目標とした値（ターゲットインピーダンス）と実際に得られた値（計算インピーダンス）の差を示す指標です。ソフトウェアは、入力された材料と寸法に基づいて実際に得られるインピーダンス偏差を、基板を構成する材料（銅、コア、プリプレグ）の特性と、トレースの断面積（トレースの幅、厚さ、etch factor により決定）に基づいて計算します。
- Delay – これは、信号が送信側から受信側へ到達するまでにかかる時間です。
- Inductance – impedance calculator は Impedance 値を使用して単位長あたりのインダクタンスを計算します。
- Capacitance – impedance calculator は Impedance 値を使用して単位長あたりの静電容量を計算します。
-
Board
- Stack Symmetry – 有効にすると、中間誘電体層を中心として一致するペアでレイヤーを追加します。有効化されると、レイヤースタックは中央誘電体層を基準に対称かどうか即座にチェックされます。中央誘電体基準層から等距離にあるレイヤーペアのいずれかが同一でない場合、Stack is not symmetric dialog が開きます。
- Library Compliance – 有効にすると、Material Library から選択された各レイヤーについて、現在のレイヤープロパティがライブラリ内のその材料定義の値と照合されます。
- Substack – この情報は、現在選択されているサブスタック（レイヤー、誘電体、厚みなど）に関するものです。あるサブスタックから別のサブスタックへ切り替えると、この情報もそれに応じて更新されます（現在選択中のサブスタックについて）。
- Stack Name – 意味のあるサブスタック名を入力します。このフィールドは、X/Y スタックアップ領域にレイヤーのサブスタックを割り当てる場合に便利です。
- Is Flex – サブスタックがフレックスである場合に有効にします。
- Layers – レイヤーの総数です。
- Dielectrics – 誘電体の総数です。
- Conductive Thickness – 導電層の厚さです。銅の信号層は導電層と呼ばれます。
- Dielectric Thickness – 誘電体層の厚さです。
- Total Thickness – 基板全体の厚さです。
- Other
-
Roughness – 導電層の粗さを表示します。
- Model Type – 表面粗さの影響を計算するための推奨モデルです（各種モデルの詳細は以下の記事を参照してください）。スタック内のすべての銅層に適用されます（サブスタックに適用されるべきでしょうか？）。
- Surface Roughness – 表面粗さの値です（基板製造業者から入手可能）。0～10µm の値を入力します。デフォルトは 0.1µm です
- Roughness Factor – 粗さ効果によって予想される導体損失の最大増加を表します。1～100 の値を入力します。デフォルトは 2 です。
デザインルールの設定
配線インピーダンスは、配線の幅と高さ、および周囲の誘電体材料の特性によって決まります。Layer Stack Manager で定義された材料特性に基づき、各インピーダンスプロファイルの作成時に必要な配線幅が計算されます。材料特性によっては、配線層が変わると幅も変化することがあります。配線層の変更に応じて幅を変更するこの要件は、PCB Rules and Constraints Editor（Design » Rules）で設定された該当の配線デザインルールによって自動的に管理されます。
ほとんどの基板設計では、特定のネット群が制御インピーダンスで配線されます。一般的な方法として、それらのネットを含むネットクラスまたは差動ペアクラスを作成し、そのクラスを対象とする配線ルールを作成します。これは以下の画像に示されているとおりです。
通常、Min、Max、Preferred Widths は手動で定義します。すべての層に適用する場合は上部の制約設定で、またはレイヤーグリッド内で各層ごとに個別に設定します。制御インピーダンス配線では、代わりに Use Impedance Profile オプションを有効にし、ドロップダウンから必要な Impedance Profile を選択します。これを行うと、ルールの Constraints 領域が変化します。最初に気付くのは、使用可能なレイヤー領域に基板上のすべての信号層が表示されなくなることです。代わりに、選択した Impedance Profile で有効なレイヤーのみが表示されます。Preferred Width の値（および差動ペアギャップ）は、各レイヤーについて計算された幅（およびギャップ）を反映して更新されます。これらの Preferred 値は編集できませんが、Min と Max の値は編集できます。適切に小さい値／大きい値を設定してください。その後、ネットは通常どおりインタラクティブに配線できます。
配線幅デザインルール
単一ネットの場合、配線幅は Routing Width デザインルールで定義されます。
Impedance Profile を使用するよう選択すると、使用可能なレイヤーと Preferred Width は選択したプロファイルによって制御されます。
差動ペア配線デザインルール
差動ペアの配線は、Differential Pair Routing デザインルールによって制御されます。
差動ペアでは、使用可能なレイヤー、Preferred Width、および Preferred Gap が、選択したプロファイルによって制御されます。
► Differential Pair Routing の詳細はこちら
リターンパス デザインルール
リターンパスの途切れや狭窄は、Return Path design rule によって検出できます。Return Path デザインルールは、ルールの対象となる信号の上下にある指定参照レイヤー上に、連続した信号リターンパスが存在するかどうかを確認します。リターンパスは、参照信号レイヤーまたはプレーンレイヤー上に配置されたフィル、リージョン、ポリゴンプアによって形成できます。
リターンパスレイヤーは、Return Path デザインルールで選択された Impedance Profile で定義された参照レイヤーです。これらのレイヤーは、指定された Minimum Gap（信号エッジを超える幅）が信号経路に沿って存在することを確認するためにチェックされます。High Speed ルールカテゴリで新しい Return Path デザインルールを追加してください。
リターンパスレイヤーは、選択した Impedance Profile で定義され、パス幅（信号エッジを超える幅）は Minimum Gap で定義されます。
以下の画像は、Minimum Gap の設定が 0.1mm の場合に、信号 NetX に対して検出されたリターンパスエラーを示しています。Preferences ダイアログ で DRC Violation Display Style を、Violation Overlay ではなく Violation Details を表示するよう設定すると、Return Path エラーの位置を見つけやすくなることがあります（show image）。 この設定により、違反しているオブジェクト全体ではなく、ルールに失敗した正確な位置が強調表示されます。
► Altium Designer における High Speed Design の詳細はこちら
必要なインピーダンスでのネット配線
基板を配線してレイヤーを切り替える際、ソフトウェアは指定されたインピーダンスを達成するために必要なサイズへ自動的にトラック幅を調整します。このインタラクティブな制御インピーダンス配線により、制御インピーダンス PCB の設計作業が大幅に簡素化されます。
配線の長さチューニング
高速設計の配線における主要な課題のうち 2 つは、配線のインピーダンス制御と重要なネットの長さ合わせです。インピーダンス制御配線により、出力ピンを出た信号が対象の入力ピンで正しく受信されることが保証されます。配線長を一致させることで、タイミングが重要な信号が対象ピンに同時に到達するようになります。配線長のチューニングとマッチングは、差動ペア配線においても不可欠な要素です。
差動ペアの長さを一致させるために、配線にアコーディオンパターンが追加されています。
Interactive Length Tuning コマンドと Interactive Diff Pair Length Tuning コマンド（Route メニュー）は、設計内で利用可能なスペース、ルール、および障害物に応じて振幅可変の波形パターン（アコーディオン）を挿入できるため、ネットまたは差動ペアの長さを最適化および制御する動的な手段を提供します。
配線済み基板のシグナルインテグリティ試験
設計キャプチャ時に、想定した配線長と配線インピーダンスを用いてネットをテストしたのと同様に、配線完了後は、インピーダンス不整合や反射の問題の可能性を確認するため、基板上でこのプロセスを繰り返す必要があります。PCB エディターの Tools メニューから Signal Integrity コマンドを起動してください。PCB はプロジェクトの一部であるため、Layer Stack Manager で定義された材料特性と寸法、および基板上の実際の配線幅が、シグナルインテグリティ試験で使用されるインピーダンスの計算に使用されます。
指定インピーダンスの達成
正しいインピーダンスを達成するために行う反復的な寸法調整プロセスに加えて、製造された PCB 上で最終的に得られるインピーダンスには、他にも影響する要因があります。これには、PCB に使用される誘電体材料の一貫性と安定性、さらにエッチング工程の一貫性と品質が含まれます。制御インピーダンス PCB が必要な場合は、PCB 製造業者に相談してください。製造業者によっては、希望するスタックアップを提供すれば、トラック形状に関する助言をしてくれることがあります。また、多くの製造業者は、製造する各パネルにインピーダンステストクーポンを含めることも可能です。これにより、基板上で実際に達成されたインピーダンスを測定できます。
追加の参考資料とリソース
この記事では、シグナルインテグリティと制御インピーダンス PCB 設計のトピックを紹介しています。さらに学び、業界で認められた専門家が作成したリソースにアクセスするには、以下のリンクを利用してください。
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