制御インピーダンスを持つPCB上でのインタラクティブ配線

デバイスのスイッチング速度の高速化に伴い、インピーダンス配線の制御はデジタル設計者にとってホットな話題となっています。このページでは、Signal Integrity 解析エンジンを使用してコンポーネントのインピーダンスを整合する方法と、PCB エディタでの制御インピーダンス配線機能を紹介します。

エンジニアリングの世界では、デジタル設計に携わるエレクトロニクスエンジニアには、シグナルインテグリティの問題を経験した者と、これから経験する者の2種類しかいない、という格言があります。少し前までは、シグナル・インテグリティという言葉は専門家のためのもので、高速設計においてのみ対処する必要がありました。しかし、高速設計におけるデバイスのスイッチング速度は、もはや特別なものではなく、急速に当たり前のものになりつつあります。集積回路技術の向上によりトランジスタのサイズが小さくなるにつれて、トランジスタのスイッチング速度は速くなる。デジタル信号の完全性に影響を与えるのは、このスイッチング速度なのだ。

ありがたいことに、シグナル・インテグリティの潜在的な問題の多くは、優れた設計原則に従い、インピーダンス制御基板として設計を実装することで回避することができます。リンギングや反射の可能性のあるネットを検出する解析ツールと、正しい配線インピーダンスを実現する基板設計ツールが必要です。Altium Designer の PCB エディタには、これらの機能があります。

このページでは、シグナルインテグリティの問題の原因と、ボードがその問題に悩まされる可能性があるかどうかを理解するのに役立ちます。また、潜在的なSIの問題を最小化するために採用しなければならない2つの設計アプローチ（コンポーネントのインピーダンスのマッチング、およびインピーダンスの制御された配線）についても説明します。

配線が回路の一部になるとき

デバイスのスイッチング速度が速くなるにつれて、プリント回路基板の設計者と製造者に対する要求も高くなります。信号スイッチングエッジの長さが、それを伝送するPCBトレースの長さよりも短くなると、トレースは回路の一部として扱われなければならなくなる。そのトレースにはインピーダンスがある。 characteristic impedance (Zo).

このような追加回路素子の影響を管理する最 善の方法は、特性インピーダンスが長さにわたって一定 になるようにトレース配線を設計することである。 controlled impedance routing.

トレース配線のインピーダンスは、特性インピーダンスによって定義される：

• Cross-sectional area of the trace - トレース配線のインピーダンスは、幅、高さ（銅の厚さ）、およびエッチング・プロセス中に形成されるトレース・エッジの傾きから決定される。
• Distance from the trace to the reference plane(s) - 信号エネルギーの帰還経路は、信号の経路と同様に重要である。このリターン経路は、隣接する基準プレーンの信号経路に従います。
• Properties of the surrounding materials - 表皮効果により、信号のエネルギーはトレースを取り囲む誘電体を伝わります。誘電体の誘電率は、その誘電体がエネルギーの流れにどの程度の影響を与えるかを測定します。

Simbeor のインピーダンス計算ツールは、指定されたインピーダンスを達成するために必要な幅を計算します。

インピーダンス制御配線は必要か？

インピーダンスを制御した配線は必要でしょうか？

理想的な状況であれば、コンポーネントの出力ピンから出てくるエネルギーはすべてPCB上の接続されたトラックに結合され、PCB配線を通ってもう一方の端にある負荷入力ピンに流れ、その負荷によって吸収されます。すべてのエネルギーが負荷に吸収されなかった場合、残ったエネルギーはPCB配線に反射して戻り、ソース出力ピンに流れます。この反射エネルギーは元の信号と相互作用し、（エネルギーの極性によって）信号を加算したり減算したりするため、リンギングが発生します。リンギングが十分に大きいと、信号の完全性に影響を及ぼし、予測できない誤った回路動作が生じます。

では、このような現象が発生するかどうかを知るにはどうすればよいのでしょうか？信号がロードピンに到達する前にソースピンがエッジ遷移を完了できる場合、設計が反射エネルギーの影響を受ける条件が存在します。SI 問題の可能性があるかどうかを判断するために使用される一般的な経験則は、「1/3 立ち上がり時間」ルールです。このルールでは、トレースが立ち上がり時間の1/3以上の長さになると、反射（リンギング）が発生する可能性があるとされています。ソースピンの立ち上がり時間が1nSecの場合、0.33nSec（FR4では約2インチ）より長い経路は伝送線路とみなされ、シグナルインテグリティの問題の候補となります。デバイスにこのような立ち上がり時間があり、このような長さの配線があることがわかっている場合、PCB上でシグナルインテグリティの問題が発生する可能性があります。

インピーダンスをコントロールするには？

エネルギーがソースと負荷の間を行ったり来たりして反射される状況を避けるにはどうすればよいでしょうか？それは、インピーダンスをマッチングさせることで 避けることができます。インピーダンスを合わせることで、すべてのエネル ギーがソースから配線に結合され、配線から負荷に結合されるようになる。インピーダンスを考慮して基板を配線することは、インピーダンスの制御された配線と呼ばれ、別の言い方をすれば、インピーダンスが管理された基板はインピーダンスの制御されたPCBと呼ばれる。

1つ目はコンポーネントのマッチング、2つ目は必要なインピーダンスを得るための基板の配線である。

コンポーネントのインピーダンスマッチング

配線だけでは、制御されたインピー ダンスPCBを実現することはできな い。まず、コンポーネントのインピーダンスをチェックし、必要であれば整合させなければならない。

理想的には、デザインキャプチャの段階でシグナルインテグリティの問題が発生する可能性のあるネットを検出し、基板設計プロセスを開始する前に終端コンポーネントを追加できるようにします。出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を取るために終端部品を設計に追加する必要がある可能性があります。

回路図キャプチャの段階で、デザインのシグナルインテグリティ解析を実行できます。コマンドを実行すると Tools » Signal Integrityコマンドを実行すると Errors or Warningsダイアログが表示されることがありますが、これはすべてのコンポーネントにシグナルインテグリティモデルが割り当てられていないことを示しています。シグナルインテグリティ解析エンジンは、コンポーネントのデジグネータに基づいてデフォルトのモデルを自動的に選択します。 Continueをクリックしてデフォルトを使用するか Model Assignmentsをクリックして、モデルを調べて変更します。このダイアログは Signal Integrity Model Assignmentsダイアログには Model Assignmentsパネルの Signal Integrityパネルにある

デザインの解析

コマンドを実行すると、デザインは解析されます。 Tools » Signal Integrityコマンドを実行すると、デザインが解析され、下図のように潜在的な問題ネットが Signal Integrityパネルに表示されます。

デザイン・キャプチャ中にシグナル・インテグリティの潜在的な問題がないかデザインをテストします。

パネルから、選択したネット（または複数のネット）に対してリフレクション解析を実行できます。左側には、デザイン内のすべてのネットの解析結果が表示されます。ネットを選択して ボタンをクリック（またはネット名をダブルクリック）すると、そのネットがパネル右側の Netフィールドに転送され、そこでそのネットの詳細解析を実行できます：

• そのネットのピンを調べます。シングルクリックで回路図上のそのピンにクロスプローブしたり、ダブルクリックでそのピンに割り当てられたモデルをチェックし、設定することができます。
• そのネットの1つ以上の理論的終端オプションを有効にします。
• ネットの反射解析を実行し、ネットの各ピンでの動作を示す一連の波形を生成します。

このパネルでは、可能な終端コンフィギュレーションと値を試すことができます。なお Termination パネルの Signal Integrityパネルの領域では Serial Resオプションが有効になっています。パネルの下のセクションは直列終端抵抗を示している。ここで、反射解析に使用する理論的な直列終端抵抗の最小値と最大値を定義します（独自の値を入力する場合は Suggestチェックボックスを無効にして独自の値を入力します）。

結果の探索

ボタンをクリックすると Reflection Waveformsボタンをクリックすると、そのネットに対して正確な反射解析が実行され、その結果が新しい波形ウィンドウ (*.SDF).

波形ウィンドウには以下のものが表示されます：

• ウィンドウ下部のタブをクリックすると、チャートが切り替わります。
• 各チャートには、そのネットの各ピンのプロットが含まれ、そのピンでの信号動作を示します。

下の画像は、前のパネル画像で選択したネットの入力ピンでの結果の2つのグラフです。最初のグラフは、終端していないネットの入力ピンです。2 番目のグラフは、6 回のスイープを示しており、1 回は終端していない元のネットについて、そして 5 回はソースピンに理論的な直列終端抵抗を含めてスイープしています。

反射解析は5パス行われました (Sweep Stepsオプション値 = 5)、理論的終端抵抗は Min= 20オームから Max= 60Ωまでステップする。5つのパス（最初のパスは20オーム、最後のパスは60オーム）がグラフの右側にリストされています。各ラベルをクリックすると、その結果がハイライトされ、理論的な終端抵抗値が右下に表示されます。このネットの場合、40オームの直列終端抵抗は、右の画像で選択されたグラフを生成します。

左のグラフはシグナル・インテグリティに問題がある可能性のあるネットの反射解析を示し、右のグラフは同じネットに約40オームの理論的な直列終端抵抗を追加したものです。

何がルーティングインピーダンスを決定するか？

インピーダンスをコントロールした PCB を実現するための 2 番目のパートは、トラックが定義されたインピーダンスを持つようにボードをルーティングすることです。信号経路のインピーダンスに影響を与える要因は、経路の寸法やPCBを製造するために使用する材料の特性など、数多くあります。

PCBエディタには、SimberianのSimbeor®電磁シグナルインテグリティエンジンが含まれています。Simbeorのモデル精度は、3D全波解析、ベンチマーク、実験的検証のための高度なアルゴリズムを使用して検証されています。Simbeorエンジンは、すべての最新の基板構造と材料をサポートしています。

Simbeor バージョン

シムベアSFS

インピーダンスは、擬似静電場ソルバーであるSimbeor SFSによって計算されます。Simbeor SFSは、モーメント法に基づく先進的な準静的2次元磁場ソルバーで、収束性、比較、測定によって検証されています。このソルバーは、誘電体および導体の境界をメッシュ化し、対応する方程式を解くことで、Telegraph方程式の周波数依存RLGC行列を構築します。

Simbeor SFSは全波ソルバーではありません。これは、PCB相互接続のインピーダンス、遅延、減衰を評価する必要がないからです。このような波は、準静的2次元磁場ソルバーで抽出したRLGCパラメータで正確にシミュレーションできます。

Simbeor SFSソルバーの特徴は、導体粗さモデルをサポートしていることです。多層導体モデル（メッキ）はサポートしておらず、粗さはすべての導体で共通です。このソルバーは、マイクロストリップ線路で発生する高周波分散（高周波で誘電率の高い誘電体への電界集中）を含まないため、準静的ソルバーです。

Simberianの電磁シグナルインテグリティ技術について詳しくはこちら

サポートされるPCB構造

以下のPCB構造に対してインピーダンスを計算することができます：

• マイクロストリップ
• 対称ストリップライン
• 非対称ストリップライン
• シングルおよび差動コプレーナー構造
• 誘電特性の異なる複数の隣接誘電体層。

インピーダンスを制御するためのPCBの構成

Controlled Impedance Routing は、特定のインピーダンスを提供するために、ルートの寸法やボード材料の特性を設定することです。これは PCB エディタの Layer Stack Manager.を開くには Layer Stack Manager,を開くには、メインメニューから Design » Layer Stack Managerを選択します。を選択します。 Layer Stack Managerは、回路図シート、PCB、その他のドキュメントタイプと同じように、ドキュメントエディタで開きます。

特定のインピーダンスを提供するために必要なトレース幅は、インピーダンスプロファイルの一部として計算されます。 Impedanceタブで設定されます。 Layer Stack Manager.

に基づいています：

• の値は Target Impedance, Target Toleranceおよび Roughnessタブで設定した Impedanceタブ、および
• タブで定義した材料設定 Stackupタブで定義された材料設定を含みます：
  • 信号レイヤーの厚さ、
  • 周囲の誘電体層の厚さ（基準面からの距離）、および
  • 誘電体材料の特性（誘電率Dkと誘電正接Df）。

これらが正しく設定されている場合、インピーダンス計算器は以下の計算を行うのに十分な情報を持っている：

• トレース幅
• 計算インピーダンス (Z)
• コモンモード・インピーダンス（Zcomm）
• インピーダンス偏差（Z偏差）
• 伝搬遅延 (Tp)
• 単位長さあたりのインダクタンス (p.u.l.)
• 単位長さあたりのキャパシタンス (p.u.l.)

計算された値は Transmission LineProperties セクションに表示されます 。Impedanceタブが Layer Stack Managerに表示されます。

トップレイヤーに配線されたシングルネット用に定義された50Ωインピーダンス・プロファイル。カーソルを画像に合わせると、レイヤーL3の同じプロファイルの設定が表示されます（画像提供：FEDEVEL Open Source、www.fedevel.com）。

レイヤースタックアップの設定

Main page: レイヤースタックの定義

銅層と誘電体層は Stackupタブで設定します。 Layer Stack Manager.

• レイヤーの追加、削除、設定はこのタブで行います。リジッド・フレックス・デザインの場合、レイヤーの有効/無効もこのタブで行います。
• 現在選択されているレイヤーのプロパティは、グリッドまたはパネルで直接編集できます。 Propertiesパネルで編集できます。デザインスペースの下部にある ボタンをクリックしてパネルを有効にします。
• レイヤ・グリッドで右クリックするか、または Edit » Add Layerコマンドを使用してレイヤーを追加します。銅層を追加すると、隣接する既存の層が銅層でもある場合、誘電体層も追加されます。
• もし Stack Symmetryオプションが Propertiesパネルでオプションが有効になっている場合、レイヤーは中間の誘電体レイヤーを中心としたマッチング・ペアで追加されます。
• レイヤーの材質は、選択した材質セルに入力するか、ダイアログで選択します。 Select Materialダイアログを開くには、省略記号ボタン()をクリックします。
• 銅のレイヤーに表面仕上げを追加できます。サブメニューの Add Layerサブメニューを使って Surface Finishレイヤーを追加し、新しい表面仕上げレイヤーの楕円ボタンをクリックして仕上げのタイプを選択します。
• 選択したレイヤーは、同じタイプのレイヤー内で、右クリックまたは Editメニューのいずれかを使用して、同じタイプのレイヤー内で上下に移動できます。
• レイヤーの Boardパネルの Propertiesパネルの領域には Stack Symmetryと Library Compliance.これらについては後述する。
• の Boardパネルの Propertiesパネルの領域には、現在選択されているスタック（マルチスタックのリジッド/フレックス設計の場合はサブスタック）の概要が表示されます。

レイヤースタックの考慮事項

インピーダンスを制御するための基本的な要件は、各信号経路の下に信号リターン経路を含めることです。Simbeor SIエンジンは、平面レイヤーとポリゴンで覆われた信号レイヤーの両方をサポートしています。これらのリターンパス層は、ボードのスタックアップを通して配置する必要があります。理想的には、少なくとも1つのリターンパス層が、インピーダンス配線を制御する各信号層に隣接するように配置します。隣接するリターンパス層は信号のリターンパスを提供し、ここでは説明しない理由により、そのプレーンによって分配されるDC電圧に関係なくそうする。

プレーンを流れるリターンパス電流は、信号層上の経路と同じ物理的な経路をたどろうとするため、重要な信号配線の下にあるリターンパス層に分岐や切り欠きなどの不連続性を導入しないようにすることが重要です。

シグナルレイヤーとプレーンレイヤーの適切な順序を選択するだけでなく、各レイヤーの材料特性も定義する必要があります：

• 銅の厚さ
• 誘電体の厚さ
• 誘電率

こ れ ら の 値 と 配 線 幅 は す べ て 、最 終 的 な イ ン ピ ー ダ ン ス に 寄 与 す る 。必要なインピーダンスを得るには、これらすべての値を調整する必要がある。銅や誘電体の厚さにも制限があり、PCB製造業者から入手可能な材料によって決定されることを覚えておいてください。

可能なレイヤースタックアップの詳細

インピーダンスプロファイルの定義

Simbeor エンジンは PCB エディタの Layer Stack Manager(Design » Layer Stack Manager).インピーダンス配線を制御するためにレイヤスタックを設定するには Layer Stack Manager'sImpedanceタブに切り替え、インピーダンスプロファイルを追加、設定します。

最上位レイヤーに配線された個々のネット用に定義された50Ωインピーダンス・プロファイル。カーソルを画像に合わせると、L3レイヤーの同じプロファイルの設定が表示される。

インピーダンス・プロファイルの作成と設定に関する注意事項：

1. で Layer Stack Managerタブに切り替えます。 Impedanceタブに切り替える。
2. をクリックします。 ボタン（または ボタン）をクリックして、新しいプロファイルを追加します。
3. 必要なインピーダンスを定義する Type, Target Impedanceと Target Toleranceを定義する。 Propertiesパネルには任意。 Descriptionはオプションで、インピーダンス・プロファイル名が表示されている場所ならどこにでも表示されます。
4. スタックアップのレイヤーは左側に表示され、スタックアップの各信号レイヤーごとに、右側の Impedance Profile 領域にレイヤーが表示される。Profile 領域のレイヤーチェックボックスを使用して、そのレイヤのインピーダンス計算を有効にする。上の画像を例にして、一番左の列に表示されているレイヤー番号を参照する。 L1, L3, L10と L12は、レイヤーチェックボックスがチェックされており、インピーダンス計算が有効になっている。
5. Profile 領域で有効になっているレイヤーをクリックすると、選択した信号レイヤーのインピーダンスを計算するために使用されているレイヤー以外の、レイヤースタック内のすべてのレイヤーが薄くなる（上の図のように）。Impedance Profile 領域のTop Ref とBottom Ref 列で、そのレイヤーの参照レイヤーを編集する。リファレンスレイヤーには Typeまたは Planeまたは Signal.例えば、上の図では、スタックアップのレイヤー L10がインピーダンス計算のために有効になっている。 Top Refに設定されている。 9-L9に設定されている。 Planeレイヤーであり Bottom Refは 11-L11に設定されている。 Signalレイヤーである。このソフトウエアは、信号レイヤーが参照プレーンとして使用されている場合、そのレイヤーには電源ネットまたはグラウンドネットに接続された銅の連続プレーンが含まれていると仮定している。
6. を有効にする。 Impedance Profileこのインピーダンスでルーティングを行う他の各レイヤーのチェックボックスを有効にし、参照プレーンを設定します。上の画像にカーソルを合わせると、レイヤー L3 の S50 Impedance Profile が表示されます。
7. 計算された配線トレース幅が注文できない値である場合、幅とギャップの設定を調整することができます。

幅とギャップの設定の調整

ソフトウェアは、ターゲットインピーダ ンスと許容差からトレース幅を計算します。計算されたトレース幅が、たとえば0.0683mm のように、注文できない値になることは珍しくありません。ファブリケーターは、どのような材料の厚みが利用可能で、トレース幅に対してどの程度の精度が出せるかをアドバイスする。そ れ か ら 、望 ま れ る 値 か ら 始 め 、寸 法 を 使 用 可 能 な 値 に 調 整 し た 際 のインピーダンスの計算値への影 響をテストすることになる。

こ の よ う な 設 定 の テ ス ト と 調 整 の プ ロ セ ス を サ ポ ー ト す る た め に 、イ ン ピ ー ダ ン ス 計 算シミュレータは順方向と逆方向のインピー ダンス計算をサポートしている。デフォルトのモードは順方向である（インピーダンスを入力すると、ソフトウェアが幅を計算する）。アイコンは計算された変数を示す。 アイコンは、計算された変数を示す。

ターゲットインピーダンスを50Ωに設定すると、順方向で計算された幅(W1)は94.6μmとなる。右の画像は、幅 (W1) を 95µm に設定した場合の逆計算を示しています。

計算を逆にして、選択したレイヤーの異なるトレース幅を調べるには、新しい値を入力し、キーボードの Enter キーを押します。 Width (W1)を入力し、キーボードの Enter キーを押します。計算値が更新され、その幅に変更した場合の影響が反映されます。をクリックします。 ボタンをクリックして、電卓を順方向の計算モードに戻します。に新しい値を入力すると Width (W2)に新しい値を入力すると Etch値を変更します。

差動ペア伝送線路の結果を調べるには、計算された変数を指定します。 Trace Widthまたは Trace Gap - のどちらかを指定します。 ボタンをクリックします。を変更するために、もう一方の変数を編集します。 Target Impedanceを変更するか Target Impedanceを変更して、もう一方の変数への影響を調べる。

エッチング係数

PCB上の信号トレースは、不要な銅をエッチングすることで製造されます。エッチング液は表面の銅からエッチングを始めるため、この銅はエッチング液と接触する時間が長くなります。その結果、トレースの仕上がりエッジは勾配を持ち、下図のようにトレースの仕上がり断面積が減少します。

エッチング中に失われるトレース・エッジの銅の面積 (両エッジ) は、以下のとおりです。 X * Y

傾斜の量は、エッチング係数と呼ばれます：

Etch Factor = Y/X

もし Y = Xであれば Etch Factor = 1

パネルに表示されている Propertiesパネルを参照する：

にカーソルを合わせると数式が表示されます。

エッチ・ファクターの標準的な定義は、次の比率として指定することである。 trace thickness / amount of over-etching.これにより、以下の式が得られます：

Etch Factor = T/[0.5(W1-W2)]

この方法の欠点は、オーバーエッチングなし（トレースエッジが垂直であることを意味する）を指定するには、エッ チファクターに次の値を入力しなければならないことです。 inf(無限大)を入力しなければならないことです。エッチ量の指定を簡単にするため、式は反転され、次の値を入力できるようになりました。 0(ゼロ)を入力することで、オーバーエッチングがないことを示します。

Etch= [0.5(W1-W2)]/T

銅の方向

エッチファクターに寄与するもう一つの製造上の詳細は、銅の向きです。PCB のトレースは、誘電体基板にラミネートされた連続した銅のシートから、不要な銅をエッチングして形成されま す。銅の方向は、銅がその基板から離れる方向を定義します。銅がエッチングされる方向は、上か下か、と考えることもできます。

Copper Orientation を Above から Below に切り替えるには、Trace Inverted チェックボックスをクリックします。

導体表面の粗さ

プリント回路基板の各銅層の表面には、ある程度の粗さがあります。PCB製造中、銅と誘電体層間の接着を向上させるため、銅層の表面は粗さを増すように処理されます。この表面粗さは、10GB/s を超えるスイッチング速度では、導体インピーダンスの大きな要因となります。広範な研究と分析を通じて、業界の専門家は、表面粗さは以下の式から導かれる粗さ補正係数でモデル化できると結論付けています。 Surface Roughnessと Roughness Factorの値によってモデル化できると結論づけている。

Roughness設定は Layer Stack Manager モードの Properties パネルで使用できます。これらのパラメータは導電層のみに使用されます。

表面粗さは特性インピーダンスの計算に含まれます。

粗さ：

• Model Type - 表面粗さの影響を計算するための優先モデル(各種モデルの詳細については以下の記事を参照)。サブスタック内のすべての銅層に適用される。

• Surface Roughness - 表面粗さの値（加工業者から入手可能）。デフォルトは0.1µmです。

• Roughness Factor - 粗さ効果による導体損失の予想最大増加量を表す。1～100の値を入力、デフォルトは2。

詳細情報

• 相互接続における信号損失と分散に対する導体粗さの影響を解析するための実用的な方法論：Y. Shlepnev, C. Nwachukwu、 DesignCon2012.
• 相互接続導体表面粗さモデリングへの統一的アプローチ：Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

コプレーナ伝送線路構造のサポート

のインピーダンス計算ツールは Layer Stack Managerは、シングルおよび差動コプレーナ構造をサポートしています。新しいインピーダンスプロファイルを作成し Single-Coplanarまたは Differential-Coplanarインピーダンスプロファイル Typeを選択する。

コプレーナ構造を扱う：

• 標準のシングルおよび差動インピーダンスと同様に、各変数の値は、ユーザー定義の Target Impedanceと Target Toleranceおよび基板層の物理的特性に基づいて自動的に計算されます。これらの自動的に計算された値は、[System]モードのエディットボックスに新しい値を入力して調整することができます。 Layer Stack Managerパネルの Propertiesパネルの
• コプレーナ構造で配線したい信号ネットをターゲットにするには、Routing Width（またはDifferential Pairs Routing）デザインルールを構成します。 Use Impedance Profileオプションを有効にし、必要なコプレーナー・インピーダンス・プロファイルを選択します。
• コプレーナ構造では、信号ルートの両側に参照プレーンが必要です。これは、配置するポリゴンによって作成するか、ステッチング・ビアを追加する場合は Add Shielding to Netコマンドで作成できます（詳細は後述）。ポリゴンを配置する場合、このポリゴンと信号経路の間の分離は Clearance (S)パネルに表示されます。 Propertiesパネルに表示されます。）クリアランス設計ルールを設定して、基準ポリゴンと信号ルート間のクリアランスを制御します（図 ）。
• コプレーナ構造が接地されている場合、信号トレースの両側に沿ってビアフェンスを含めるのが一般的です。PCB エディタの Tools » Via Stitching/Shielding » Add Shielding to Netコマンドを使用します。ビアを配置するだけでなく、オプション Add shielding copperオプションを有効にすることで、このコマンドはビアフェンスをカバーするために信号配線の周りにポリゴンを配置することもできます。
  ビアシールドの詳細

インピーダンス計算で信号の特性とクリアランスを決定し(最初のイメージ)、そのクリアランスをビアシールドのDistance設定で使用します。

層材料の選択

インピーダンス制御設計では、レイヤースタックアップで使用する材料の選択が非常に重要です。

例えば、PCBを製造する際に最も一般的な材料は、グラスファイバー（ガラス繊維）強化エポキシ樹脂で、各面に銅箔が接着されています。ガラス繊維織物の織目の密度は、誘電率Dk（誘電率）と損失正接Dfの値と一貫性に影響します。織られたガラス繊維を取り囲むのは樹脂で、樹脂の使用割合も材料の性能に重要です。

ガラス繊維の織物には多くの種類があります。プリント基板製造に使用されるガラス繊維ベースの材料の予測可能性と性能を確保するため、IPCは織布の規格を定めています：

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

マテリアルライブラリ

設計者として、材料プロパティを直接 Layer Stack Managerからマテリアルを選択します。 Altium Material Library.

Altium Material Library ダイアログ(Tools » Material Library).

材料はダイアログの左側のツリー構造からアクセスできる使用カテゴリーに整理されています。このレベル以下では、各用途カテゴリは次のような機能カテゴリに分かれています。 Conductive layer material, Dielectric layer material,や Surface Layer Material iなどに分かれています。 PCB layer materialカテゴリに分けられます。

材料の追加、保存、読み込み

ツリーで特定の材料カテゴリーを選択すると、新しい材料をライブラリに追加できます。外部材料ライブラリで定義された材料をロードすることができます(Loadボタン)で追加されたユーザー定義材料もユーザーライブラリ( Altium Material Libraryダイアログで追加されたユーザー定義材料もユーザーライブラリに保存できます(Saveボタン)に保存することもできます。保存されるのはユーザー定義の材料のみです。

材料へのカスタムプロパティの追加

カスタムプロパティはライブラリ内の詳細なマテリアル（デフォルトとユーザー定義のマテリアル）に追加することができます。カスタムプロパティを追加するには、まず左側のツリーで適切なノードを選択し、追加する材料を定義します。 ボタンをクリックして Material Library Settingsダイアログを開きます。

ダイアログで選択した材料に必要な値を追加します。 Altium Material Libraryダイアログで行を選択し Editボタンをクリックします。

プロパティパネル

レイヤースタックドキュメントの Impedanceタブをアクティブにすると Propertiesパネルでインピーダンス・プロファイルの要件を設定できます。必要なインピーダンス・プロファイルは、Routing WidthまたはDifferential Pairs Routingデザイン・ルールで選択できます。

• Impedance Profile
  • Description- 意味のある説明を入力します。このフィールドはオプションで、Impedance Profile の名前が表示されているところに表示されます。
  • Type- ドロップダウンを使ってインピーダンスのタイプを選択する。選択肢は Single, Differential, Single-Coplanarおよび Differential-Coplanar.

• Target Impedance- 達成したいインピーダンスを入力します。
• Target Tolerance- 達成したい公差を入力する。製作者と相談し、製作者が実現可能な公差の現実的な値を見つける必要があります。
• Transmission Line
  • Trace inverted- このオプションを有効にすると、トレースが反転します。 Propertiesパネルで示したように、トレースを反転させます。このオプションは Copper Orientationタブがアクティブのときに表示されるオプションと同じもので Stackupタブがアクティブの時に表示されるオプションと同じで、銅がコアに積層される方向を定義します。銅の方向は、銅がその基板から離れる方向を定義します。銅がエッチングされる方向は、上か下か、と考えることもできます。
  • Etch- エッチ・ファクターは = T/[(W1-W2)/2]エッチ・ファクターは、トレースの総断面積を銅の厚さの2乗で減らします。については、基板製造業者にご相談ください。 Etchについては、基板製造業者にお問い合わせください。

• Width (W1) / (W2)- W1 は配線するトレースの幅、W2 はそのトレースをエッチングした後の上面の幅です。 Etchファクターが適用されます。トレース幅には順方向/逆方向計算機能があります。デフォルトは、入力された幅をもとに計算されます。 Target Impedanceに基づいて計算されます（順方向計算）。この幅は、ファブリケーターが5.978のように納品できない値である可能性があり、6.0のような、より賢明な値を求めるでしょう。フィールドに6.0と入力し Widthフィールドに6.0を入力し、キーボードの Enterを押して再計算することができます (Impedance, Deviationなど)。 ボタンがグレーになり（非アクティブになり）、逆計算モードになります。ボタンをクリックしてアクティブにすると、再び順計算モードになり Width (W1)は計算値に戻ります。この機能により、現実的な製作可能幅のオプションを調べることができます。W2の値を手動で入力すると、それに合わせてエッチファクターが更新されます。
• Impedance- 本ソフトウェアは、基板に使用される材料（銅、コア、プリプレグ）の特性とトレースの断面積（トレースの幅、厚さ、エッチファクターによって決定）に基づいてインピーダンスを計算します。
• Deviation- これは、望んだもの（目標インピーダン ス）と得られたもの（計算インピーダンス）の差の尺度である。このソフトウエアは、基板に使用された材料（銅、コア、プリプレグ）の特性とトレースの断面積（トレースの幅、厚さ、エッチファクターで決定）に基づいて、インピーダンスの偏差（入力された材料と寸法に基づいて実際に得られる値）を計算します。
• Delay- これは、信号が送信側から受信側まで移動するのにかかる時間です。
• Inductance- インピーダンス計算機では Impedance値を使って単位長さあたりのインダクタンスを計算する。
• Capacitance- インピーダンス計算機は Impedance値を使って単位長さあたりの静電容量を計算する。

• Board
  • Stack Symmetry- を有効にすると、中間の誘電体層を中心 に、マッチングペアでレイヤーを追加できます。有効にすると、層スタックは直ちに中央の誘電体層を中心とした対称性がチェックされます。中央の誘電体レイヤーから等距離にあるレイヤーのペアが同一でない場合、Stack is not symmetric ダイアログが開きます。
  • Library Compliance- 有効にすると、材料ライブラリから選択された各レイヤーについて、現在のレイヤーのプロパティがライブラリ内の材料定義の値と照合されます。

• Substack- この情報は、現在選択されているサブスタックのものです（レイヤー、誘電体、厚さなど）。1つのサブスタックから別のサブスタックに切り替えると、この情報はそれに応じて更新されます(現在選択されているサブスタックに対して)。

• Stack Name- 意味のあるサブスタック名を入力する。このフィールドは、X/Y スタックアップ領域にレイヤーのサブスタックを割り当てるときに便利です。
• Is Flex- サブスタックがフレックスの場合は有効にする。
• Layers- レイヤーの総数。
• Dielectrics- 誘電体の総数。
• Conductive Thickness- 導電層の厚さ。銅信号層は導電層と呼ばれる。
• Dielectric Thickness- 誘電体層の厚さ。
• Total Thickness- ボードの総厚み。

• Other
• Roughness- は導電層の粗さを示す。
  • Model Type- 表面粗さの影響を計算するのに適したモデル(様々なモデルの詳細については以下の記事を参照)。スタック内のすべての銅層に適用される(サブスタックとすべきか？)。
  • Surface Roughness- 表面粗さの値(加工業者から入手可能)。デフォルトは0.1μmです。
  • Roughness Factor- 粗さ効果による導体損失の予想最大増加量を表す。1～100の値を入力、デフォルトは2。

設計ルールの設定

配線インピーダンスは、ルートの幅と高さ、および周囲の誘電体材料の特性によって決まります。で定義された材料特性に基づいて、必要な配線幅が計算されます。 Layer Stack Managerで定義された材料特性に基づいて、各インピーダンス・プロファイルの作成時に必要な配線幅が計算されます。材料特性によっては、配線層が変わると幅が変わることがあります。配線レイヤを変更すると幅が変わるこの要件は、PCB Rules and Constraints Editor(Design » Rules).

ほとんどのボード設計では、特定のネットのセットは制御されたインピーダンスで配線されます。一般的な方法は、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、下の画像のように、このクラスをターゲットとする配線ルールを作成します。

通常は、手動で Min, Maxおよび Preferred Widthsは、すべてのレイヤに適用するために上部の制約設定で、またはレイヤグリッド内の各レイヤに個別に定義します。インピーダンス配線を制御するには、代わりに Use Impedance Profileオプションを有効にし、必要なインピーダンス・プロファイルをドロップダウンから選択します。そうすると Constraintsルールの領域が変わります。最初に気がつくのは、使用可能なレイヤー領域が、ボード上のすべての信号レイヤーを表示しなくなることです。選択したインピーダンス・プロファイルで有効になっているレイヤーのみが表示されます。レイヤーの Preferred Width値（および差動ペアギャップ）は、各レイヤーで計算された幅（およびギャップ）を反映して更新されます。これらの優先値は編集できませんが Min と Max 値は編集できます。これらを適切な小さい値/大きい値に設定してください。その後、通常の方法でインタラクティブにネットを配線することができます。

配線幅のデザインルール

片面ネットの場合、配線幅はRouting Widthデザインルールで定義されます。

インピーダンス・プロファイルの使用を選択すると、使用可能なレイヤーと優先幅は選択したプロファイルによって制御されます。

差動ペアの配線デザインルール

差動ペアの配線は、Differential Pair Routingデザインルールによって制御されます。

差動ペアでは、使用可能なレイヤー、Preferred Width、Preferred Gapは選択したプロファイルによって制御されます。

差動ペアルーティングの詳細

リターンパス設計ルール

リターンパスの断線やネックは、Return Pathデザインルールで検出できます。リターンパス設計ルールは、ルールがターゲットとする信号の上または下の指定された参照レイヤーに連続した信号のリターンパスがあるかどうかをチェックします。リターン・パスは、参照信号レイヤーまたはプレーン・レイヤー上に配置されたフィル、リージョン、ポリゴン・プールから作成できます。

リターンパスのレイヤーは Impedance Profile設計ルールで選択された Return Pathで定義された参照レイヤーです。これらのレイヤーは、指定された Minimum Gap(信号エッジを超える幅）が信号のパスに沿って存在することを確認します。新しい Return Pathデザイン・ルールを High Speedルール・カテゴリーに新しいデザイン・ルールを追加します。

リターン・パスのレイヤーは、選択した Impedance Profileで定義され、パス幅（信号エッジを超える）は Minimum Gap.

下の画像は、信号に対して検出されたリターン・パス・エラーを示しています、 NetXを Minimum Gapの設定で 0.1mm.を設定することで、リターン・パス・エラーを見つけやすくなります。 DRC Violation Display StylePreferences ダイアログで、違反の詳細を表示し、違反のオーバーレイ（show image ）は表示しないように設定すると、リターン・パス・エラーを見つけやすくなります。こうすることで、違反しているオブジェクト全体ではなく、ルールが失敗した正確な場所がハイライトされます。

Altium Designerの高速設計の詳細

必要なインピーダンスでのネットの配線

基板を配線し、レイヤを変更すると、ソフトウェアは指定されたインピーダンスを達成するために必要なサイズにトラック幅を自動的に調整します。このインタラクティブなインピーダンス制御配線は、インピーダンス制御されたPCBを設計する作業を大幅に簡素化します。

配線の長さ調整

高速設計の配線における中心的な課題の2つは、ルートのインピーダンスを制御することと、クリティカルなネットの長さを合わせることです。インピーダンスを制御した配線では、出力ピンを出た信号が対象の入力ピンで正しく受信されるようにします。経路の長さを合わせることで、タイミングが重要な信号がターゲット・ピンに同時に到着するようにします。ルート長のチューニングとマッチングは、差動ペア配線にも不可欠な要素です。

アコーディオン・パターンは、差動ペアの長さを確実に一致させるために配線に追加されています。

そのため Interactive Length Tuningと Interactive Diff Pair Length Tuningコマンド (Routeメニュー) は、ネットまたは差動ペアの長さを最適化し、制御する動的な手段を提供します。これは、利用可能なスペース、ルール、および設計の障害物に応じて、可変振幅の波形パターン (アコーディオン) を挿入できるようにするためです。

長さチューニングの詳細

配線済みボードのシグナルインテグリティのテスト

デザイン・キャプチャ時に想定される配線長と配線インピーダンスを使用してネットをテストしたのと同じように、配線が完了したら、ボード上でこのプロセスを繰り返し、潜在的なインピーダンスのミスマッチや反射の問題をチェックする必要があります。PCB エディタから Signal Integrityコマンドを PCB エディタ Toolsメニューからコマンドを起動します。PCB はプロジェクトの一部なので、PCB エディタメニューからコマンドを起動します。 Layer Stack Managerで定義した材料特性や寸法、基板上の実際の配線幅がシグナルインテグリティテストに使用するインピーダンスを計算するために使用されます。

指定インピーダンスの達成

正しいインピーダンスを達成するために寸法を繰り返し調整するプロセス以外にも、製造したPCBで達成される最終的なインピーダンスに影響を与える要因があります。これには、PCBに使用される誘電体材料の一貫性と安定性、エッチングプロセスの一貫性と品質が含まれます。インピーダンスの制御されたPCBが必要な場合は、PCB製造業者と相談する必要があります。ご希望のスタックアップを提供すれば、トラック形状についてアドバイスできる製造業者もあります。また、製造した各パネルにインピーダンス・テスト・クーポンを添付することもできます。

その他の資料

この記事では、シグナルインテグリティとインピー ダンス制御PCB設計について紹介した。さらに詳しく知りたい場合や、業界の専門家が作成したリソースにアクセスしたい場合は、以下のリンクを参照してください。

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed