制御インピーダンスを持つPCB上でのインタラクティブ配線

デバイスのスイッチング速度が向上するにつれ、インピーダンス制御配線はデジタル設計者にとって注目のテーマとなっています。このページでは、Signal Integrity解析エンジンを使用して部品のインピーダンスを整合させる方法と、PCBエディターのインピーダンス制御配線機能について紹介します。

エンジニアの間では、「デジタル設計に携わる電子技術者には、シグナルインテグリティの問題を経験した人と、これから経験する人の2種類しかいない」といわれています。ほんの数年前まで、シグナルインテグリティという用語は専門家向けのものであり、 高速設計でのみ対処が必要でした。しかし、当時の高速設計におけるデバイスのスイッチング速度は、もはや特別なものではなく、急速に標準となりつつあります。集積回路技術の進歩によってトランジスターが小型化するにつれ、スイッチング速度は向上します。デジタル信号の品質に影響を与えるのは、このスイッチング速度です。

幸いにも、適切な設計原則に従い、 インピーダンスを制御した基板として設計を実装することで、シグナルインテグリティに関する潜在的な問題の多くを回避できます。これを実現するには、設計ツールに特定の機能が必要です。リンギングや反射の問題が発生する可能性のあるネットを検出する解析ツールと、適切な配線インピーダンスを実現できる基板設計ツールが必要になります。Altium DesignerのPCBエディターには、 これらの機能が備わっています。

このページでは、シグナルインテグリティの問題が発生する原因と、 設計する基板でその問題が発生しそうかどうかを理解できるように説明します。また、潜在的なSI問題を最小限に抑えるために必要な2つの設計アプローチ、すなわち部品のインピーダンス整合とインピーダンス制御配線についても解説します。

配線が回路の一部になるとき

デバイスのスイッチング速度が向上するにつれ、プリント基板の設計者と製造業者に対する要求も高まります。信号のスイッチングエッジの空間的な長さが、その信号を伝えるPCB配線の長さよりも短くなると、配線を回路の一部として扱う必要があります。この配線にはインピーダンスがあり、これはcharacteristic impedance (Zo)と呼ばれます。

これらの付加的な回路要素の影響を管理する最善の方法は、配線の全長にわたって特性インピーダンスが一定になるように設計することです。この手法をcontrolled impedance routingと呼びます。

配線のインピーダンスは、次の要素によって決まります。

• Cross-sectional area of the trace - 配線の幅、高さ（銅箔厚）、およびエッチング工程で形成される配線端部の傾斜によって決まります。
• Distance from the trace to the reference plane(s) - 信号エネルギーのリターンパスは、信号の経路と同じくらい重要です。このリターンパスは、隣接するリファレンスプレーン上で信号経路に沿って流れます。
• Properties of the surrounding materials - 信号のエネルギーは配線の銅の内部だけに閉じ込められているわけではありません。表皮効果により、配線の周囲にある誘電体材料に沿っても伝わります。誘電体材料の誘電率は、その誘電体がエネルギーの流れに及ぼす影響の大きさを示します。

   
Simbeorインピーダンス計算ツールは、指定したインピーダンスを実現するために必要な配線幅を計算します。

インピーダンス制御配線は必要か？

わざわざインピーダンス制御配線を行う必要があるのでしょうか？

理想的な状況では、部品の出力ピンから出るエネルギーはすべて、PCB上の接続された配線に結合し、PCB配線を通って反対側にある負荷の入力ピンへと伝わり、その負荷に吸収されます。すべてのエネルギーが負荷に吸収されない場合、残ったエネルギーはPCB配線へ反射され、信号源の出力ピンへ戻ることがあります。この反射エネルギーは元の信号と相互作用し、エネルギーの極性に応じて信号に加算されたり減算されたりして、リンギングを引き起こします。リンギングが十分に大きくなると、信号の品質が損なわれ、予測不能な回路動作や誤動作につながります。

では、こうした現象が発生する可能性をどのように判断すればよいのでしょうか？信号が負荷ピンに到達する前に信号源ピンのエッジ遷移が完了する場合、その設計は反射エネルギーの影響を受ける条件にあります。SI問題が発生しそうかどうかを判断するためによく使われる経験則が、「立ち上がり時間の1/3」ルールです。このルールでは、配線の伝搬遅延が立ち上がり時間の1/3を超えると、反射（リンギング）が発生する可能性があるとされています。信号源ピンの立ち上がり時間が1 nsの場合、伝搬遅延が0.33 nsを超える配線（FR4では約2インチ）は伝送線路として扱う必要があり、シグナルインテグリティの問題が発生する可能性があります。使用するデバイスがこの程度の立ち上がり時間を持ち、配線もこの程度の長さになることがわかっている場合は、PCBでシグナルインテグリティの問題が発生するおそれがあります。

インピーダンスを制御するには？

信号源と負荷の間でエネルギーが反射を繰り返す状況を回避するには、どうすればよいでしょうか？インピーダンスを整合させることで回避できます。インピーダンス整合により、すべてのエネルギーが信号源から配線へ、さらに配線から負荷へと結合されます。インピーダンスを考慮して基板を配線することをインピーダンス制御配線と呼びます。言い換えれば、インピーダンスが管理された基板をインピーダンス制御PCBと呼びます。

インピーダンス整合を実現するには、2つの異なる要素があります。1つ目は部品のインピーダンスを整合させること、2つ目は必要なインピーダンスが得られるように基板を配線することです。

部品のインピーダンス整合

配線だけでインピーダンス制御PCBを実現することはできません。まず、部品のインピーダンスを確認し、必要に応じて整合させる必要があります。

理想的には、回路図の作成段階でシグナルインテグリティの問題が発生する可能性のあるネットを検出し、 基板設計プロセスを開始する前に、必要な終端部品を追加できるようにします。出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を実現するには、設計に終端部品を追加する必要がある場合が多くあります。

回路図の作成段階で、設計のシグナルインテグリティ解析を実行できます。Tools » Signal Integrityコマンドを実行すると、すべての部品にシグナルインテグリティモデルが割り当てられていないことを示すErrors or Warningsダイアログが表示されることがよくあります。Signal Integrity解析エンジンは、部品のデジグネーターに基づいてデフォルトモデルを自動的に選択します。デフォルトを使用するにはContinueをクリックし、モデルを確認・変更するにはModel Assignmentsをクリックします。Signal IntegrityパネルのModel Assignmentsボタンから、いつでもSignal Integrity Model Assignmentsダイアログにアクセスできます。

設計の解析

Tools » Signal Integrityコマンドを実行すると、設計が解析され、問題がある可能性のあるネットが、以下に示すようにSignal Integrityパネルに表示されます。

回路設計の段階で、シグナルインテグリティに問題が生じる可能性がないか設計を検証します。

このパネルから、選択したネット（複数可）の反射解析を実行できます。左側には、設計内のすべてのネットの解析結果が表示されます。ネットを選択して  ボタンをクリックするか、ネット名をダブルクリックすると、そのネットがパネル右側のNetフィールドに転送され、次のような詳細な解析を行えます。

• そのネット内のピンを確認します。シングルクリックすると回路図上の該当ピンへクロスプローブでき、ダブルクリックすると、そのピンに割り当てられたモデルの確認と設定ができます。
• そのネットに対して、1つ以上の理論上の終端オプションを有効にします。
• ネットの反射解析を実行し、ネット内の各ピンでの挙動を示す一連の波形を生成します。

このパネルでは、さまざまな終端構成や値を試すことができます。上の画像に示すSignal IntegrityパネルのTermination 領域では、Serial Resオプションが有効になっています。その下のセクションには、直列終端抵抗が表示されています。ここでは、反射解析に使用する理論上の直列終端抵抗の最小値と最大値を定義します（独自の値を入力するには、Suggestチェックボックスをオフにします）。

結果の確認

Reflection Waveformsボタンをクリックすると、そのネットに対して高精度な反射解析が実行され、結果が新しい波形ウィンドウ（*.SDF）に表示されます。

波形ウィンドウには、次のものが含まれます。

• 解析対象のネットごとのチャート。ウィンドウ下部のタブをクリックすると、チャートを切り替えられます。
• 各チャートには、そのネット内の各ピンのプロットが含まれ、各ピンでの信号の挙動が表示されます。

以下の画像は、前のパネル画像で選択したネットの入力ピンにおける結果を示す2つのグラフです。最初のグラフは、終端なしのネットの入力ピンを示しています。 2つ目のグラフには6つのスイープが表示されています。1つは元の終端なしのネットで、残りの5つはソースピンに理論上の直列終端抵抗を追加したものです。

理論上の終端抵抗をMin = 20 ΩからMax = 60 Ωまで段階的に変化させて、反射解析を5回実行しています（Sweep Stepsオプションの値 = 5）。5回の解析（最初は20 Ω、最後は60 Ω）がグラフの右側に一覧表示されています。各ラベルをクリックすると、対応する結果が強調表示され、 右下に理論上の終端抵抗値が表示されます。このネットでは、直列終端抵抗を40 Ωにすると、右側の画像で選択されているグラフが得られます。

左のグラフは、シグナルインテグリティに問題がある可能性のあるネットの反射解析を示しています。 右のグラフは、同じネットに約40 Ωの理論上の直列終端抵抗を追加したものです。

配線のインピーダンスを決める要因

インピーダンスコントロールされたPCBを実現するための2つ目の要素は、配線が所定のインピーダンスを持つように基板を配線することです。信号配線のインピーダンスには、配線の寸法やPCBの製造に使用する材料の特性など、さまざまな要因が影響します。

PCBエディターには、SimberianのSimbeor®電磁界シグナルインテグリティエンジンが搭載されています。 Simbeorのモデル精度は、3次元フルウェーブ解析用の高度なアルゴリズム、ベンチマーク、および実験によって検証されています。Simbeorエンジンは、現在使用されているあらゆる基板構造と材料をサポートしています。

Simbeorのバージョン

Simbeor SFS

インピーダンスは、準静的電磁界ソルバーであるSimbeor SFSによって計算されます。Simbeor SFSはモーメント法に基づく高度な準静的2次元電磁界ソルバーで、収束性の確認、比較、および測定によって検証されています。このソルバーは、誘電体と導体の境界をメッシュ分割し、対応する方程式を解くことで、電信方程式に用いる周波数依存のRLGC行列を構築します。

Simbeor SFSはフルウェーブソルバーではありません。PCB配線を伝搬する波は準TEM波であるため、インピーダンス、遅延、減衰の評価にフルウェーブ解析は必要ないためです。このような波は、準静的2次元電磁界ソルバーで抽出したRLGCパラメーターを使って正確にシミュレーションできます。

Simbeor SFSソルバーの特長は、導体の表面粗さモデルをサポートしていることです。ただし、多層導体モデル（めっき）には対応しておらず、表面粗さはすべての導体に共通です。このソルバーが準静的と呼ばれるのは、マイクロストリップ線路で発生する高周波分散（高周波になると、誘電率の高い誘電体内に電磁界がより集中する現象）を解に含まないためです。

► Simberianの電磁界シグナルインテグリティ技術について詳しく見る

対応するPCB構造

以下のPCB構造のインピーダンスを計算できます。

• マイクロストリップ
• 対称ストリップライン
• 非対称ストリップライン
• シングルエンドおよび差動のコプレーナ構造
• 誘電特性の異なる複数の隣接する誘電体層。

インピーダンス制御配線のためのPCB設定

インピーダンス制御配線では、配線の寸法と基板材料の特性を設定して、特定のインピーダンスを実現します。この設定は、PCBエディターのLayer Stack Managerで行います。Layer Stack Manager,を開くには、メインメニューからDesign » Layer Stack Managerを選択します。Layer Stack Managerは、回路図シートやPCBなどのドキュメントと同様に、ドキュメントエディターで開きます。

特定のインピーダンスを実現するために必要な配線幅は、Layer Stack ManagerのImpedanceタブで設定するインピーダンスプロファイルの一部として計算されます。

計算には、以下の情報が使用されます。

• Impedanceタブで設定するTarget Impedance、Target Tolerance、Roughnessの値
• Stackupタブで定義する、以下を含む材料設定：
  • 信号層の厚さ
  • 周囲の誘電体層の厚さ（基準プレーンまでの距離） 
  • 誘電体材料の特性（比誘電率Dkおよび誘電正接Df）

これらが正しく設定されると、インピーダンス計算機は以下の値を計算するために必要な情報を得られます。

• 配線幅
• 計算インピーダンス（Z）
• コモンモードインピーダンス（Zcomm）
• インピーダンス偏差（Z Deviation）
• 伝搬遅延（Tp）
• 単位長さあたりのインダクタンス（p.u.l.）
• 単位長さあたりの静電容量（p.u.l.）

計算値は、以下に示すように、Layer Stack ManagerでImpedanceタブを選択すると、PropertiesパネルのTransmission Lineセクションに表示されます。 

トップ層に配線される個々のネットに対して定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、同じプロファイルのL3層の設定が表示されます（画像提供：FEDEVEL Open Source、www.fedevel.com）。

層構成の設定

Main page: レイヤースタックの定義

銅層と誘電体層は、Layer Stack ManagerのStackupタブで設定します。

• このタブで、層の追加、削除、設定を行います。リジッドフレックス設計では、層の有効化と無効化もこのタブで行います。
• 現在選択されている層のプロパティは、グリッド内で直接、またはPropertiesパネルで編集できます。デザインスペースの下部にある  ボタンをクリックして、パネルを有効にします。
• 層グリッド内で右クリックするか、Edit » Add Layerコマンドを使用して層を追加します。銅層を追加する際に、隣接する既存の層も銅層である場合は、誘電体層も追加されます。
• PropertiesパネルのBoardセクションでStack Symmetryオプションが有効になっている場合、中央の誘電体層を中心として、対になる層が追加されます。
• 層の材料は、選択したMaterialセルに直接入力するか、Select Materialダイアログで選択できます。 省略記号ボタン（）をクリックすると、このダイアログが開きます。
• 銅層には表面処理を追加できます。Add Layerサブメニューを使用して、現在選択されている銅層にSurface Finish 層を追加し、新しい表面処理層の省略記号ボタンをクリックして表面処理の種類を選択します。
• 右クリックメニューまたはEditメニューを使用すると、選択した層を同じ種類の層の中で上下に移動できます。 
• PropertiesパネルのBoard領域には、Stack SymmetryとLibrary Complianceを適用するためのオプションがあります。詳細は後述します。
• PropertiesパネルのBoard領域には、現在選択されているスタック（マルチスタックのリジッドフレックス設計の場合はサブスタック）の概要が表示されます。

レイヤースタックに関する考慮事項

インピーダンスを制御するための基本的な要件は、各信号経路の下に信号のリターンパスを設けることです。Simbeor SIエンジンは、プレーン層と、ポリゴンで覆われた信号層の両方をサポートしています。これらのリターンパス層は、基板の層構成全体に分散して配置する必要があります。理想的には、インピーダンス制御配線を含む各信号層に、少なくとも1つのリターンパス層が隣接するように配置します。隣接するリターンパス層は信号のリターンパスを提供しますが、ここでは詳しく説明しない理由により、そのプレーンに供給されているDC電圧に関係なく、この役割を果たします。

プレーンを流れるリターン電流は、信号層の配線と物理的に同じ経路をたどろうとします。そのため、重要な信号配線の下にあるリターンパス層に、分割や切り欠きなどの不連続部分を設けないことが重要です。

信号層とプレーン層を適切な順序で配置するだけでなく、各層について以下の材料特性も定義する必要があります。

• 銅箔厚
• 誘電体厚
• 比誘電率

これらの値と配線幅は、すべて最終的なインピーダンスに影響します。したがって、必要なインピーダンスを得るには、これらすべての値を調整する必要があります。また、使用可能な銅箔厚や誘電体厚は、PCB製造業者が提供できる材料によって制限される場合があることにも注意してください。

► 使用可能な層構成の詳細を見る

インピーダンスプロファイルの定義

Simbeorエンジンは、PCBエディターのLayer Stack Manager（Design » Layer Stack Manager）に組み込まれています。インピーダンス制御配線用のレイヤースタックを設定するには、Layer Stack Manager's Impedanceタブに切り替えて、インピーダンスプロファイルを追加・設定します。

トップ層に配線される個々のネットに対して定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、同じプロファイルのL3層の設定が表示されます。

インピーダンスプロファイルの作成と設定に関する注意事項：

1. 上図のように、Layer Stack ManagerでImpedanceタブに切り替えます。
2. ボタン（すでにプロファイルが定義されている場合は ボタン）をクリックして、新しいプロファイルを追加します。
3. Propertiesパネルで、必要なインピーダンスのType、Target Impedance、Target Toleranceを定義します。Descriptionは任意項目で、インピーダンスプロファイル名が表示されるすべての場所に表示されます。
4. 層のグリッドは2つの領域に分かれています。左側にはスタック内の層が表示され、右側のインピーダンスプロファイル領域には、スタック内の各信号層に対応する層が表示されます。プロファイル領域の層チェックボックスを使用して、その層のインピーダンス計算を有効にします。 上図を例に、左端の列に表示されている層番号を参照すると、L1、L3、L10 およびL12の層チェックボックスがオンになっており、これらの層のインピーダンス計算が有効になっています。
5. Profile領域で有効になっているレイヤーをクリックすると、選択した信号層のインピーダンス計算に使用されているレイヤーを除き、レイヤースタック内のすべてのレイヤーが薄く表示されます（上図参照）。そのレイヤーの参照層は、Impedance Profile 領域のTop Ref 列とBottom Ref 列で編集します。参照層のレイヤーType には、PlaneまたはSignalを指定できます。たとえば上図では、スタックアップ内のレイヤーL10でインピーダンス計算が有効になっており、Top Refは9-L9（Planeレイヤー）に、Bottom Refは11-L11（Signal レイヤー）に設定されています。信号層を参照プレーンとして使用する場合、ソフトウェアは、その層に電源ネットまたはグラウンドネットに接続された連続した銅箔プレーンが存在すると仮定します。
6. このインピーダンスで配線する他の各レイヤーについても、Impedance Profileチェックボックスを有効にして参照プレーンを設定します。上図にカーソルを合わせると、レイヤーL3のS50インピーダンスプロファイルが表示されます。
7. 計算された配線幅が製造を依頼できない値になった場合は、幅とギャップの設定を調整できます。

幅とギャップの設定の調整

ソフトウェアは、目標インピーダンスと許容差から配線幅を計算します。計算された配線幅が、たとえば0.0683mmのように、製造を依頼できない値になることは珍しくありません。利用可能な材料の厚さや、配線幅で実現可能な精度については、基板メーカーに確認してください。そのうえで、希望する値を出発点として、寸法を製造可能な値に調整したときに、計算されるインピーダンス値にどのような影響があるかを確認していきます。

こうした設定の検証と調整を支援するため、インピーダンス計算機は順方向と逆方向の計算に対応しています。デフォルトは順方向モードです（インピーダンスを入力すると、ソフトウェアが幅を計算します）。  アイコンは、計算対象の変数を示します。

  目標インピーダンスが50Ωの場合、順方向計算による幅（W1）は94.6µmになります。右の画像は、幅（W1）を95µmに設定した場合の逆方向計算を示しています。

選択したレイヤーで計算を逆方向に切り替え、さまざまな配線幅を検討するには、新しいWidth (W1)値を入力し、キーボードのEnterキーを押します。その幅への変更による影響が反映されるように、計算値が更新されます。  ボタンをクリックすると、計算機が順方向計算モードに戻ります。Width (W2)に新しい値を入力すると、Etchの値が変わります。

差動ペア伝送線路の結果を検討するには、対応する ボタンをクリックして、Trace WidthまたはTrace Gapのいずれかを計算対象の変数として指定します。もう一方の変数を編集してTarget Impedanceを変更するか、Target Impedanceを変更して、もう一方の変数への影響を確認します。

エッチファクター

PCBの信号配線は、不要な銅箔をエッチングで除去することで形成されます。エッチング液は表面から銅箔を除去し始めるため、表面の銅箔ほどエッチング液に長く接触します。その結果、下図のように、完成した配線の側面には傾斜が生じ、配線の断面積が減少します。

エッチングによって失われる配線端部の銅箔の面積（両端の合計） = X * Y

この傾斜の度合いをエッチファクターと呼び、次のように定義します。

Etch Factor = Y/X

Y = Xの場合、Etch Factor = 1

Propertiesパネルに表示されている画像を参照してください。

?にカーソルを合わせると、数式が表示されます。

エッチファクターの標準的な定義では、 trace thickness / amount of over-etchingの比率で指定します。これにより、次の式が得られます。

Etch Factor = T/[0.5(W1-W2)]

この方法の欠点は、オーバーエッチングなし（配線の側面が垂直である状態）を指定するには、エッチファクターにinf（無限大）を入力しなければならないことです。エッチング量の指定を簡単にするため、式を逆数にし、0（ゼロ）を入力することでオーバーエッチングがないことを示せるようにしています。

Etch = [0.5(W1-W2)]/T

銅箔の向き

エッチファクターに影響するもう1つの製造上の要素が、銅箔の向きです。PCBの配線は、誘電体基材に積層された連続した銅箔シートから不要な銅箔をエッチングで除去することで形成されます。銅箔の向きは、銅箔がその基材からどちらの方向に突き出しているかを定義します。上側または下側のどちらから銅箔をエッチングするかを示す方向と考えることもできます。

  Trace Invertedチェックボックスをクリックすると、Copper OrientationがAboveとBelowの間で切り替わります。

導体の表面粗さ

プリント基板の各銅箔層の表面には、ある程度の粗さがあります。PCBの製造時には、銅箔層と誘電体層の密着性を高めるため、銅箔層の表面を粗化する処理が行われます。この表面粗さは、スイッチング速度が10 GB/sを超えると、導体インピーダンスに大きく影響するようになります。業界の専門家は、広範な研究と解析を通じて、Surface RoughnessとRoughness Factorの値から導出される粗さ補正係数を使って表面粗さをモデル化できると結論付けています。

Roughnessの設定は、Properties パネルのLayer Stack Manager モードで利用できます。これらのパラメーターは導体層にのみ使用されます。

表面粗さは、特性インピーダンスの計算に含まれます。

粗さ：

• Model Type - 表面粗さの影響を計算するための推奨モデルです（各種モデルの詳細については、以下の記事を参照してください）。サブスタック内のすべての銅箔層に適用されます。

• Surface Roughness - 表面粗さの値です（基板メーカーから入手できます）。0～10µmの値を入力します。デフォルトは0.1µmです。

• Roughness Factor - 粗さの影響によって予想される導体損失の最大増加率を表します。1～100の値を入力します。デフォルトは2です。

参考資料

• 相互接続における信号損失と分散に対する導体粗さの影響を解析するための実践的手法: Y. Shlepnev、C. Nwachukwu、DesignCon2012。
• 相互接続導体の表面粗さモデリングへの統一的アプローチ: Y. Shlepnev、2017 IEEE 第26回電子パッケージングおよびシステムの電気的性能に関する会議（EPEPS2017）

コプレーナ伝送線路構造のサポート

Layer Stack Managerのインピーダンス計算機は、シングルおよび差動コプレーナ構造をサポートしています。新しいインピーダンスプロファイルを作成し、インピーダンスプロファイルのTypeドロップダウンリストからSingle-CoplanarまたはDifferential-Coplanarを選択します。

コプレーナ構造の使用:

• 標準的なシングルおよび差動インピーダンスと同様に、各変数の値は、ユーザーが定義したTarget ImpedanceとTarget Tolerance および基板層の物理特性に基づいて自動的に計算されます。これらの自動計算値は、PropertiesパネルのLayer Stack Managerモードの編集ボックスに新しい値を入力することで調整できます。
• コプレーナ構造で配線する信号ネットを指定するには、配線幅（または差動ペア配線）デザインルールを設定し、Use Impedance Profileオプションを有効にして、必要なコプレーナインピーダンスプロファイルを選択します。
• コプレーナ構造には、信号配線の両側にリファレンスプレーンが必要です。これは、ポリゴンを配置するか、スティッチングビアを追加する場合はAdd Shielding to Netコマンドを使用して作成できます（詳細は後述）。ポリゴンを配置する場合、ポリゴンと信号配線の間隔は、Simbeorインピーダンス計算機で求められたClearance (S)の値によって定義されます（上図および下図のPropertiesパネルに表示）。リファレンスポリゴンと信号配線の間のクリアランスを制御するには、クリアランスデザインルールを設定します（画像を表示）。
• コプレーナ構造を接地する場合、信号トレースの両側に沿ってビアフェンスを設けるのが一般的です。これには、PCBエディターのTools » Via Stitching/Shielding » Add Shielding to Netコマンドを使用します。このコマンドでは、ビアの配置に加え、Add shielding copperオプションを有効にすることで、下の右図のように、ビアフェンスを覆うポリゴンを信号配線の周囲に配置することもできます。
  ► ビアシールドの詳細

  インピーダンス計算機で信号特性とクリアランスを求めます（最初の画像）。そのクリアランスをビアシールドの距離設定に使用してください。

層の材料の選択

インピーダンス制御設計では、層構成に使用する材料の選択が非常に重要です。

たとえば、PCBの製造に最も一般的に使用される材料は、ガラス繊維（グラスファイバー）で強化したエポキシ樹脂の両面に銅箔を接着したものです。ガラス繊維織布の織り密度は、比誘電率Dkと誘電正接Dfの値およびその均一性に影響します。ガラス繊維織布の周囲は樹脂で満たされており、樹脂の含有率も材料の性能を左右する重要な要素です。

ガラス繊維の織り方には、さまざまな種類があります。PCB製造に使用するガラス繊維系材料の予測可能性と性能を確保するため、IPCでは織り方に関する規格を定めています。

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

材料ライブラリ

設計者は、Layer Stack Managerで材料特性を直接編集することも、Altium Material Libraryから材料を選択することもできます。

ライブラリ全体は、Altium材料ライブラリダイアログ（Tools » Material Library）で表示でき、材料を追加することもできます。

材料は用途別のカテゴリに整理されており、ダイアログ左側のツリー構造からアクセスできます。その下の階層では、各用途カテゴリが機能別のカテゴリに分かれています。たとえば、PCB layer materialカテゴリには Conductive layer material、Dielectric layer material,、Surface Layer Material iなどがあります。

材料の追加、保存、読み込み

ツリーで特定の材料カテゴリを選択すると、ライブラリに新しい材料を追加できます。外部の材料ライブラリで定義された材料は読み込み可能です（Loadボタン）。また、Altium Material Libraryダイアログで追加したユーザー定義の材料は、ユーザーライブラリに保存できます（Saveボタン）。保存されるのはユーザー定義の材料のみです。

材料へのカスタムプロパティの追加

ライブラリに登録されている材料（デフォルトおよびユーザー定義の材料）には、カスタムプロパティを追加できます。カスタムプロパティを追加するには、まず左側のツリーで適切なノードを選択して追加先の材料を指定し、  ボタンをクリックしてMaterial Library Settingsダイアログを開きます。

その後、Altium Material Libraryダイアログで選択した材料に必要な値を追加できます。行を選択し、Editボタンをクリックしてください。

プロパティパネル

レイヤースタックドキュメントの Impedance タブがアクティブな場合、 Properties パネルでインピーダンスプロファイルの要件を設定できます。その後、配線幅または差動ペア配線のデザインルールで、必要なインピーダンスプロファイルを選択できます。

• Impedance Profile
  • Description – わかりやすい説明を入力します。このフィールドは任意で、インピーダンスプロファイル名が表示されるすべての場所に表示されます。
  • Type – ドロップダウンからインピーダンスの種類を選択します。選択肢は Single、Differential、Single-Coplanar、Differential-Coplanarです。

• Target Impedance – 目標とするインピーダンスを入力します。
• Target Tolerance – 達成したい公差を入力します。製造業者に相談し、対応可能な現実的な公差値を確認してください。
• Transmission Line
  • Trace inverted – このオプションを有効にすると、Propertiesパネルに示すように配線の断面が反転します。このオプションは、Stackupタブがアクティブなときに表示されるCopper Orientationオプションと同じで、銅箔をコアに積層する方向を定義します。銅箔の向きは、基材から銅箔が突出する方向を定義します。また、銅箔を上側または下側のどちらからエッチングするかを示す方向と考えることもできます。
  • Etch – エッチング係数は= T/[(W1-W2)/2]であり、配線の総断面積を銅箔の厚さの2乗分だけ減少させます。製造プロセスによって生じるEtchについては、基板製造業者にお問い合わせください。

• Width (W1) / (W2) – W1は配線時の配線幅、W2はEtch係数を適用してエッチングした後の配線上面の幅です。配線幅には順計算／逆計算機能があります。デフォルトでは、入力したTarget Impedanceに基づいて幅が計算されます（順計算）。その幅は5.978など、製造業者が対応できない値になる場合があり、製造業者は6.0など、より実用的な値を求めます。Widthフィールドに6.0を入力し、キーボードのEnterを押すと、計算値（Impedance、Deviationなど）を再計算できます。ボタンがグレー表示（無効）になり、逆計算モードに切り替わります。このボタンをクリックして有効にすると、再び順計算モードになり、Width (W1)は計算された値に戻ります。この機能により、実際に製造可能な配線幅を検討できます。W2の値を手動で入力すると、それに合わせてエッチング係数が更新されます。
• Impedance – ソフトウェアは、基板を構成する材料（銅、コア、プリプレグ）の特性と、配線の断面積（配線の幅、厚さ、エッチング係数によって決まります）に基づいてインピーダンスを計算します。
• Deviation – これは、求める値（目標インピーダンス）と得られる値（計算されたインピーダンス）の差を示す指標です。ソフトウェアは、基板を構成する材料（銅、コア、プリプレグ）の特性と、配線の断面積（配線の幅、厚さ、エッチング係数によって決まります）に基づいて、インピーダンスの偏差（入力した材料と寸法から実際に得られる値のずれ）を計算します。
• Delay – これは、信号が送信側から受信側まで伝わるのにかかる時間です。
• Inductance – インピーダンス計算機は、Impedanceの値を使用して単位長さあたりのインダクタンスを計算します。
• Capacitance – インピーダンス計算機は、Impedanceの値を使用して単位長さあたりの静電容量を計算します。

• Board
  • Stack Symmetry – 有効にすると、中央の誘電体層を中心に、対応する層がペアで追加されます。有効にした時点で、中央の誘電体層に対してレイヤースタックが対称になっているかどうかがチェックされます。基準となる中央の誘電体層から等距離にある層のペアが同一でない場合は、スタックが対称ではありませんダイアログが開きます。
  • Library Compliance – 有効にすると、材料ライブラリから選択した各層について、現在の層のプロパティが、ライブラリ内の該当する材料定義の値と照合されます。

• Substack – これは、現在選択されているサブスタックの情報（層、誘電体、厚さなど）です。別のサブスタックに切り替えると、現在選択されているサブスタックに合わせて情報が更新されます。

• Stack Name – わかりやすいサブスタック名を入力します。このフィールドは、X/Yスタックアップ領域にレイヤーサブスタックを割り当てる際に役立ちます。
• Is Flex – サブスタックがフレックスの場合に有効にします。
• Layers – 層の総数です。
• Dielectrics – 誘電体層の総数です。
• Conductive Thickness – 導電層の厚さです。銅の信号層を導電層と呼びます。
• Dielectric Thickness – 誘電体層の厚さです。
• Total Thickness – 基板の総厚です。

• Other
• Roughness – 導電層の粗さを表示します。
  • Model Type – 表面粗さの影響を計算するための推奨モデルです（各種モデルの詳細については、以下の記事を参照してください）。スタック内のすべての銅層に適用されます（サブスタックとすべきでしょうか？）。
  • Surface Roughness – 表面粗さの値です（製造業者から入手できます）。0～10µmの値を入力します。デフォルトは0.1µmです。
  • Roughness Factor – 粗さの影響によって生じる導体損失の最大増加率の予測値を表します。1～100の値を入力します。デフォルトは2です。

デザインルールの設定

配線のインピーダンスは、配線の幅と高さ、および周囲の誘電体材料の特性によって決まります。各インピーダンスプロファイルを作成すると、Layer Stack Managerで定義された材料特性に基づいて、必要な配線幅が計算されます。材料特性によっては、配線層が変わると幅も変わる場合があります。配線層の変更に伴うこの幅の変更要件は、PCBルールと制約エディター（Design » Rules）で設定された、該当する配線デザインルールによって自動的に管理されます。

ほとんどの基板設計では、特定のネット群をインピーダンス制御配線の対象とします。一般的には、以下の画像に示すように、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、そのクラスを対象とする配線ルールを作成します。

通常は、Min、Max、Preferred Widthsを手動で定義します。上部の制約設定で定義してすべての層に適用するか、レイヤーグリッドで層ごとに定義します。インピーダンス制御配線では、代わりにUse Impedance Profileオプションを有効にして、ドロップダウンから必要なインピーダンスプロファイルを選択します。これを行うと、ルールのConstraints領域が変わります。まず、使用可能な層の領域に、基板上のすべての信号層が表示されなくなります。代わりに、選択したインピーダンスプロファイルで有効になっている層だけが表示されます。Preferred Widthの値（および差動ペアのギャップ）は、各層について計算された幅（およびギャップ）を反映するように更新されます。これらの推奨値は編集できませんが、Min とMax の値は編集できます。これらには、適切な小さい値／大きい値を設定してください。その後、通常どおりネットをインタラクティブ配線できます。

配線幅デザインルール

シングルエンドネットの配線幅は、配線幅デザインルールで定義します。

インピーダンスプロファイルを使用する場合、使用可能なレイヤーと推奨幅は、選択したプロファイルによって決まります。

差動ペア配線デザインルール

差動ペアの配線は、差動ペア配線デザインルールで制御します。

差動ペアで使用可能なレイヤー、推奨幅、推奨ギャップは、選択したプロファイルによって決まります。

► 詳細：差動ペア配線

リターンパスデザインルール

リターンパスの途切れや狭窄部は、リターンパスデザインルールで検出できます。リターンパスデザインルールは、ルールの対象となる信号の上または下にある指定されたリファレンスレイヤー上で、信号のリターンパスが連続しているかをチェックします。リターンパスは、リファレンスとなる信号レイヤーまたはプレーンレイヤーに配置したフィル、リージョン、ポリゴンポアで形成できます。

リターンパスのレイヤーは、Impedance Profileで定義されたリファレンスレイヤーです。これは、Return Pathデザインルールで選択します。これらのレイヤーをチェックし、信号経路に沿って指定されたMinimum Gap（信号の端から外側への幅）が確保されていることを確認します。Return PathデザインルールをHigh Speedルールカテゴリに新規追加します。

リターンパスのレイヤーは選択したImpedance Profileで定義し、パスの幅（信号の端から外側への幅）はMinimum Gapで定義します。

下の画像は、信号NetXに対して検出されたリターンパスエラーを示しています。Minimum Gapの設定値は0.1mmです。リターンパスエラーを見つけやすくするには、DRC Violation Display Styleを設定し、違反の詳細を表示して違反のオーバーレイを非表示にします（画像を表示）。この設定は、Preferencesダイアログで行います。これにより、違反しているオブジェクト全体ではなく、ルール違反が発生した正確な位置がハイライト表示されます。 

► 詳細：Altium Designerでの高速設計

必要なインピーダンスでのネット配線

基板の配線中にレイヤーを切り替えると、指定したインピーダンスを実現するために必要な幅へ、ソフトウェアがトラック幅を自動的に調整します。このインタラクティブなインピーダンス制御配線により、インピーダンス制御PCBの設計作業が大幅に簡素化されます。

配線の長さ調整

高速設計の配線における主な課題の2つは、配線のインピーダンスを制御することと、重要なネットの長さを一致させることです。インピーダンス制御配線により、出力ピンから送出された信号が、接続先の入力ピンで正しく受信されるようになります。配線長を一致させることで、タイミングが重要な信号が接続先のピンに同時に到達するようになります。配線長の調整と整合は、差動ペア配線にも欠かせない要素です。

差動ペアの長さを一致させるため、配線にアコーディオンパターンを追加しています。

Interactive Length TuningコマンドとInteractive Diff Pair Length Tuningコマンド（Routeメニュー）を使用すると、設計内の空きスペース、ルール、障害物に応じて振幅を変えられる波形パターン（アコーディオン）を挿入し、ネットや差動ペアの長さを動的に最適化および制御できます。

► 詳細：長さ調整

配線済み基板のシグナルインテグリティの検証

回路設計時に想定の配線長と配線インピーダンスを使用してネットを検証したのと同様に、配線完了後も基板上でこの検証を再度行い、インピーダンス不整合や反射の問題がないかを確認する必要があります。PCBエディターのSignal IntegrityコマンドをToolsメニューから実行します。PCBはプロジェクトの一部であるため、Layer Stack Managerで定義された材料特性と寸法、および基板上の実際の配線幅を使用して、シグナルインテグリティ検証に用いるインピーダンスが計算されます。

指定されたインピーダンスの実現

適切なインピーダンスを実現するために寸法調整を繰り返すことに加え、製造後のPCBで得られる最終的なインピーダンスには、ほかにも影響する要因があります。これには、PCBに使用する誘電体材料の均一性と安定性、エッチング工程の均一性と品質が含まれます。インピーダンス制御PCBが必要な場合は、PCBメーカーに相談してください。希望するスタックアップを提示すれば、トラック形状について助言してくれるメーカーもあります。また、多くのメーカーは、製造する各パネルにインピーダンステストクーポンを追加できます。これを使用して、基板で実際に得られたインピーダンスを測定できます。

参考資料とリソース

この記事では、シグナルインテグリティとインピーダンス制御PCB設計の概要を紹介しました。以下のリンクから、さらに詳しい情報や、業界で広く認められた専門家が作成したリソースにアクセスできます。

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed