制御インピーダンスを持つPCB上でのインタラクティブ配線

デバイスのスイッチング速度が向上するにつれ、制御インピーダンス配線はデジタル設計者にとって注目のテーマになっています。このページでは、Signal Integrity 解析エンジンを使用してコンポーネントのインピーダンスを整合させる方法と、PCBエディタにおける制御インピーダンス配線機能の使い方を紹介します。

工学の世界には「デジタル設計に携わる電子回路エンジニアには2種類しかいない。すでにシグナルインテグリティ問題を経験した者と、これから経験する者だ」という言い回しがあります。少し前までは、シグナルインテグリティという言葉は専門家のものとされ、高速設計でのみ対処すれば十分でした。しかし、かつて高速設計で“特別”だったデバイスのスイッチング速度は、もはや特別ではなく、急速に標準になりつつあります。集積回路技術の進歩でトランジスタが微細化されるほど、スイッチング可能な速度は上がります。そして、このスイッチング速度こそがデジタル信号のインテグリティに影響します。

幸い、多くの潜在的なシグナルインテグリティ問題は、良い設計原則に従い、設計を制御インピーダンス基板として実装することで回避できます。これを実現するには、特定の設計ツール機能が必要です。リンギングや反射の問題が起こり得るネットを検出する解析ツールと、正しい配線インピーダンスを実現できる基板設計ツールが求められます。Altium Designer のPCBエディタにはこれらの機能があります。

このページは、シグナルインテグリティ問題の原因と、あなたの基板がそれらの影響を受けやすいかどうかを理解する助けになります。また、潜在的なSI問題を最小化するために採るべき2つの設計アプローチ――コンポーネントのインピーダンス整合と、制御インピーダンス配線――についても説明します。

配線が回路の一部になるとき

デバイスのスイッチング速度が上がるほど、プリント基板設計者と製造業者に求められる要件も高くなります。信号の立ち上がり（エッジ）の長さが、それを運ぶPCBトレースの長さより短くなると、そのトレースは回路の一部として扱う必要があります。そのトレースにはインピーダンスがあり、これは characteristic impedance (Zo) と呼ばれます。

これら追加の回路要素の影響を管理する最良の方法は、特性インピーダンスが長さ方向で一定になるようにトレース配線を設計することです。この手法は controlled impedance routing と呼ばれます。

トレース配線のインピーダンスは、次の要素で定義されます。

• Cross-sectional area of the trace - エッチング工程で形成されるトレース端面の傾斜に加え、幅、高さ（銅厚）から決まります。
• Distance from the trace to the reference plane(s) - 信号エネルギーのリターンパスは信号の経路と同じくらい重要です。このリターンパスは、隣接する参照プレーン（複数可）上で信号経路に沿って流れます。
• Properties of the surrounding materials - 信号のエネルギーはトレースの銅の中だけに閉じ込められているわけではありません。表皮効果により、トレース周囲の誘電体材料中も伝搬します。誘電体材料の誘電率は、その誘電体がエネルギーの流れにどの程度影響するかを示します。

   
Simbeor インピーダンス計算機は、指定インピーダンスを達成するために必要な幅（複数可）を算出します。

制御インピーダンス配線は必要か？

制御インピーダンス配線に手間をかける必要があるのか、という疑問があるでしょう。

理想的には、コンポーネントの出力ピンから出たエネルギーはすべてPCB上の接続トラックに結合し、PCB配線を通って反対側の負荷入力ピンへ流れ、そこで負荷に吸収されます。もしエネルギーがすべて負荷に吸収されない場合、残ったエネルギーはPCB配線へ反射して戻り、ソースの出力ピンへ向かって流れます。この反射エネルギーは元の信号と相互作用し（エネルギーの極性に応じて）加算・減算され、リンギングを引き起こします。リンギングが十分大きいと信号のインテグリティに影響し、予測不能で誤った回路動作につながります。

では、それが起こり得るかどうかはどう判断すればよいのでしょうか。ソースピンがエッジ遷移を完了する前に信号が負荷ピンへ到達してしまう場合、反射エネルギーの影響を受ける条件が成立します。SI問題が起こりやすいかを判断するためによく使われる経験則に「立ち上がり時間の1/3」ルールがあります。このルールは、トレース長が立ち上がり時間の1/3を超えると反射（リンギング）が起こり得る、というものです。ソースピンの立ち上がり時間が1 nSecの場合、0.33 nSec（FR4で約2インチ）を超える配線は伝送線路として扱う必要があり、シグナルインテグリティ問題の候補になります。デバイスがこの種の立ち上がり時間を持ち、かつこの程度の長さの配線があると分かっているなら、PCB上でシグナルインテグリティ問題が発生する可能性があります。

インピーダンスをどう制御するか？

ソースと負荷の間でエネルギーが反射して行き来する状況をどう回避するのでしょうか。インピーダンスを整合させることで回避できます。インピーダンス整合により、すべてのエネルギーがソースから配線へ結合し、さらに配線から負荷へ結合します。インピーダンスを考慮して基板を配線することを制御インピーダンス配線と呼び、別の言い方をすると、インピーダンスが管理された基板は制御インピーダンスPCBと呼ばれます。

インピーダンス整合を達成するには、明確に2つの要素があります。1つ目はコンポーネントの整合、2つ目は必要なインピーダンスになるように基板を配線することです。

コンポーネントのインピーダンス整合

配線だけでは制御インピーダンスPCBは実現できません。まず、コンポーネントのインピーダンスを確認し、必要に応じて整合させる必要があります。

理想的には、設計キャプチャ段階でシグナルインテグリティ問題の可能性があるネットを検出し、基板設計プロセスが始まる前に追加の終端部品を組み込めるようにしたいところです。出力ピンは低インピーダンスで入力ピンは高インピーダンスであるため、インピーダンス整合を達成するには終端部品を設計に追加する必要がある可能性が高いです。

回路図キャプチャ段階で設計に対してシグナルインテグリティ解析を実行できます。Tools » Signal Integrity コマンドを実行すると、Errors or Warnings ダイアログが表示され、すべてのコンポーネントにシグナルインテグリティモデルが割り当てられていないことが示される場合があります。Signal Integrity 解析エンジンは、コンポーネントのデジグネータに基づいてデフォルトモデルを自動選択します。デフォルトを使用するには Continue をクリックし、モデルを確認・変更するには Model Assignments をクリックします。Signal Integrity Model Assignments ダイアログは、Signal Integrity パネルの Model Assignments ボタンからいつでも開けます。

設計の解析

Tools » Signal Integrity コマンドを実行すると設計が解析され、潜在的に問題のあるネットが下図のように Signal Integrity パネルで特定されます。

設計キャプチャ中に、潜在的なシグナルインテグリティ問題をテストします。

パネルから、選択したネット（複数可）に対して反射解析を実行できます。左側には設計内のすべてのネットの解析結果が表示されます。ネットを選択して ボタンをクリック（またはネット名をダブルクリック）すると、そのネットがパネル右側の Net フィールドへ転送され、次のような詳細解析を実行できます。

• そのネット内のピンを確認します。シングルクリックで回路図上の該当ピンへクロスプローブでき、ダブルクリックでそのピンに割り当てられたモデルの確認・設定ができます。
• そのネットに対して、1つ以上の理論終端オプションを有効化します。
• ネットに対して反射解析を実行し、ネット内の各ピンでの挙動を示す波形セットを生成します。

このパネルでは、可能性のある終端構成と値を試すことができます。上の画像に示した Signal Integrity パネルの Termination 領域では、Serial Res オプションが有効になっている点に注意してください。パネル下部のセクションには直列終端抵抗が表示されています。ここで、反射解析に使用する理論上の直列終端抵抗値の最小・最大を定義します（Suggest チェックボックスを無効にすると、独自の値を入力できます）。

結果の確認

Reflection Waveforms ボタンをクリックすると、そのネットに対して高精度の反射解析が実行され、結果が新しい波形ウィンドウ（*.SDF）に表示されます。

波形ウィンドウには次が含まれます。

• 解析対象の各ネットごとのチャート。ウィンドウ下部のタブをクリックしてチャートを切り替えます。
• 各チャートには、そのネット内の各ピンごとのプロットが含まれ、当該ピンでの信号の挙動が表示されます。

以下の画像は、前のパネル画像で選択したネットの入力ピンにおける結果を示す2つのグラフです。1つ目のグラフは終端なしのネットにおける入力ピンであり、2つ目のグラフは6回のスイープを示しています。内訳は、元の未終端ネットのスイープが1回、そしてソースピンに理論上の直列終端抵抗を含めたスイープが5回です。

反射解析は5回実行されました（Sweep Steps オプション値 = 5）。理論上の終端抵抗は Min = 20 Ω から Max = 60 Ω まで段階的に変化します。5回のパス（最初のパスは20Ω、最後のパスは60Ω）はグラフ右側に一覧表示されます。各ラベルをクリックすると該当結果がハイライトされ、右下に理論上の終端抵抗値が表示されます。このネットでは、直列終端抵抗を40Ωにすると、右側の画像で選択されているグラフになります。

左のグラフは信号品質（SI）上の問題が生じる可能性があるネットの反射解析を示し、右のグラフは同じネットに理論上およそ40Ωの直列終端抵抗を追加したものです。

配線インピーダンスを決定する要因は何ですか？

制御インピーダンスPCBを実現する2つ目の要素は、トラックが定義されたインピーダンスを持つように基板を配線することです。信号配線のインピーダンスに影響する要因は多数あり、配線寸法やPCB製造に使用される材料特性などが含まれます。

PCBエディタには、Simberian の Simbeor® 電磁界 Signal Integrity エンジンが搭載されています。Simbeorのモデル精度は、3Dフルウェーブ解析の高度なアルゴリズム、ベンチマーク、実験検証によって妥当性確認されています。Simbeorエンジンは、現代的な基板構造と材料をすべてサポートします。

Simbeor バージョン

Simbeor SFS

インピーダンスは、準静的フィールドソルバである Simbeor SFS によって計算されます。Simbeor SFS は、モーメント法に基づく高度な準静的2Dフィールドソルバで、収束性、比較、測定によって検証されています。このソルバは誘電体および導体の境界をメッシュ化し、対応する方程式を解くことで、テレグラフ方程式のための周波数依存RLGC行列を構築します。

Simbeor SFS はフルウェーブソルバではありません。PCBインターコネクト内を伝搬する波は準TEM的であるため、インピーダンス、遅延、減衰の評価にフルウェーブ解析は不要です。この種の波は、準静的2Dフィールドソルバで抽出したRLGCパラメータにより高精度にシミュレーションできます。

Simbeor SFS ソルバの独自の特性として、導体粗さモデルをサポートしている点があります。なお、多層導体モデル（めっき）はサポートしておらず、粗さはすべての導体で共通です。このソルバが準静的であるのは、マイクロストリップ線路で生じる高周波分散（高周波では、より高い誘電率を持つ誘電体側に電界がより集中する現象）を解に含めないためです。

► Simberian electromagnetic signal integrity technology

について詳しく見る

サポートされるPCB構造

以下のPCB構造についてインピーダンスを計算できます。

• マイクロストリップ
• 対称ストリップライン
• 非対称ストリップライン
• 単線および差動のコプレーナ構造
• 誘電特性が異なる複数の隣接誘電体層

制御インピーダンス配線のためのPCB設定

制御インピーダンス配線とは、所定のインピーダンスを実現するために、配線寸法と基板材料の特性を設定することです。これはPCBエディタの Layer Stack Manager で行います。Layer Stack Manager, を開くには、メインメニューから Design » Layer Stack Manager を選択します。Layer Stack Manager は、回路図シート、PCB、その他のドキュメントタイプと同様に、ドキュメントエディタで開きます。

特定のインピーダンスを実現するために必要なトレース幅は、Layer Stack Manager の Impedance タブで設定するインピーダンスプロファイルの一部として計算されます。

以下に基づきます。

• Impedance タブで設定する Target Impedance、Target Tolerance、Roughness の値、および
• Stackup タブで定義する材料設定（以下を含む）:
  • 信号層の厚み、
  • 周囲の誘電体層の厚み（基準面までの距離）、および 
  • 誘電体材料の特性（比誘電率 Dk と損失係数 Df）。

これらが正しく設定されると、インピーダンス計算機は以下を算出するのに十分な情報を得られます。

• トレース幅
• 計算インピーダンス（Z）
• コモンモードインピーダンス（Zcomm）
• インピーダンス偏差（Z Deviation）
• 伝搬遅延（Tp）
• 単位長あたりのインダクタンス（p.u.l.）
• 単位長あたりのキャパシタンス（p.u.l.）

計算値は、Layer Stack Manager で Impedance タブを選択したときに、Properties パネル の Transmission Line セクションに表示されます（以下参照）。

トップ層で配線される単一ネット向けに定義された 50Ω のインピーダンスプロファイル。画像にカーソルを合わせると、L3層向けの同一プロファイルの設定が表示されます（画像提供: FEDEVEL Open Source、www.fedevel.com）。

レイヤースタックアップの設定

Main page: レイヤースタックの定義

銅箔層および誘電体の製造レイヤーは、Layer Stack Manager の Stackup タブで設定します。

• このタブでレイヤーの追加、削除、設定を行います。リジッドフレックス設計の場合も、このタブでレイヤーの有効化/無効化を行います。
• 現在選択されているレイヤーのプロパティは、グリッド上で直接編集するか、Properties パネルで編集できます。デザインスペース下部の ボタンをクリックしてパネルを有効にします。
• レイヤーグリッド上で右クリックするか、Edit » Add Layer コマンドを使用してレイヤーを追加します。銅箔レイヤーを追加すると、隣接する既存レイヤーも銅箔レイヤーである場合、誘電体レイヤーも追加されます。
• Properties パネルの Board セクションで Stack Symmetry オプションが有効な場合、レイヤーは中央の誘電体レイヤーを中心に、対応するペアとして追加されます。
• レイヤーの Material は、選択した Material セルに直接入力するか、Select Material ダイアログで選択できます。省略記号ボタン（）をクリックして開きます。
• 銅箔レイヤーに表面処理を追加できます。Add Layer サブメニューを使用して、現在選択されている銅箔レイヤーに Surface Finish レイヤーを追加し、新しい表面処理レイヤーの省略記号ボタンをクリックして処理タイプを選択します。
• 選択したレイヤーは、右クリックまたは Edit メニューを使用して、同種レイヤー内で上下に移動できます。
• Properties パネルの Board 領域には、Stack Symmetry および Library Compliance を強制するためのオプションがあります。詳細は後述します。
• Properties パネルの Board 領域には、現在選択されているスタック（またはマルチスタックのリジッド/フレックス設計におけるサブスタック）の概要が表示されます。

レイヤースタックに関する考慮事項

インピーダンス制御の基本要件は、各信号パスの下に信号リターンパスを設けることです。Simbeor SI エンジンは、プレーンレイヤーと、ポリゴンで覆われた信号レイヤーの両方をサポートします。これらのリターンパスレイヤーは、基板スタックアップ全体に分散させる必要があります。理想的には、制御インピーダンス配線を担う各信号層に少なくとも1つのリターンパスレイヤーが隣接するように配置します。隣接するリターンパスレイヤーは信号のリターンパスを提供し、ここでは説明しない理由により、そのプレーンが分配しているDC電圧に関係なくリターンパスとして機能します。

プレーンを流れるリターン電流は、信号層上の配線と同じ物理経路をたどろうとするため、重要な信号配線の下にあるリターンパスレイヤーに、分割や切り欠きなどの不連続を導入しないことが重要です。

信号層とプレーン層の適切な順序を選ぶだけでなく、各層の材料特性も定義する必要があります。具体的には以下を含みます。

• 銅箔厚
• 誘電体厚
• 比誘電率

これらの値と配線幅はすべて最終的なインピーダンスに寄与します。必要なインピーダンスを達成するには、これらすべての値を調整していく作業になります。また、使用可能な銅箔厚や誘電体厚は、PCB製造業者が提供できる材料によって制限される場合があることも覚えておいてください。

► 可能なレイヤースタックアップ

について詳しく見る

インピーダンスプロファイルの定義

Simbeorエンジンは、PCBエディタのLayer Stack Manager（Design » Layer Stack Manager）に組み込まれています。制御インピーダンス配線用にレイヤースタックを設定するには、Layer Stack Manager's Impedanceタブに切り替え、インピーダンスプロファイルを追加して設定します。

トップレイヤーで配線される個別ネットに対して定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、レイヤーL3に対する同一プロファイルの設定が表示されます。

インピーダンスプロファイルの作成と設定に関する注意事項：

1. Layer Stack Managerで、上図のようにImpedanceタブに切り替えます。
2. ボタン（すでにプロファイルが定義されている場合は ボタン）をクリックして、新しいプロファイルを追加します。
3. Propertiesパネルで、必要なインピーダンスType、Target Impedance、Target Toleranceを定義します。Descriptionは任意で、インピーダンスプロファイル名が表示される箇所に表示されます。
4. レイヤーのグリッドは2つの領域に分かれています。左側にスタックアップ内のレイヤーが表示され、右側のインピーダンスプロファイル領域には、スタックアップ内の各信号レイヤーに対応するレイヤーが表示されます。プロファイル領域のレイヤーチェックボックスを使用して、そのレイヤーのインピーダンス計算を有効にします。上の画像を例に、左端の列に表示されているレイヤー番号を参照すると、レイヤーL1、L3、L10、L12はレイヤーチェックボックスがオンになっており、インピーダンス計算が有効になっています。
5. プロファイル領域で有効化されたレイヤーをクリックすると、選択した信号レイヤーのインピーダンス計算に使用されるレイヤー以外はすべてフェード表示になります（上図参照）。そのレイヤーの参照レイヤーは、Impedance Profile 領域のTop Ref 列およびBottom Ref 列で編集します。参照レイヤーは、TypeがPlaneまたはSignalのいずれであっても構いません。たとえば上図では、スタックアップ内のレイヤーL10がインピーダンス計算用に有効化されており、Top Refは9-L9に設定されています（これはPlaneレイヤー）。また、Bottom Refは11-L11に設定されています（これはSignalレイヤー）。ソフトウェアは、信号レイヤーが参照プレーンとして使用される場合、そのレイヤーには電源またはGNDネットに接続された連続した銅プレーンが含まれているものと仮定します。
6. 同じインピーダンスで配線を行う他の各レイヤーについてもImpedance Profileチェックボックスを有効にし、参照プレーンを設定します。上の画像にカーソルを合わせると、レイヤーL3のS50インピーダンスプロファイルが表示されます。
7. 計算された配線トレース幅が発注できない値の場合、幅とギャップの設定を調整（チューニング）できます。

幅とギャップ設定のチューニング

ソフトウェアは、目標インピーダンスと許容差からトレース幅を計算します。計算されたトレース幅が、たとえば0.0683mmのように発注できない値になることは珍しくありません。基板製造業者は、利用可能な材料厚みと、トレース幅に対して達成可能な精度を提示します。そこで、希望値から開始し、寸法を入手可能な値に調整したときに計算インピーダンス値へ与える影響をテストする、というプロセスになります。

このテストとチューニングのプロセスを支援するため、インピーダンス計算機は順方向および逆方向のインピーダンス計算をサポートしています。デフォルトは順方向（インピーダンスを入力すると、ソフトウェアが幅を計算）です。 アイコンは、計算される変数を示します。

  目標インピーダンス50Ωでは、順方向計算により幅（W1）は94.6µmになります。右側の画像は、幅（W1）を95µmに設定した場合の逆方向計算を示しています。

逆方向計算に切り替えて、選択レイヤーのさまざまなトレース幅を検討するには、新しいWidth (W1)値を入力してキーボードのEnterを押します。計算値が更新され、その幅に変更した影響が反映されます。 ボタンをクリックすると、計算機は順方向計算モードに戻ります。Width (W2)に新しい値を入力すると、Etchの値が変化します。

差動ペア伝送線路の結果を検討するには、 ボタンをクリックして、計算される変数（Trace WidthまたはTrace Gap）を指定します。もう一方の変数を編集してTarget Impedanceを変更するか、またはTarget Impedanceを変更して、もう一方の変数への影響を確認します。

エッチファクター

PCB上の信号トレースは、不要な銅をエッチングで除去して製造されます。エッチャントは表面から銅を溶解除去し始めるため、この銅はエッチャントと接触している時間が長くなります。その結果、下図のようにトレースの仕上がりエッジが傾斜し、仕上がりトレースの断面積が減少します。

エッチング中に（両エッジで）失われるトレースエッジの銅の面積 = X * Y

傾斜量はエッチファクターと呼ばれ、次のように定義されます：

Etch Factor = Y/X

Y = Xの場合、Etch Factor = 1

Propertiesパネルに示されている画像を参照すると：

?にカーソルを合わせると式が表示されます。

エッチファクターの標準的な定義は、trace thickness / amount of over-etchingの比として指定することです。これにより次の式になります：

Etch Factor = T/[0.5(W1-W2)]

この方法の欠点は、オーバーエッチングなし（つまりトレースエッジが垂直）を指定するには、エッチファクターにinf（無限大）を入力する必要があることです。エッチ量の指定を簡単にするため、式を反転し、0（ゼロ）を入力することでオーバーエッチングなしを示せるようにしています。

Etch = [0.5(W1-W2)]/T

銅の向き

エッチファクターに寄与するもう1つの製造上の要素が、銅の向きです。PCBトレースは、誘電体基材にラミネートされた連続した銅箔から不要な銅をエッチングで除去して形成されます。銅の向きは、その基材から銅がどちら向きに張り出しているかを定義します。別の見方をすると、銅が上側からエッチングされるのか下側からエッチングされるのか、という方向でもあります。

  Trace Invertedチェックボックスをクリックして、銅の向きをAboveからBelowへ切り替えます。

導体表面粗さ

プリント基板の各銅レイヤー表面には、ある程度の粗さがあります。PCB製造では、銅レイヤー表面は銅と誘電体層の密着性を高めるために処理され、粗さが増します。この表面粗さは、10GB/sを超えるスイッチング速度では導体インピーダンスへの寄与が大きくなります。広範な研究と解析により、業界の専門家は、表面粗さはSurface RoughnessおよびRoughness Factorの値から導出される粗さ補正係数でモデル化できると結論づけています。

Roughness設定は、Properties パネルのLayer Stack Manager モードで利用できます。これらのパラメータは導体レイヤーにのみ使用されます。

表面粗さは特性インピーダンスの計算に含まれます。

粗さ：

• Model Type - 表面粗さの影響を計算するための推奨モデル（各種モデルの詳細は下記記事を参照）。サブスタック内のすべての銅レイヤーに適用されます。

• Surface Roughness - 表面粗さの値（製造業者から入手可能）。0～10µmの値を入力します。デフォルトは0.1µmです。

• Roughness Factor - 粗さ効果によって導体損失が最大でどの程度増加し得るかを特徴づけます。1～100の値を入力します。デフォルトは2です。

参考文献

• Practical methodology for analyzing the effect of conductor roughness on signal losses and dispersion in interconnects: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Unified approach to interconnect conductor surface roughness modeling: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

コプレーナ伝送線路構造のサポート

Layer Stack Managerのインピーダンス計算機は、シングルおよび差動のコプレーナ構造をサポートしています。新しいインピーダンスプロファイルを作成し、Impedance Profile TypeドロップダウンリストからSingle-CoplanarまたはDifferential-Coplanarを選択します。

コプレーナ構造の扱い：

• 標準のシングル／差動インピーダンスと同様に、各変数の値は、ユーザー定義のTarget ImpedanceおよびTarget Tolerance と基板レイヤーの物理特性に基づいて自動計算されます。これらの自動計算値は、PropertiesパネルのLayer Stack Managerモードにある編集ボックスへ新しい値を入力することで調整できます。
• コプレーナ構造で配線したい信号ネットを対象にするには、Routing Width（または Differential Pairs Routing）のデザインルールを設定し、Use Impedance Profile オプションを有効にして、必要な Coplanar Impedance Profile を選択します。
• コプレーナ構造では、信号配線の両側に参照プレーンが必要です。これは配置したポリゴンで作成するか、スティッチングビアを追加する場合は Add Shielding to Net コマンド（詳細は後述）で作成できます。ポリゴンを配置する場合、そのポリゴンと信号配線の間隔は、Simbeor インピーダンス計算機で決定される Clearance (S) 値（Properties パネルに表示。上および下の画像参照）で定義されます。参照ポリゴンと信号配線のクリアランスを制御するには、Clearance design rule を設定します（show image）。
• コプレーナ構造をグランドに落とす場合、信号トレースの両側にビアフェンスを設けるのが一般的です。PCB エディタで Tools » Via Stitching/Shielding » Add Shielding to Net コマンドを使用して行います。ビアを配置できるだけでなく、Add shielding copper オプションを有効にすると、右下の画像に示すように、ビアフェンスを覆うために信号配線の周囲へポリゴンを配置することもできます。
  ► Learn more about Via Shielding

  インピーダンス計算機が信号特性とクリアランス（最初の画像）を決定します。そのクリアランスを、ビアシールドの Distance 設定に使用してください。

Selecting the Layer Material

制御インピーダンス設計では、レイヤースタックアップで使用する材料の選定が非常に重要です。

たとえば、PCB 製造で最も一般的な材料は、ガラス繊維（ファイバーグラス）で強化したエポキシ樹脂で、両面に銅箔が貼り合わされています。ガラス繊維布の織りの密度は、誘電率 Dk（比誘電率）および損失正接 Df の値と一貫性に影響します。織布ガラスの周囲には樹脂があり、樹脂の含有率も材料性能において重要です。

利用可能なガラス繊維の織り（weave）には幅広い種類があります。PCB 製造で使用されるガラス繊維ベース材料の予測性と性能を確保するため、IPC には織りに関する規格があります。

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

The Material Library

設計者は、材料特性を Layer Stack Manager で直接編集するか、Altium Material Library から材料を選択できます。

ライブラリ全体は Altium Material Library dialog（Tools » Material Library）で表示（および追加）できます。

材料は使用カテゴリごとに整理され、ダイアログ左側のツリー構造からアクセスします。この階層の下で、各使用カテゴリは機能カテゴリに分割されます。たとえば PCB layer material カテゴリ内の Conductive layer material、Dielectric layer material,、Surface Layer Material i などです。

Adding, Saving and Loading Material

ツリーで特定の材料カテゴリを選択しているときに、新しい材料をライブラリへ追加できます。外部の材料ライブラリで定義された材料は（Load ボタンで）読み込めます。また、Altium Material Library ダイアログで追加したユーザー定義材料は、（Save ボタンで）ユーザーライブラリへ保存することもできます。保存されるのはユーザー定義材料のみです。

Adding Custom Properties to Material

カスタムプロパティは、ライブラリに登録されている材料（デフォルト材料およびユーザー定義材料）に追加できます。カスタムプロパティを追加するには、まず左側ツリーで適切なノードを選択して、追加対象の材料を定義し、次に  ボタンをクリックして Material Library Settings ダイアログを開きます。

その後、Altium Material Library ダイアログで選択した材料に必要な値を追加します。行を選択して Edit ボタンをクリックします。

Properties Panel

Layer Stack ドキュメントの Impedance タブがアクティブなとき、 Properties パネルで Impedance Profile の要件を設定できます。必要な Impedance Profile は、Routing Width または Differential Pairs Routing のデザインルールで選択できます。

• Impedance Profile
  • Description – 意味のある説明を入力します。このフィールドは任意で、Impedance Profile 名が表示される箇所に併せて表示されます。
  • Type – ドロップダウンでインピーダンスタイプを選択します。選択肢は Single、Differential、Single-Coplanar、Differential-Coplanar です。

• Target Impedance – 達成したいインピーダンスを入力します。
• Target Tolerance – 達成したい許容差を入力します。製造業者と相談し、実際に提供可能な現実的な許容差を確認してください。
• Transmission Line
  • Trace inverted – このオプションを有効にすると、Properties パネルで示すようにトレースを反転します。このオプションは、Stackup タブがアクティブなときに表示される Copper Orientation オプションと同じで、コアに銅がラミネートされる方向を定義します。銅の向きは、その基材から銅がどちら側へ張り出すかの方向を定義します。言い換えると、銅が上側または下側のどちらからエッチングされるか、という方向として捉えることもできます。
  • Etch – Etch Factor は = T/[(W1-W2)/2] で、銅厚の二乗分だけトレースの総断面積を減少させます。製造プロセスで作られる Etch については基板製造業者に確認してください。

• Width (W1) / (W2) – W1 は配線するトレース幅、W2 はエッチング後のトレース上面幅で、Etch 係数が適用された値です。トレース幅には順方向／逆方向の計算機能があります。デフォルトでは、入力した Target Impedance に基づいて幅が計算されます（順方向計算）。しかし、その幅が 5.978 のように製造業者が提供できない値になることがあり、6.0 のような妥当な値を求められる場合があります。Width フィールドに 6.0 を入力し、キーボードで Enter を押すと、計算値（Impedance、Deviation など）が再計算されます。 ボタンはグレーになり（無効化され）、逆方向計算モードになります。ボタンをクリックして有効にすると再び順方向モードになり、Width (W1) は計算値に戻ります。この機能により、現実的に製造可能な幅の選択肢を検討できます。W2 を手入力すると、それに合わせてエッチファクタも更新されます。
• Impedance – ソフトウェアは、基板を構成する材料（銅、コア、プリプレグ）の特性と、トレース断面積（幅、厚み、エッチファクタで決定）に基づいてインピーダンスを計算します。
• Deviation – これは、目標（ターゲットインピーダンス）と結果（計算インピーダンス）の差を示します。ソフトウェアは、入力された材料と寸法に基づいて実際に得られる値として、材料（銅、コア、プリプレグ）の特性とトレース断面積（幅、厚み、エッチファクタで決定）からインピーダンス偏差を計算します。
• Delay – 送信側から受信側へ信号が到達するまでの時間です。
• Inductance – インピーダンス計算機は Impedance 値を使用して単位長あたりのインダクタンスを計算します。
• Capacitance – インピーダンス計算機は Impedance 値を使用して単位長あたりのキャパシタンスを計算します。

• Board
  • Stack Symmetry – 中央の誘電体レイヤーを中心に、対応するペアとしてレイヤーを追加するには有効にします。有効にすると、レイヤースタックは中央誘電体レイヤーを基準に対称性が直ちにチェックされます。中央の誘電体参照レイヤーから等距離にあるレイヤーペアが一致していない場合、Stack is not symmetric dialog が開きます。
  • Library Compliance – 有効にすると、Material Library から選択された各材料について、現在のレイヤー特性がライブラリ内のその材料定義の値と照合されます。

• Substack – この情報は、現在選択されているサブスタック（レイヤー、誘電体、厚みなど）に対するものです。サブスタックを切り替えると、この情報も（現在選択されているサブスタックに合わせて）更新されます。

• Stack Name – 意味のあるサブスタック名を入力します。このフィールドは、X/Y スタックアップ領域にレイヤーサブスタックを割り当てる際に便利です。
• Is Flex – サブスタックがフレックスの場合に有効にします。
• Layers – レイヤーの総数。
• Dielectrics – 誘電体の総数。
• Conductive Thickness – 導体レイヤーの厚み。銅の信号レイヤーは導体レイヤーとして扱われます。
• Dielectric Thickness – 誘電体レイヤーの厚み。
• Total Thickness – 基板の総厚。

• Other
• Roughness – 導体レイヤーの粗さを表示します。
  • Model Type – 表面粗さの影響を計算するための推奨モデル（各モデルの詳細は以下の記事を参照）。スタック内のすべての銅レイヤーに適用されます（サブスタックに適用すべき？）。
  • Surface Roughness – 表面粗さの値（製造業者から入手可能）。0～10µm の値を入力します。デフォルトは 0.1µm です。
  • Roughness Factor – 粗さ効果によって導体損失が最大でどの程度増加すると見込まれるかを特徴付けます。1～100 の値を入力します。デフォルトは 2 です。

設計ルールの設定

配線インピーダンスは、配線の幅と高さ、および周囲の誘電体材料の特性によって決まります。Layer Stack Manager で定義された材料特性に基づき、各インピーダンスプロファイルの作成時に必要な配線幅が計算されます。材料特性によっては、配線レイヤーが変わると幅も変化する場合があります。この「配線レイヤーを変更すると幅も変わる」という要件は、PCB Rules and Constraints Editor（Design » Rules）で設定された該当の配線設計ルールによって自動的に管理されます。

多くの基板設計では、特定のネット群を制御インピーダンスで配線します。一般的な方法は、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、次に下図のように、そのクラスを対象とする配線ルールを作成することです。

通常は、Min、Max、Preferred Widths を手動で定義します。上部の制約設定で全レイヤーに適用するか、レイヤーグリッドでレイヤーごとに個別設定します。制御インピーダンス配線では、代わりに Use Impedance Profile オプションを有効にし、ドロップダウンから必要な Impedance Profile を選択します。これを行うと、ルールの Constraints 領域が変化します。まず、使用可能レイヤー領域に基板上のすべての信号レイヤーが表示されなくなります。選択した Impedance Profile で有効化されているレイヤーのみが表示されます。Preferred Width の値（および差動ペアのギャップ）は、各レイヤーに対して計算された幅（およびギャップ）を反映するように更新されます。これらの Preferred 値は編集できませんが、Min と Max の値は編集できます。適切な小さめ／大きめの値に設定してください。その後、ネットは通常どおり対話的に配線できます。

配線幅設計ルール

片側ネットの場合、配線幅は Routing Width 設計ルールで定義されます。

Impedance Profile を使用する場合、使用可能レイヤーと Preferred Width は選択したプロファイルによって制御されます。

差動ペア配線設計ルール

差動ペアの配線は、Differential Pair Routing 設計ルールによって制御されます。

差動ペアでは、使用可能レイヤー、Preferred Width、Preferred Gap は選択したプロファイルによって制御されます。

► Differential Pair Routing について詳しく見る

リターンパス設計ルール

リターンパスの途切れやネックは、Return Path design rule によって検出できます。Return Path 設計ルールは、ルールが対象とする信号の上または下にある指定参照レイヤー上で、連続した信号リターンパスが存在するかをチェックします。リターンパスは、参照信号レイヤーまたはプレーンレイヤー上に配置されたフィル、リージョン、ポリゴン注入（polygon pour）から作成できます。

リターンパスレイヤーは、Return Path 設計ルールで選択された Impedance Profile で定義される参照レイヤーです。これらのレイヤーは、信号の経路に沿って指定された Minimum Gap（信号エッジ外側の幅）が存在することを確認するためにチェックされます。High Speed ルールカテゴリで新しい Return Path 設計ルールを追加してください。

リターンパスレイヤーは選択した Impedance Profile で定義され、（信号エッジ外側の）パス幅は Minimum Gap で定義されます。

下図は、0.1mm の Minimum Gap 設定で、信号 NetX に対して検出されたリターンパスエラーを示しています。Preferences ダイアログで DRC Violation Display Style を設定し、Violation Details は表示する一方で Violation Overlay は表示しない（show image）ようにすると、Return Path エラーの位置を見つけやすくなる場合があります。こうすることで、違反しているオブジェクト全体ではなく、ルールが失敗した正確な位置が強調表示されます。

► Altium Designer における High Speed Design について詳しく見る

必要なインピーダンスでネットを配線する

基板を配線してレイヤーを変更すると、ソフトウェアは指定インピーダンスを達成するために必要なサイズへトラック幅を自動的に調整します。この対話的な制御インピーダンス配線により、制御インピーダンス PCB の設計作業が大幅に簡素化されます。

配線の長さ調整（Length Tuning）

高速設計の配線における中核的な課題の2つは、配線のインピーダンス制御と、重要ネットの長さ整合です。インピーダンス制御配線は、出力ピンから出た信号がターゲット入力ピンで正しく受信されることを保証します。配線長の整合は、タイミングが重要な信号がターゲットピンに同時に到達することを保証します。配線長のチューニングとマッチングは、差動ペア配線においても不可欠な要素です。

差動ペアの長さを一致させるため、配線にアコーディオンパターンが追加されています。

Interactive Length Tuning および Interactive Diff Pair Length Tuning コマンド（Route メニュー）は、設計内の利用可能スペース、ルール、障害物に応じて可変振幅の波形パターン（アコーディオン）を挿入できるようにすることで、ネットまたは差動ペアの長さを最適化・制御する動的な手段を提供します。

► Length Tuning について詳しく見る

配線済み基板の信号整合性をテストする

設計キャプチャ時に、想定配線長と配線インピーダンスを用いてネットをテストしたのと同様に、配線完了後は基板上でこのプロセスを繰り返し、潜在的なインピーダンス不整合や反射の問題がないか確認する必要があります。PCB エディタの Tools メニューから Signal Integrity コマンドを起動します。PCB はプロジェクトの一部であるため、Layer Stack Manager で定義された材料特性と寸法、および基板上の実際の配線幅が、信号整合性テストで使用されるインピーダンスの計算に用いられます。

指定インピーダンスを達成する

正しいインピーダンスを得るために行う反復的な寸法チューニングプロセスに加えて、製造された PCB で最終的に達成されるインピーダンスに影響する要因が他にもあります。これには、PCB に使用される誘電体材料の一貫性と安定性、そしてエッチング工程の一貫性と品質が含まれます。制御インピーダンス PCB が必要な場合は、PCB 製造業者と相談してください。希望するスタックアップを提供すれば、トラック形状について助言できる製造業者もいます。また、多くの製造業者は、製造する各パネルにインピーダンステストクーポンを含めることも可能で、これを用いて基板上で実際に達成されたインピーダンスを測定できます。

追加の参考資料とリソース

この記事では、信号整合性と制御インピーダンス PCB 設計のトピックを紹介します。以下のリンクから、業界で認められた専門家が作成したリソースにアクセスし、さらに学習してください。

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed