使用阻抗控制在PCB上进行交互式布线

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随着器件开关速度的提高，阻抗控制布线已成为数字设计者的一个热门话题。本文介绍了如何使用Signal Integrity分析引擎来匹配元件阻抗以及PCB编辑器中的阻抗控制布线功能。

工程界有句俗语——从事数字设计的电子工程师只有两种：一种是遇到过信号完整性问题的，另一种是将要遇到的。几年前，信号完整性还仅涉及专业领域，且仅需在高速设计中对其进行处理。但高速设计中的器件开关速度已不再局限于特殊领域，而实际上，其正在迅速成为常态化。随着集成电路技术的改进，晶体管的尺寸不断缩小，它们的开关速度也随之提高。而正是该开关速度影响了数字信号的完整性。

值得庆幸的是，许多潜在信号完整性问题可以通过遵循良好设计原则和对板子实施阻抗控制而避免。为此，需要具备特定的设计工具能力——您需要能够检测到潜在振铃和反射问题的网络的分析工具，以及能够使您实现正确布线阻抗的电路板设计工具。Altium Designer中的PCB编辑器具有这些能力。

本文将帮助您了解导致信号完整性问题的原因，以及电路板是否可能受到这些问题的影响。文中还将讨论您必须采用的两种设计方法，以最大程度减少潜在的SI问题——匹配元件阻抗和阻抗控制布线。

当布线成为电路组成部分时

随着器件开关速度的提高，对印制电路板设计者和制造厂家的要求也随之提高。当信号开关边缘的长度短于承载它的PCB导线长度时，必须将导线视为电路的一部分。该导线的阻抗被称为特性阻抗（Zo）。

管理这些额外电路元件影响的最好方法是设计导线布线，以确保特性阻抗在整个长度上保持一致——该技术被称为阻抗控制布线。

导线布线阻抗将由以下因素定义：

• 导线的横截面积 - 由宽度、高度（铜厚）和蚀刻过程中产生的导线边缘坡度决定。
• 导线到参考平面的距离 - 信号能量的返回路径和信号路径同等重要，且该返回路径遵循邻近参考平面的信号路径。
• 周围材料的属性 - 信号中的能量并不包含在导线铜皮内，而在趋肤效应影响下，能量还将沿导线周围的介电材料传播。可以使用介电材料的介电常数，衡量电介质对能量流动的影响程度。

Simbeor阻抗计算器可用于计算达到指定阻抗所需的宽度。

我需要阻抗控制布线吗？

我需要为控制阻抗布线而烦恼吗？

在理想情况下，所有从元件输出引脚流出的能量均将被耦合到PCB上的连接线路中，通过PCB布线流向另一端的负载输入引脚，并被该负载吸收。如果能量未被负载完全吸收，则剩余能量可能会被反射回PCB布线，流向源输出引脚。该反射能量可能与原始信号相互作用，对信号产生增减效应（取决于能量极性），从而引起振铃现象。如果振铃足够大，则将影响信号完整性，从而导致无法预测的错误电路行为。

那么您如何知晓是否可能发生这种情况呢？如果源引脚能够在信号到达负载引脚之前完成其边缘转换，则您的设计中即存在受到反射能量影响的条件。常以“1/3上升时间”规则为经验法则，确定是否可能发生SI问题。此规则指出，只要导线的上升时间超过1/3，即可能发生反射（振铃）。如果源引脚的上升时间为1纳秒，则必须将上升时间超过0.33纳秒（在FR4中约为2英寸）的布线视为一条可能发生信号完整性问题的传输线。如果器件的上升时间和布线长度均符合上述情况，则PCB中可能出现信号完整性问题。

如何控制阻抗？

您如何避免出现能量在源和负载之间来回反射的情况？您可以通过匹配阻抗来避免它。阻抗匹配确保所有的能量均从源头耦合到布线，然后再从布线耦合到负载。根据阻抗对电路板进行布线被称为阻抗控制布线，或者另一种说法是，对阻抗进行管理的电路板被称为阻抗控制PCB。

有两种不同方法可实现阻抗匹配：第一种方法是匹配元件；第二种方法是对电路板进行布线以提供所需阻抗。

元件的阻抗匹配

仅通过布线，无法实现阻抗控制的PCB。首先，您必须检查，并根据需要匹配元件的阻抗。

最好能够在设计输入阶段检测出可能存在信号完整性问题的网络，以确保可在电路板设计过程开始前将任何额外终端元件纳入。由于输出引脚为低阻抗，而输入引脚为高阻抗，因此可能需要在设计中添加终端元件以实现阻抗匹配。

您可以在原理图输入阶段对设计进行信号完整性分析。当您运行Tools » Signal Integrity命令时，经常会出现Errors或Warnings对话框，表明并不是所有元件均分配了信号完整性模型。Signal Integrity分析引擎将根据元件位号自动选中默认模型，单击Continue，以使用默认模型或者Model Assignments检查和更改模型。您可以在任何时候通过Signal Integrity面板上的Model Assignments按钮，访问Signal Integrity Model Assignments对话框。

设计分析

运行Tools » Signal Integrity命令时，将对设计进行分析，且将在Signal Integrity面板中对任何潜在的问题网络进行识别，如下图所示。

在设计输入阶段，测试设计是否存在潜在信号完整性问题。

您可以在面板上，对选中的某个网络（或某些网络）进行反射分析。左侧所示为设计中所有网络的分析结果，选中一个网络并单击 按钮（或双击网络名称），将该网络转移至面板右侧的Net字段，并在该字段对该网络进行详细分析，包括：

• 检查该网络的引脚，您可以单击以交叉探测原理图上的该引脚，或双击以检查和配置分配给该引脚的模型。
• 为该网络启用一个或多个理论终端选项。
• 对该网络进行Reflection Analysis，以产生一组波形，显示网络中每个引脚的行为。

您可以通过该面板，对可能的终端配置和值进行试验。请注意，上图所示Signal Integrity面板的Termination区域已启用Serial Res选项。该选项下方的面板部分将显示串联终端电阻。您可以在此处定义最小和最大理论串联终端电阻值，然后将其用于反射分析（禁用Suggest复选框以输入电阻值）。

结果探索

当单击Reflection Waveforms按钮时，将对该网络进行精确反射分析，并其结果呈现在一个新的波形窗口（*.SDF）中。

波形窗口将包含：

• 每个被分析网络的Chart，单击窗口底部的选项卡可以在不同Chart之间切换。
• 每个Chart均将包含该网络中每个引脚的Plot，以显示该引脚的信号行为。

以下图片为两张上述面板图片中已选中网络的输入引脚结果图。第一张图所示为未连接终端的网络输入引脚；第二张图所示为六次扫描，其中一次为原始未端接网络，而其余五次为在源引脚处包含理论串联终端电阻时的扫描。

进行了五次反射分析（Sweep Steps选项值=5），理论终端电阻由Min = 20欧姆步进为Max = 60欧姆。五次分析（第一次以20欧姆分析，而最后一次以60欧姆分析）均列在图表右侧。单击各标签后，将高亮显示该结果，并在右下角显示理论终端电阻值。对于该网络，40欧姆的串联终端电阻将产生右图中选中的图形。

左图所示为对可能存在信号完整性问题的网络进行的反射分析；右图所示为施加约40欧姆理论串联终端电阻的同一网络。

决定布线阻抗的因素有哪些？

实现阻抗控制PCB的第二部分是对电路板进行布线，以确保线路为确定阻抗。影响信号布线阻抗的因素有很多，包括布线尺寸和PCB制造材料的特性。

PCB编辑器包含Simberian公司的Simbeor®电磁Signal Integrity引擎。Simbeor的模型精度将通过使用先进算法进行三维全波分析、基准测试和实验确认等进行验证确认。Simbeor引擎支持所有现代电路板结构和材料。

Simbeor SFS

阻抗将使用准静态场求解器——Simbeor SFS进行计算。Simbeor SFS是一款基于Method of Moments的先进准静态二维场求解器，且已通过收敛、对比和测量进行确认。该求解器对电介质和导体边界进行栅格划分，并求解相应的方程，为Telegraph方程构建与频率相关的RLGC矩阵。

Simbeor SFS不是全波求解器，因为由于PCB互连中传播的波具有准TEM性，因此在对其阻抗、延迟或衰减进行评估时，不需要进行全波求解。该波可以用准静态二维场求解器提取的RLGC参数进行精确仿真。

Simbeor SFS求解器的一个独特属性是，它支持导体粗糙度模型。请注意，该求解器不支持多层导体模型（电镀），而所有导体的粗糙度具有通用性。由于该解不包含发生在微带线中的高频散射（在高频下具有较高介电常数的电介质中，场的集中度更高），因此该求解器具有准静态性。

► 了解关于Simberian电磁信号完整性技术的更多信息

支持的PCB结构

阻抗可以针对以下PCB结构进行计算：

• 微带线
• 对称带状线
• 不对称带状线
• 单一和差分共面结构
• 具有不同介电特性的多个相邻介电层。

针对阻抗控制布线进行PCB配置

阻抗控制布线是指通过配置布线尺寸和电路板材料属性，提供特定阻抗。这是在PCB编辑器的Layer Stack Manager.中完成的。在主菜单中选中Design » Layer Stack Manager，以打开Layer Stack Manager。Layer Stack Manager将以与原理图、PCB和其他文档类型相同的方式，在文档编辑器中打开。

提供特定阻抗所需导线宽度将作为在Layer Stack Manager的Impedance选项卡中配置的阻抗剖面一部分进行计算。

基于：

• Impedance选项卡中配置的Target Impedance、Target Tolerance和Roughness值，以及
• Stackup选项卡中定义的材料设置，包括：
  • 信号层厚度，
  • 周围介电层厚度（与参考平面的距离），以及
  • 介电材料属性（介电常数Dk和耗散因子Df）。

当这些配置正确时，阻抗计算器有足够的信息来计算。

• 线宽
• 计算阻抗 (Z)
• 阻抗偏差 (Z Deviation)
• 传播延迟 (Tp)
• 每单位长度的电感 (p.u.l.)
• 每单位长度的电容 (p.u.l.)

当在Layer Stack Manager中选中Impedance选项卡时，计算值将在Properties面板的Transmission Line部分显示，如下图所示。 

在针对顶层布线的单一网络定义50Ω阻抗剖面时，将光标悬停在图片上，以显示L3层相同剖面的设置（图片来源：EDEVEL Open Source，www.fedevel.com）。

层堆栈的配置

主要文章： Defining the Layer Stack

铜和电介质制造层将在Layer Stack Manager的Stackup选项上配置。

• 可以在该选项卡上，添加、删除和配置层。对于刚柔结合板设计，还可以在该选项卡上启用和禁用层。
• 当前选中层的属性可以在栅格中直接进行编辑，或者在Properties面板上进行编辑。单击设计空间底部的 按钮，启用该面板。
• 在层栅格中右键单击或使用Edit » Add Layer命令，添加一个层。当现有相邻层也是铜层时，添加一个铜层将同时添加一个介电层。
• 如果已在Properties面板Board部分启用Stack Symmetry选项，则层将以中间介电层为中心添加到匹配对中。
• 层材料既可以在选中Material单元格中输入；亦可以在Select Material对话框中选中；单击省略号按钮()将其打开。
• 可以将Surface Finish添加到铜层中。使用Add Layer子菜单，在当前选中铜层上添加一个Surface Finish层，然后单击新Surface Finish层的省略号按钮，以选择Finish类型。
• 可以使用右键或Edit菜单，在同一类型的层中向上或向下移动选中层。
• Properties面板Board区域包含Stack Symmetry和Library Compliance的强制执行选项。下文将详细介绍这些内容。
• Properties面板Board区域将简要显示当前选中堆栈（或多堆栈刚性/柔性设计的子堆栈）。

层堆栈注意事项

控制阻抗的基本要求是在每条信号路径下方，包含一条信号返回路径。Simbeor SI引擎既支持平面层，亦支持被多边形铺铜覆盖的信号层。这些返回路径层应通过电路板堆栈分布。在理想情况下对其进行布置时，应确保每条承载阻抗控制布线的各信号层旁边至少有一个返回路径层。相邻返回路径层将提供信号返回路径，且出于此处不涉及的原因，无论该平面分布的直流电压如何，其均将提供返回路径。

由于流经该平面的返回路径电流将沿着与信号层上布线相同的物理路径流动，因此必须避免引入间断点，例如在任何关键信号布线下方的返回路径层中出现分隔点或挖空。

除了为信号层和平面层选中合适顺序外，您还需要定义每一层的材料属性，包括：

• 铜层厚度
• 介电层厚度
• 介电常数

这些值和布线宽度均将对最终阻抗产生影响。因此，为了实现所需阻抗，需要对所有上述数值进行调整。请记住，可能的铜层厚度和介电层厚度值同样受PCB制造厂家所用材料的制约。

► 了解关于可能的层堆栈的更多信息

阻抗剖面的定义

Simbeor引擎内置于PCB编辑器的Layer Stack Manager中（Design » Layer Stack Manager）。为了配置阻抗控制布线的层堆栈，请在Layer Stack Manager中切换至Impedance选项卡，以添加和配置阻抗剖面。

在针对顶层布线的各个网络定义50Ω阻抗剖面时，将光标悬停在图片上，以显示L3层相同剖面的设置。

阻抗剖面的创建和配置注释：

1. 在Layer Stack Manager中，切换至Impedance选项卡，如上图所示。
2. 单击 按钮（如果已定义剖面，则单击 按钮），以添加一个新剖面。
3. 在Properties面板中，定义所需的阻抗Type、Target Impedance和Target Tolerance。Description为可选字段，并将随Impedance Profile名称一同显示。
4. 层栅格被分为2个区域；堆栈内的各层将在左侧显示，而堆栈内的每个信号层均将在右侧阻抗剖面区域内显示。使用Profile区域中的Layer复选框，启用该层的阻抗计算。以上图为例，并参考最左侧一列中显示的层号，勾选L1、L3、L10和L12层的层复选框，以确保其可用于阻抗计算。
5. 当您在Profile区域单击某个已启用层时，层堆栈中的所有层均将渐隐，但用于计算该选中信号层阻抗的层除外（如上图所示）。请在Impedance Profile区域的Top Ref和Bottom Ref列，对该层的参考层进行编辑。请注意，参考层Type可以是Plane或Signal。例如，在上图中，堆栈中的L10层被启用进行阻抗计算，并将Top Ref设置为Plane layer ——9-L9，将Bottom Ref设置为Signal layer——11-L11。软件假定，如果信号层被用作参考平面，则其将包含一个与电源网络或接地网络连接的连续铜平面。
6. 启用将在该阻抗下实施布线的其他各层的Impedance Profile复选框，并对参考平面进行配置。将光标悬停在以上图片上，以显示L3层的S50 Impedance Profile。
7. 如果计算布线导线宽度为无法排序的值，则您可以对宽度和间距设置进行调整。

宽度和间距设置的调整

软件将根据目标阻抗和目标公差，计算出Trace Width。计算导线宽度为无法排序值（例如0.0683毫米）的情况并不罕见。制造厂家将告知有哪些材料厚度可用，以及他们能达到什么样的导线宽度精度。然后，以期望值为基础，测试当将尺寸调整到可用值时对计算阻抗值的影响。

在进行测试和设置调整时，阻抗计算器将支持正向和反向阻抗计算。默认模式为正向（输入阻抗后，软件将开始计算宽度）。 该图标表示计算变量。

  当Target Impedance为50Ω时，正向计算宽度（W1）为94.6µm，而右侧图片所示为宽度（W1）被设置为95µm时的反向计算。

为了反向计算并探索选中层的不同导线宽度，请输入新Width（W1）值并在键盘上按Enter键。计算值将进行更新，以反映更改为该宽度后的影响。点击 按钮，以将计算器返回正向计算模式。在Width（W2）中输入新值，将更改Etch值。

为了探索差分对传输线的结果，请单击 按钮以指定计算变量——Trace Width或Trace Gap。请编辑其他变量以更改Target Impedance，或者更改Target Impedance以探索对其他变量的影响。

蚀刻因子

通过蚀刻去掉多余铜层，完成PCB上信号导线的制造。由于蚀刻剂将从表面铜层开始蚀刻，因此铜层与蚀刻剂的接触时间更长。其结果是，成品导线边缘会形成一个斜坡，从而减少成品导线的横截面积，如下图所示。

蚀刻过程中导线边缘铜层的损失面积（两个边缘）= X * Y

斜率尺寸被称为蚀刻因子（Etch Factor），其中：

Etch Factor = Y/X

如果Y = X, 则 Etch Factor = 1

参照Properties面板中所示图片：

将光标悬停在？上，以显示公式。

蚀刻因子的标准定义为导线厚度与过蚀量之比。因此，请根据以下公式计算：

Etch Factor = T/[0.5(W1-W2)]

该方法的缺点是，为了指定无过蚀（即，导线边缘垂直），您必须为蚀刻因子输入inf（无限）值。为了简化对蚀刻量的指定，已将以上公式逆向推导，因此可以输入0（零）值以表示未发生过蚀现象。

Etch = [0.5(W1-W2)]/T

铜层方向

影响蚀刻因子的另一个制造细节是铜层方向。PCB导线是通过从层压到介电基板上的连续铜片中，蚀刻去掉多余铜层而形成。铜层方向是指铜层自该基板向外延伸的方向。您也可以将其视为铜层蚀刻方向，无论是在上方还是下方。

  单击Trace Inverted复选框，以将Copper Orientation从Above切换到Below。

导体表面粗糙度

印制电路板中每个铜层的表面均有一定的粗糙度。我们可以在PCB制造过程中，通过对铜层表面进行处理增加其粗糙度，以提高铜层与介电层之间的附着力。当开关速度超过10GB/s时，该表面粗糙度将成为引起导线阻抗的重要因素。在经过大量研究和分析后，行业专家认为，我们可以按照根据Surface Roughness和Roughness Factor值推导出的粗糙度修正系数，为表面粗糙度建模。

我们可以在Properties面板的Layer Stack Manager模式下，进行粗糙度设置。这些参数仅用于导电层。

表面粗糙度将被纳入特性阻抗计算。

粗糙度：

• Model Type - 是指用于计算表面粗糙度影响的首选模型（如需了解关于各种模型的更多信息，请参阅以下文章）。适用于子堆栈内的所有铜层。
• Surface Roughness - 是指表面粗糙度值（可从制造厂获取）。可输入0～10µm之间的某个值，默认为0.1µm。
• Roughness Factor - 用于表征由于粗糙度影响而导致的导体损失预期最大增加量。可输入1～100之间的某个值，默认为2。

引申阅读

• 导体粗糙度对互连线内信号损失和散射影响的实用分析方法: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• 互连导体表面粗糙度的统一建模方法: Y. Shlepnev, 2017 IEEE 第26届电子封装和系统电气性能会议 (EPEPS2017)

支持共面传输线结构

Layer Stack Manager中的阻抗计算器支持单一和差分共面结构。创建一个新阻抗剖面，然后在Impedance Profile Type下拉列表中选中Single-Coplanar或Differential-Coplanar。

共面结构的操作：

• 类似于标准单一阻抗和差分阻抗，每个变量的值均将根据用户自定义Target Impedance和Target Tolerance以及电路板层的物理特性自动计算。我们可以通过在Properties面板Layer Stack Manager模式下的编辑框中输入新值，对这些自动计算值进行调整。
• 为了用共面结构定位想要布线的信号网络，请对Routing Width（或Differential Pairs Routing）设计规则进行配置，启用Use Impedance Profile选项，并选中所需的Coplanar Impedance Profile。 
• 共面结构要求在信号布线的两侧均有一个参考平面；我们可以通过放置多边形铺铜，创建参考平面，或者如果添加了缝合孔，则通过Add Shielding to Net命令创建（更多信息见下文）。如果放置了多边形铺铜，则该多边形铺铜与信号布线之间的间隔将按照Simbeor阻抗计算器确定的间距值进行定义（显示在Properties面板上，如上图和下图所示）。请配置一条Clearance设计规则，以控制参考多边形铺铜与信号布线之间的间距（显示图片）。
• 当共面结构接地时，通常应在信号导线的每一侧添加一个过孔栅栏，请使用PCB编辑器中的Tools » Via Stitching/Shielding » Add Shielding to Net命令完成添加。除了放置过孔外，还可以使用该命令通过启用Add shielding copper选项，在信号布线周围放置多边形铺铜，以覆盖过孔栅栏，如下图所示。
  ► 了解关于Via Shielding的更多信息

  我们可以使用阻抗计算器，确定信号属性和间距（第一张图片），并将该间距用于屏蔽孔Distance设置。

层材料的选择

在进行阻抗控制设计时，需要特别重视层堆栈中所用材料的选择。

例如，用于制作PCB的最常见材料是两面粘合铜箔的玻璃纤维（玻纤）增强环氧树脂。玻璃纤维织物编织的紧密程度将影响到介电常数Dk（介电常数）和Loss Tangent Df值及其一致性。玻璃纤维织物周围包裹着树脂，因此所用树脂比例对材料性能也很重要。

有大量玻璃纤维织物可供选择。为了帮助确保PCB制造所用玻璃纤维基材料的可预测性和性能，IPC制定了以下织物标准：

IPC standard IPC-4412B: 用于印刷板的“E”玻璃编织成品布规格

材料库

设计者可以在Layer Stack Manager中直接编辑材料属性，或者从Altium Material Library中选择材料。

整个材料库均可在Altium Material Library对话框（Tools » Material Library）中查看（和添加）。

可以按使用类别对材料进行整理，并通过对话框左侧的树状结构访问。在该层以下，每个使用类别均被细分为功能类别，例如：Conductive Layer Material、Dielectric Layer Material和Surface Layer Material；在PCB层材料类别中。

材料的添加、保存和加载

当在树状结构中选中某个特定材料类别时，可以将新材料添加到材料库中。我们可以（用Load按钮）加载外部材料库中定义的材料，并且还可以（用Save按钮）将Altium Material Library对话框中已添加的用户自定义材料保存到用户材料库中。仅保存用户自定义材料。

向材料添加自定义属性

我们可以向材料库中详细说明的材料（默认材料和用户自定义材料），添加自定义属性。为了添加自定义属性，首先应在左侧树状结构中选中正确的节点，以定义其拟添加的材料，然后单击 按钮，以打开Material Library Settings对话框。

然后，在Altium Material Library对话框中向所选材料添加所需值，选中该行并单击Edit按钮。

属性面板

当Layer Stack文档的Impedance选项卡处于活动状态时，您可以通过Properties面板对Impedance Profile要求进行配置。然后，可以在Routing Width或Differential Pairs Routing设计规则中选中所需的Impedance Profile。

• Impedance Profile
  • Description – 输入有意义的描述。该字段为可选字段，并将随Impedance Profile名称一同显示。
  • Type – 使用下拉菜单选择阻抗类型。可选类型包括Single、Differential、Single-Coplanar和Differential-Coplanar。

• Target Impedance – 输入想要达到的阻抗。
• Target Tolerance – 输入想要达到的公差。您应与制造厂家协商，以确定一个制造厂家能够提供的可行公差值。
• Transmission Line
  • Trace inverted – 如Properties面板中所示，启用该选项以反转导线。该选项与Stackup选项卡活动时显示的Copper Orientation选项相同，可用于定义铜层在芯材上的层压方向。铜层方向是指铜层自该基板向外延伸的方向。您也可以将其视为铜层蚀刻方向，无论是在上方还是下方。
  • Etch – Etch Factor = T/[(W1-W2)/2]， 其按照铜层厚度的平方，减少导线的总横截面积。如需了解关于其工艺所产生的Etch信息，请咨询电路板制造厂家。

• Width (W1) / (W2) – W1是指进行布线的导线宽度，而W2是指按照Etch factor对导线进行蚀刻后，该导线的上表面宽度。可以使用正向/反向计算功能，计算导线宽度。宽度将默认根据您输入的Target Impedance进行计算（正向计算）。某些宽度值（例如，5.978）制造厂家可能无法提供，而他们希望得到一个更合理的数值（例如，6.0）。您可以在Width字段输入6.0，然后在键盘上按Enter键，以重新计算计算值（Impedance、Deviation等）。当该按钮变为灰色（失活）时，您即已处于反向计算模式。如果您单击该按钮将其激活，则您将再次进入正向计算模式，而Width (W1)将恢复为计算值。您可以通过该功能探索可用于制造的可行宽度选项。手动输入W2值，将相应地更新蚀刻因子。
• Impedance – 软件将根据电路板制造材料（铜层、芯材和预浸材料）的特性和导线的横截面积（由导线宽度、厚度和蚀刻因子决定）进行阻抗计算。
• Deviation – 该参数用于衡量期望值（目标阻抗）与实际值（计算阻抗）之间的差异。软件将根据电路板制造材料（铜层、芯材和预浸材料）的特性和导线的横截面积（由导线宽度、厚度和蚀刻因子决定）计算阻抗偏差（根据输入的材料和尺寸，实际得到的数值）。
• Delay – 是指信号从发送方传送至接收方所需的时间。
• Inductance – 阻抗计算器将使用Impedance值，计算单位长度电感。
• Capacitance – 阻抗计算器将使用Impedance值，计算单位长度的电容。

• Board
  • Stack Symmetry – 启用，以中间介电层为中心向匹配对添加层。启用后，将立即检查层堆栈是否以中心介电层对称。如果与中心介质参考层等距的任何一对层不完全相同，则将打开Stack is not symmetric对话框。
  • Library Compliance – 启用后，对于已从Material Library中选中的每个层，均将参考材料库中该材料定义的值，对当前层属性进行检查。

• Substack – 该信息适用于当前选中的子堆栈（层、电介质、厚度等）。当您从某个子堆栈切换到另一个子堆栈时，该信息将（根据当前选中的子堆栈）相应地更新。

• Stack Name – 输入一个有意义的子堆栈名称。当为X/Y堆栈区域分配层子堆栈时，可使用该字段。
• Is Flex – 如果子堆栈为柔性，则启用。
• Layers – 是指总层数。
• Dielectrics – 是指电介质总数。
• Conductive Thickness – 是指导电层厚度。铜信号层被称为导电层。
• Dielectric Thickness – 是指介电层厚度。
• Total Thickness – 是指电路板总厚度。

• Other
• Roughness – 显示导电层粗糙度。
  • Model Type – 是指用于计算表面粗糙度影响的首选模型（如需了解关于各种模型的更多信息，请参阅以下文章）。适用于堆栈（是否应为子堆栈？）内的所有铜层。
  • Surface Roughness – 是指表面粗糙度值（可从制造厂家获取）。可输入0～10µm之间的某个值，默认为0.1µm。
  • Roughness Factor – 用于表征由于粗糙度影响而导致的导体损失预期最大增加量。可输入1～100之间的某个值，默认为2。

设计规则的配置

布线阻抗将由布线宽度和高度以及周围介电材料的特性决定。在创建每个阻抗剖面时，将根据Layer Stack Manager中定义的材料属性，计算所需的布线宽度。根据材料属性，宽度可能随着布线层的改变而改变。当您更改布线层时，该宽度变化要求将按照PCB Rules and Constraints Editor（Design » Rules）中配置的相关布线设计规则自动管理。

对大多数电路板设计而言，将有特定的一组网络需要以阻抗控制进行布线。通常，需要创建一个包含这些网络的网类或差分对类，然后创建一条针对该类的布线规则，如下图所示。

您通常需要手动定义Min、Max和Preferred Widths，然后在上层约束设置中将其应用于所有层；或者在层栅格中针对每个层单独定义。进行阻抗控制布线时，您还可以启用Use Impedance Profile选项，然后从下拉菜单中选中所需的Impedance Profile。在此过程中，规则的Constraints区域将随之改变。您将首先注意到，可用层区域将不再显示电路板上的所有信号层，而仅显示在所选Impedance Profile中启用的层。Preferred Width值（和差分对间距）将进行更新，以反映每个层的计算宽度（和间距）。这些Preferred值不能编辑，但Min和Max可以编辑；将这些值设置为合适的小值/大值。然后，以通常方式对网络进行交互式布线。

布线宽度设计规则

对于单面网络，布线宽度将按照Routing Width设计规则进行定义。

在选择Use an Impedance Profile后，可用层数和Preferred Width均将由所选中剖面控制。

差分对布线设计规则

差分对布线将按照Differential Pair Routing设计规则进行控制。

对于差分对，可用层数、Preferred Width和Preferred Gap均将由所选中剖面控制。

► 了解关于Differential Pair Routing的更多信息

返回路径设计规则

返回路径中的断点或瓶颈均可以按照Return Path设计规则进行检测。请按照Return Path设计规则，检查此规则所针对的信号上方或下方的指定参考层内，是否有连续的信号返回路径。返回路径既可以通过在参考信号层上放置填充、区域和多边形铺铜创建，亦可以作为一个平面层创建。

返回路径层是指在按照Return Path设计规则所选中Impedance Profile中定义的参考层。通过对其进行检查，确保沿信号路径存在指定的Minimum Gap（超出信号边缘的宽度）。在High Speed规则类别中，添加一条新的Return Path设计规则。

返回路径层将在所选中Impedance Profile中进行定义，而路径宽度（超出信号边缘）将由Minimum Gap进行定义。

下图所示为当Minimum Gap设置为0.1毫米时，从信号NetX中检测到的返回路径错误。在Preferences对话框中，将DRC Violation Display Style配置为显示Violation Details，而不是Violation Overlay（显示图片），有助于定位Return Path错误。完成上述配置后，屏幕将高亮显示规则失效的确切发生位置，而不显示整个违规对象。 

► 了解关于Altium Designer高速设计指南的更多信息

根据所需阻抗进行网络布线

当您对电路板进行布线并更改层数时，软件将自动将线路宽度调整到实现指定阻抗所需的尺寸。该交互式的阻抗控制布线方式，将显著简化阻抗控制PCB的设计任务。

布线长度调整

高速设计布线的两大核心挑战是，如何控制布线阻抗和如何匹配关键网络长度。控制布线阻抗，可以确保离开输出引脚的信号能够被目标输入引脚正确接收。匹配布线长度，可以确保关键信号能够在同一时间到达目标引脚。进行差分对布线时，还需要调整和匹配布线长度。

手风琴模式已被添加到布线中，以确保差分对具有匹配长度。

Interactive Length Tuning和Interactive Diff Pair Length Tuning命令（Route菜单）提供了优化和控制网络长度或差分对长度的动态手段，以确保您可以根据设计中的可用空间、规则和障碍插入可变振幅波形（手风琴）。

► 了解关于Length Tuning的更多信息

已布线电路板的信号完整性测试

如同您在设计输入过程中使用假设布线长度和布线阻抗进行网络测试，一旦完成布线，您即应在电路板上重复该过程以检查是否存在阻抗不匹配和反射问题。从PCB编辑器的Tools菜单中，启动Signal Integrity命令。由于PCB是项目的一部分，因此将根据Layer Stack Manager中定义的材料属性和尺寸以及电路板上的实际布线宽度，计算用于进行信号完整性测试的阻抗。

特定阻抗的实现

除了为实现正确阻抗而进行的反复的尺寸调整过程外，还有其他因素会影响到将在您制作的PCB上实现的最终阻抗。这些因素包括PCB中所用介电材料的一致性和稳定性，以及蚀刻工艺的一致性和质量。如果您需要阻抗控制PCB，则您应与PCB制造厂家讨论此问题。如果您向他们提供首选堆栈，则一些制造厂家可以就线路几何形状提供建议。许多制造厂家还能在其制作的每块电路板上包含阻抗测试试样——用于测量电路板上实现的实际阻抗。

其他读物和资源

本文介绍了信号完整性和阻抗控制PCB设计主题。请使用以下链接以了解更多信息，您可以通过以下链接访问由公认行业专家开发的资源。

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed