Types de règles électriques
Altium Essentials: PCB Design Rules Creation
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En un coup d'œil
- Découvrez comment la règle d’isolement définit l’espacement entre les objets du circuit imprimé, notamment les nets, les paires différentielles, les pastilles, les vias, les trous et les éléments en cuivre.
- Apprenez à utiliser la matrice d’isolement minimal, les modes simple et avancé, ainsi que les raccourcis de modification pour créer des règles d’isolement plus ciblées.
- Comprenez les cas particuliers d’isolement, tels que la vérification entre un via et une pastille CMS appartenant au même net, l’isolement entre les trous et les objets, et la gestion de l’isolement propre à chaque couche.
Les règles de conception de la catégorie Electrical sont décrites ci-dessous.

La catégorie Electrical des règles de conception.
En savoir plus sur la définition, la portée et la gestion des règles de conception de PCB.
Espacement
Cette règle définit l’espacement minimal autorisé entre deux objets primitifs sur une couche de cuivre. Il est possible de spécifier une valeur d’espacement unique ou des espacements différents pour différentes paires d’objets à l’aide d’une Minimum Clearance Matrix dédiée. Cette dernière option, associée à la définition de la portée des règles, offre la souplesse nécessaire pour créer un ensemble concis et ciblé de règles d’espacement répondant aux exigences les plus strictes.
Contraintes
Paramètres de la contrainte d’espacement
| Règle par défaut | Obligatoire |
| Connective Checking | L’ensemble des objets de nets renvoyés par la portée de la règle peut être affiné à l’aide de la liste déroulante située en haut de la zone des contraintes , comme suit :
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| Ignore Pad to Pad Clearances within a footprint | Activez ou désactivez cette option pour indiquer si les espacements entre les pastilles d’une même empreinte de composant doivent être ignorés. Cette option est désactivée par défaut. |
| Minimum Clearance | La valeur de l’espacement minimal requis. Une valeur saisie ici sera répercutée dans toutes les cellules de la matrice d’espacement minimal. Inversement, lorsqu’une valeur d’espacement différente est saisie pour une ou plusieurs paires d’objets dans la matrice, la contrainte Minimum Clearance passe à N/A, pour indiquer qu’une valeur d’espacement unique n’est pas appliquée à l’ensemble des paires. |
| Minimum Clearance Matrix | Permet d'ajuster avec précision les espacements pour les différentes combinaisons d'objets de la conception. |
| Simple/Advanced options | Dans la matrice des espacements minimaux, le mode Simple est le mode par défaut En mode Advanced, tous les objets sont présentés (il s'agit de la matrice traditionnelle).
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| Modification dans la matrice des espacements | Les valeurs d'espacement de la matrice peuvent être définies de différentes manières :
Conseils d'utilisation de la matrice :
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| Vérification de l'espacement des polygones |
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| Vérification de l'espacement entre les trous et les objets | Les concepteurs peuvent vérifier les espacements entre les bords des trous de perçage et les objets en cuivre voisins sur les couches de signal. Cette vérification est particulièrement utile pour éviter de router une piste trop près d'un trou percé, car elle pourrait être endommagée par une éventuelle déviation du foret lors de la fabrication de la carte. La ligne située au bas de la matrice des espacements minimaux de la règle Clearance permet de définir les espacements souhaités Définissez les valeurs d'espacement afin de détecter tous les objets en cuivre de la conception qui sont trop proches des bords des trous de perçage. |
| Vérification de l'espacement entre les plans divisés | Cette règle permet également de vérifier les espacements entre les régions de plans divisés sur les couches de plan internes. La manière de définir l'espacement dépend du mode d'utilisation de la matrice des espacements minimaux :
Une violation apparaîtra sous la forme : Clearance Constraint: (<CurrentClearance> < <DefinedClearance>) Between Split Plane (<NetName>) on <InternalPlaneLayerName> And Split Plane (<NetName>) on <InternalPlaneLayerName>, par exemple : Clearance Constraint: (32.36mil < 34mil) Between Split Plane (GND) on Internal Plane 1 And Split Plane (NetC6) on Internal Plane 1 |
| Vérification de l'espacement des paires différentielles | Les paires différentielles présentent des défis de conception particuliers, nécessitant souvent un espacement
En savoir plus sur le routage des paires différentielles. En savoir plus sur la définition de la portée des règles de conception des paires différentielles. |
| Vérification de l'espacement par couche | Par défaut, la vérification de l'espacement s'applique à toutes les couches de la conception. Si les contraintes de conception sont définies dans Constraint Manager, l'espacement peut également être défini par couche
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| Éviter de ralentir la vérification de l’isolement | Pendant le routage (et les opérations similaires), le moteur de règles recherche en permanence les obstacles autour du point de modification. La zone analysée comprend la surface de la primitive ainsi que la zone d’isolement requise autour de celle-ci. Ainsi, plus l’isolement défini dans les règles est important, plus la zone à analyser est étendue et plus l’opération est lente. Si un isolement important n’est nécessaire que pour un petit nombre d’objets, vous pouvez éviter de ralentir le moteur de routage en ajoutant une zone d’exclusion autour de ces objets spécifiques, plutôt qu’en leur appliquant une règle d’isolement importante. |
| Vérification de l’isolement dans une conception d’électronique imprimée |
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| Application de la règle | DRC en ligne, DRC par lots, routage interactif, routage automatique et placement de polygones. |
Court-circuit
Cette règle recherche les courts-circuits entre les objets primitifs sur les couches de cuivre (couches de signal et de plan). Un court-circuit se produit lorsque deux objets portant des noms de nets différents se touchent.
Contraintes
Paramètres de contrainte de court-circuit
| Règle par défaut | Requise |
| Allow Short Circuit | Définit si les nets cibles relevant des deux portées (requêtes complètes) de la règle peuvent être court-circuités ou non. Si vous devez relier directement deux nets différents, par exemple pour connecter deux systèmes de masse dans une conception, assurez-vous que cette option est activée. |
| Dans une conception d’électronique imprimée | Dans une conception d’électronique imprimée, lorsque des nets différents se croisent sur des couches différentes, ils sont signalés comme un court-circuit. Ces croisements sont isolés en plaçant une pastille diélectrique sur une couche non conductrice. |
| Dans une conception avec câblage par fils | Cette règle s’applique également au câblage par fils. Une violation se produit lorsqu’un fil de connexion est relié à une plage de puce ou à du cuivre appartenant à un autre net, ou lorsque les extrémités de fils de connexion appartenant à des nets différents sont reliées. |
| Application de la règle | DRC en ligne, DRC par lots et pendant le routage automatique. |
Net non routé
Le système de vérification des règles de conception de l’éditeur PCB considère généralement qu’un net est routé si tous ses nœuds (pastilles de composants) sont connectés à l’aide d’objets de conception associés à un net (pistes, arcs, pastilles, vias et polygones). Ces objets sont considérés comme connectés s’ils se touchent. Cependant, si un simple contact suffit au logiciel pour reconnaître une connexion, la fragilité de certaines de ces « connexions » peut entraîner des problèmes critiques lors de la fabrication du circuit, en particulier lorsque les objets — par exemple deux segments de piste contigus ou une piste entrant dans une pastille ou un via — ne se touchent que très légèrement. Ces connexions sont souvent qualifiées de « mauvaises connexions », de « connexions de mauvaise qualité » ou de « connexions incomplètes ». Utilisez cette règle pour détecter ces connexions de mauvaise qualité.
Contraintes
Paramètres de contrainte de net non routé
| Règle par défaut | Requise |
| Routing completion | Cette règle vérifie l’état d’achèvement de chaque net relevant de son périmètre d’application (requête complète). Si un net est incomplet, chaque section achevée (sous-net) est répertoriée avec son taux d’achèvement du routage. Le taux d’achèvement du routage est défini comme suit :
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| Check for incomplete connections | Lorsque cette option est activée, les vérifications supplémentaires suivantes sont effectuées sur la connectivité entre les objets de conception concernés :
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| Identification des violations |
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| Interaction avec les autres règles | Certaines vérifications DRC nécessitent que la règle Net non routé soit activée pour les vérifications par lots afin de fonctionner. |
| Dans une conception d’électronique imprimée | En électronique imprimée, les transitions entre couches ne nécessitent not de via ; l’analyseur de nets reconnaît que le net n’est pas interrompu si un via est supprimé d’un net routé. Une carte est définie comme relevant de l’électronique imprimée lorsque l’option Printed Electronics est activée dans le gestionnaire d’empilage des couches. En savoir plus sur l’électronique imprimée. |
| Dans une conception utilisant le câblage par fils | Cette règle s’applique également au câblage par fils. Une violation se produit lorsqu’il n’existe aucune connexion entre les pastilles de puce, les fils de connexion et/ou les objets en cuivre d’un même net. |
| Application de la règle | DRC par lots. |
Broche non connectée
Cette règle détecte les broches auxquelles aucun net n’est affecté et qui ne sont reliées à aucune piste.
Contraintes
Paramètres des contraintes de broche non connectée
| Règle par défaut | Non requise |
| Paramètres | Aucun |
| Application de la règle | DRC en ligne et DRC par lots. |
Polygone modifié
Cette règle détecte les polygones qui sont toujours mis de côté et/ou qui ont été modifiés, mais dont le remplissage n’a pas encore été recalculé.
Contraintes
Paramètres des contraintes de polygone modifié
| Règle par défaut | Requise |
| Allow shelved | Si cette option est activée, tous les polygones relevant du périmètre d’application de cette règle de conception et actuellement mis de côté ne seront pas signalés comme étant en violation. |
| Allow modified | Si cette option est activée, tous les polygones relevant du périmètre d’application de cette règle de conception qui ont été modifiés, mais dont le remplissage n’a pas encore été recalculé, ne seront pas signalés comme étant en violation. |
| Application de la règle | DRC en ligne et DRC par lots. |
Ligne de fuite
Cette règle vérifie la distance de fuite entre les signaux ciblés sur la surface de la carte, en passant par les trous non métallisés et les découpes, ainsi qu’autour du bord de la carte.
Contraintes
Paramètres des contraintes de ligne de fuite
| Règle par défaut | Non requise. |
| Creepage distance | Une violation de règle est signalée lorsque la distance entre un point quelconque du premier objet et un point quelconque du second objet est inférieure ou égale à la distance spécifiée. |
| Ignore Internal Layers | Utilisez cette option pour vous assurer que la règle s’applique uniquement aux couches externes. |
| Apply to Polygon Pour | Utilisez cette option pour appliquer la règle aux polygones relevant de son périmètre d’application. |
| Comportement par défaut | La règle Ligne de fuite n’est pas activée par défaut pour la vérification des règles de conception en ligne ou par lots. Activez la vérification en ligne/par lots dans la boîte de dialogue Design Rule Checker Il peut également être nécessaire de configurer l’affichage des violations de règles. Les détails des violations (informations localisées sur les violations) et/ou la superposition des violations (mise en surbrillance de l’intégralité des objets en violation) sont activés sur la page PCB Editor – DRC Violations Display de la boîte de dialogue Preferences |
| Résultats | La règle identifie les points les plus proches sur les nets ciblés et vérifie la distance qui les sépare dans les plans X, Y et Z. |
| Pastille à trou oblong | Si une fente de la carte a été créée en plaçant une pastille, assurez-vous que l’option Plated est désactivée dans les propriétés de la pastille, car le logiciel considère que la paroi métallisée est conductrice et réduit la distance de fuite en conséquence. |
| Comportement des polygones | Si un polygone de cuivre et d’autres objets relèvent du périmètre d’application d’une règle de conception Ligne de fuite avec l’option Apply to Polygon Pour activée et d’une règle de conception d’isolement, les deux règles sont prises en compte et la valeur la plus élevée est appliquée lors du remplissage du polygone. Par exemple, si la valeur de contrainte de la règle Ligne de fuite est supérieure à celle de la règle d’isolement, cette valeur supérieure sera appliquée. |
| Application de la règle | DRC en ligne, DRC par lots et pendant le routage automatique. |
Espacement selon l’axe Z
Cette règle vérifie les espacements minimaux entre diverses primitives situées sur différentes couches de cuivre.
Contraintes
Paramètres des contraintes d’espacement selon l’axe Z
| Règle par défaut | Non requise. |
| Z-Axis Clearance | Une violation de règle est signalée lorsque la distance entre un point quelconque du premier objet et un point quelconque du second objet est inférieure ou égale à la distance spécifiée, lorsque ces deux objets sont placés sur des couches de cuivre différentes. |
| Affichage des violations | Lorsque l’affichage de Violation Details est activé sur la page PCB Editor – DRC Violations Display de la boîte de dialogue Preferences , le texte d’une violation dans l’espace de conception du PCB est présenté au format suivant :
où Ailleurs dans le logiciel, le format suivant est utilisé :
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| Prise en charge des polygones | La règle est prise en charge par les remplissages de polygones (pleins et hachurés) et les plans internes. Notez que des évidements sont créés dans les polygones uniquement lorsqu’une violation est détectée entre un polygone et des objets d’autres types (pistes, pastilles, etc.). Bien que les espacements et les violations soient détectés entre les remplissages de polygones sur différentes couches de signal, aucun évidement n’est créé automatiquement dans ce cas. |
| Prise en charge des couches de plan | Bien que les espacements et les violations soient détectés entre les objets (placés sur les couches de signal) et les plans internes (selon la distance la plus courte), ces violations doivent être corrigées manuellement. |
| Enregistrement dans un ancien format de fichier | Lors de l’ouverture d’un PCB contenant des règles/contraintes d’espacement selon l’axe Z définies dans une ancienne version d’Altium Designer ne prenant pas en charge cette fonctionnalité, ces règles seront perdues. |
| Application de la règle | DRC en ligne, DRC par lots. |


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