Configurando e executando uma DRC

Clique em Rules to Check na árvore à esquerda para exibir todos os tipos de regras de projeto disponíveis.

Para ordenar o conteúdo do lado direito da caixa de diálogo com base em um dos cabeçalhos, clique no cabeçalho correspondente. Por exemplo, na imagem acima, foi selecionado Category.

Use o menu de contexto acessado com o botão direito do mouse para habilitar ou desabilitar a configuração de várias regras:

Used On – habilitar a verificação se uma regra desse tipo tiver sido definida para esta placa

All On – habilitar a verificação de todos os tipos de regras

All Off – desabilitar a verificação de todos os tipos de regras

Execute o comando Tools » Design Rule Check para abrir a Design Rule Checker caixa de diálogo. Clique no botão Run Design Rule Check para executar uma DRC em lote, de acordo com as regras habilitadas para verificação em lote e as opções adicionais definidas para esse tipo de verificação.

O Monitor de integridade da PCB é um recurso que detecta possíveis falhas de projeto que podem não ser violações das regras de projeto detectadas pela DRC. As opções de verificação de integridade são configuradas no painel Properties (). Habilite esta opção para incluir esses resultados no relatório de DRC. Saiba mais sobre o Monitor de integridade da PCB.

Se uma regra de Rede não roteada tiver sido definida, habilite esta opção para incluir detalhes das sub-redes no relatório de DRC.

Habilite esta opção para relatar quaisquer pads SMT (tecnologia de montagem em superfície) que tenham sido perfurados por engano.

Planos interrompidos ocorrem quando uma área de um plano conectada a uma rede fica eletricamente desconectada do restante do plano. Um exemplo de situação em que isso pode ocorrer é quando um conector é posicionado sobre uma região de um plano dividido, mas não está conectado a esse plano. Se os vazios de isolamento ao redor dos pinos se unirem e cortarem completamente o cobre do plano, eles poderão efetivamente separar esse plano dividido em duas partes.

Cobre isolado refere-se a seções de cobre em um objeto polígono que não têm conectividade com a rede atribuída a esse polígono e que também ficam eletricamente desconectadas do plano original de origem. Um exemplo de situação em que isso pode ocorrer é um conector (não conectado ao plano) com pinos muito próximos, no qual os vazios ao redor dos pinos se unem e isolam áreas de cobre do restante do plano. Use o campo associado para especificar um valor para a área máxima permitida de cobre isolado, acima da qual se considera que há uma violação de regra (padrão = 100 sq. mils).

Para objetos sem rede atribuída

A sobreposição de violação é desenhada sobre as primitivas do projeto que apresentam uma violação. Selecione o estilo visual da sobreposição para especificar como as violações aparecem no espaço de projeto da PCB. A cor de substituição usada para destacar os objetos que apresentam uma violação é a cor de sistema DRC Error Markers , configurada na região System Colors da guia Layers and Colors do painel View Configuration (). As primitivas marcadas por uma sobreposição de violação são fáceis de localizar com o zoom reduzido.

• None (Layer Color) – A cor de substituição de DRC é ignorada, deixando visível apenas a cor padrão da camada ().

• Solid (Override Color) – A cor de substituição de DRC é usada, substituindo totalmente a cor padrão da camada ().

• Style A – A cor de substituição de DRC é usada na exibição de um padrão repetido de um ponto de exclamação dentro de um triângulo, deixando a cor padrão da camada também visível ().

• Style B – A cor de substituição de DRC é usada na exibição de um padrão repetido de uma cruz dentro de um círculo, deixando a cor padrão da camada também visível. Este é o estilo de sobreposição padrão ().

Esta opção determina como as sobreposições de violação do Estilo A ou B são exibidas à medida que você reduz o zoom:

• Base Pattern Scales – o padrão repetido da sobreposição de violação é dimensionado junto com o objeto à medida que você aumenta ou diminui o zoom.

• Layer Color Dominates – selecione para que a cor atribuída à camada se torne mais predominante à medida que você reduz o zoom, até que a cor da sobreposição deixe de ser perceptível.

• Override Color Dominates – selecione para que a cor de substituição atribuída à rede se torne mais predominante à medida que você reduz o zoom; nesse modo, as violações ficam muito evidentes. 

Use a região da grade para escolher o estilo de exibição usado para cada tipo de regra.

• Habilitar o campo Violation Details para um tipo de regra fará com que os gráficos personalizados de violação associados sejam usados para exibir as violações de DRC dessa regra. Por padrão, a opção de exibição Violation Details está habilitada para todos os tipos de regra.

• Habilitar o campo Violation Overlay  exibirá as violações usando o estilo de sobreposição selecionado acima na caixa de diálogo. Por padrão, a opção Violation Overlay está habilitada apenas para as regras Clearance, Width, Component Clearance, e Wirebonding.

• Clique com o botão direito em qualquer lugar na região da grade para acessar um menu de contexto com comandos para habilitar ou desabilitar rapidamente o uso de um tipo de exibição de violação para todos os tipos de regra (). Use esse menu para habilitar rapidamente a exibição de violações — usando gráficos detalhados ou estilos de sobreposição — apenas para as regras atualmente usadas neste projeto.

A maioria das regras de projeto que podem ser incluídas na verificação de regras de projeto on-line e/ou em lote tem um gráfico de detalhes de violação associado, que aparece no espaço de projeto quando uma determinada regra é violada, na(s) camada(s) envolvida(s) nessa violação.

Em alguns casos, o gráfico mostra não apenas onde a violação está ocorrendo, mas também por quê — exibindo o valor da restrição definido para a regra e indicando como a(s) primitiva(s) que apresenta(m) a violação está(ão) abaixo ou acima desse valor, por exemplo, em uma violação de Largura ou de Anel anular mínimo (). 

Os gráficos de outros marcadores de detalhes, incluindo aqueles usados para representar violações das regras Antenas de rede (), Curto-circuito (), Rede não roteada (), Definição de região, Pares de camadas e Vias sob SMD, são apenas representações gráficas, pois não há um valor de restrição definível a ser exibido.

As cores dos dois tipos de marcadores são configuradas na região System Colors da guia Layers and Colors do painel View Configuration (). Lembre-se de que, para que o tipo de exibição de violação seja usado, o ícone de visibilidade (à esquerda das amostras de cor) deve estar habilitado (); caso contrário, os detalhes de violação ou a sobreposição de violação associados não serão exibidos.

Quando a opção Force Batch Check está habilitada para um conjunto de regras, não apenas a regra aplicável de maior prioridade de cada tipo de regra é verificada, mas também a regra aplicável de maior prioridade de cada tipo de regra, dentro desse conjunto de regras, é verificada de forma forçada durante a DRC em lote. Essencialmente, a verificação forçada é executada em paralelo à DRC em lote normal, realizando uma execução adicional de DRC para cada conjunto de regras incluído na verificação forçada ().

Observe que as DRCs forçadas em lote são realizadas após a DRC 'normal' das regras aplicáveis. Se o número de violações detectadas durante a DRC 'normal' atingir o número especificado na opção Stop when n violations found da página Report Options da caixa de diálogo Design Rule Checker, a DRC será interrompida e a DRC forçada em lote não será iniciada.

Use as opções da página Rule Set to Check da caixa de diálogo Design Rule Checker para habilitar a verificação forçada de um conjunto de regras específico ().