Configurando e executando uma DRC

Configurando o DRC

A configuração para verificação de regras de projeto é realizada na caixa de diálogo Design Rule Checker, acessada por meio do comando Tools » Design Rule Check a partir de um documento PCB.

Usando DRC Online

A Verificação Online de Regras de Projeto é executada em segundo plano, em tempo real, sinalizando e/ou impedindo automaticamente violações das regras de projeto. Isso é especialmente útil ao rotear interativamente sua placa, para destacar imediatamente violações de afastamento, largura e segmentos paralelos. Para que uma regra esteja sujeita ao DRC Online, os três requisitos a seguir devem ser atendidos:

Se forem encontrados objetos que violem uma regra de projeto aplicável e habilitada para verificação online, eles serão destacados no espaço de projeto de acordo com as opções de exibição de violações definidas.

Usando DRC em Lote

É particularmente recomendável que uma verificação de regras de projeto em modo de lote seja sempre executada antes de gerar a arte-final. O DRC Online detecta apenas novas violações – violações criadas após o recurso ser ativado – enquanto o DRC em Lote permite executar manualmente uma verificação a qualquer momento durante o processo de projeto da placa. Portanto, embora bons projetistas conheçam o valor do DRC Online, eles também sabem que o projeto da placa deve começar e terminar com um DRC em Lote.

Habilite os tipos de regra para verificação em lote na caixa de diálogo Design Rule Checker, conforme necessário (consulte a seção Configurando o DRC ). Várias opções adicionais estão disponíveis ao executar um DRC em Lote, incluindo a capacidade de gerar um arquivo de relatório. Essas opções são acessadas clicando na pasta Report Options no painel em árvore de pastas da caixa de diálogo. Duas opções principais (destacadas na imagem a seguir) são:

• Create Report File - habilite esta opção para que um relatório seja gerado após executar um DRC em Lote para a placa. Habilite a subopção Report PCB Health Issues para incluir problemas detectados pelo PCB Health Check Monitor no relatório gerado.

  O relatório está em formato HTML e será nomeado como Design Rule Check - <PCBDocumentName>.html. Ele será aberto automaticamente como o documento ativo após a conclusão do processo de DRC em Lote.

• Create Violations - habilite esta opção para que as violações sejam destacadas no espaço de projeto de acordo com as opções de exibição de violações definidas. Essa opção também é necessária para que as violações apareçam listadas na região Violations do painel PCB Rules And Violations.

As outras opções disponíveis são:

• Sub-Net Details – se uma regra Un-Routed Net tiver sido definida, habilite esta opção para incluir detalhes de sub-redes no relatório DRC.

  A regra Un-Routed Net deve ser habilitada para verificação somente quando todas as conexões tiverem sido roteadas, já que uma linha de conexão é efetivamente um "circuito aberto".

• Verify Shorting Copper – habilite esta opção para verificar a integridade do cobre de curto-circuito em quaisquer componentes Net Tie usados no projeto. Essa verificação procura qualquer cobre não conectado em um componente (indicando que um pad não está curto-circuitando corretamente o(s) outro(s) pad(s)).

• Report Drilled SMT Pads – habilite esta opção para incluir no relatório DRC quaisquer pads SMT (Surface Mount Technology) que tenham sido perfurados erroneamente.

  Um pad SMT pode ser, por exemplo, um pino curto; contato plano; um dos elementos de uma matriz de esferas (BGA); uma terminação no corpo de um componente (passivos); ou um terminal curto em formato gull-wing (QFPs).

  Esta opção serve apenas para detectar pads SMT com furos definidos neles, o que era possível em versões legadas do software. Para verificar vias sob pads SMD, a regra Vias Under SMD (na categoria High Speed) deve ser adicionada ao projeto e habilitada para DRC em Lote.

• Report Multilayer Pads with 0 size Hole – habilite esta opção para incluir quaisquer pads multicamada inválidos encontrados no projeto. Um pad multicamada inválido é aquele cujo tamanho do furo é zero, o que de outra forma o tornaria um pad SMT.

• Stop when n violations found – use este campo para determinar o número máximo de violações que podem ser detectadas antes que o processo de DRC em lote seja interrompido (padrão = 500). Limitar o número de violações reportadas é uma estratégia fundamental para manter o processo de verificação gerenciável.

• Report Broken Planes – habilite esta opção para que o processo de verificação de regras em lote procure e relate planos interrompidos. Planos interrompidos ocorrem quando uma área de um plano que tem conectividade com uma net fica eletricamente desconectada do restante do plano. Um exemplo de onde isso pode ocorrer é um conector colocado sobre um plano dividido mas não conectado a ele. Os vazios ao redor dos pinos se unem para cortar completamente o cobre do plano, efetivamente dividindo-o em duas partes.

  Para verificar planos interrompidos, a regra Un-Routed Net (na categoria Electrical) deve estar habilitada para DRC em Lote.

• Report Dead Copper larger than – habilite esta opção para que o processo de verificação de regras em lote procure e relate regiões de cobre morto maiores do que a área especificada. Cobre morto refere-se a seções de cobre que não têm conectividade com uma net e que também ficam eletricamente desconectadas do plano pai original. Um exemplo de onde isso pode ocorrer é um conector (não conectado ao plano) com pinos muito próximos, em que os vazios ao redor dos pinos se unem para isolar áreas do cobre do plano do restante do plano. Use o campo associado para especificar um valor para a área máxima permitida de cobre morto, acima da qual será considerada uma violação de regra (padrão = 100 sq. mils).

  Para verificar cobre morto, a regra Un-Routed Net (na categoria Electrical) deve estar habilitada para DRC em Lote.

  Quando a opção Report Dead Copper larger than estiver habilitada (e a regra Un-Routed Net estiver habilitada para DRC em Lote), todos os objetos sem net atribuída, independentemente do tamanho, também serão reportados durante a verificação de regras em lote. Esse recurso está disponível definindo o valor da opção PCB.Rules.DeadCopperNoNet na caixa de diálogo Advanced Settings dialog para configurar a definição de detecção desejada, conforme mostrado abaixo. O valor padrão é 2.

  • 0 – não verificar nenhum.

  • 1 – verificar todos.

  • 2 – verificar todos, exceto Pads livres, objetos de Texto e objetos em Componentes.

  Além disso, quando a opção Report Dead Copper larger than estiver habilitada, objetos em camadas de cobre com uma net atribuída, mas não conectados a qualquer objeto pad da mesma net e não conectados a outros objetos da mesma net por linhas de conexão serão verificados (independentemente de a regra Un-Routed Net estar habilitada para DRC em Lote ou não). Esse recurso está em Open Beta e disponível quando a opção PCB.Rules.DeadCopperInNet está habilitada na caixa de diálogo Advanced Settings dialog.

• Report Starved Thermals with less than n% available copper – habilite esta opção para que o processo de verificação de regras em lote procure e relate conexões térmicas "estranguladas" maiores do que a porcentagem especificada. Térmicas são conexões a um plano com "recortes" de alívio térmico ao redor delas para reduzir a condução de calor para o cobre do plano. Uma térmica pode ficar "estrangulada" quando a área superficial dos raios de cobre que a conectam ao plano é reduzida por áreas de vazio. Esta opção também verifica a área superficial da térmica (não apenas os raios) em relação a quaisquer áreas de vazio que avancem sobre a térmica. Use o campo associado para especificar um valor para a porcentagem mínima permitida de cobre de conexão que deve permanecer, abaixo da qual será considerada uma violação de regra (padrão = 50%).

• Run Design Rule Check – clique neste botão para executar um DRC em Lote de acordo com as regras habilitadas para verificação em lote e com as opções adicionais definidas para esse tipo de verificação.

  Após a conclusão da verificação, todas as violações aparecerão no painel Messages.

Um DRC em modo de lote é iniciado clicando no botão Run Design Rule Check no canto inferior esquerdo da caixa de diálogo. Se você optou por isso, um relatório DRC será criado e aberto automaticamente (se configurado para isso) como o documento ativo na janela principal de projeto. O relatório lista cada regra testada conforme especificado na caixa de diálogo Design Rule Checker . Regras que não estão presentes no projeto não são testadas.

Relatórios DRC

Habilitar a opção Create Report File na caixa de diálogo Design Rule Checker dialog gerará um relatório DRC ao executar um DRC em Lote. As opções disponíveis na página PCB Editor - Reports page da caixa de diálogo Preferences permitem especificar o formato do relatório e se ele será exibido automaticamente após a geração.

Gere um relatório DRC como parte do processo de DRC em Lote.

Os formatos compatíveis são:

• TXT – gera o arquivo Design Rule Check - <PCBDocumentName>.drc.

• HTML – gera o arquivo Design Rule Check - <PCBDocumentName>.html.

• XML – gera o arquivo <PCBDocumentName>.xml.

O relatório lista cada regra que foi testada durante o processo de verificação em lote conforme especificado na caixa de diálogo Design Rule Checker. Cada violação localizada é listada com detalhes completos de quaisquer informações de referência, como camada, nome da net, designador do componente e número do pad, bem como a localização do objeto.

Opções de Exibição de Violações

Verificar o projeto em relação a regras de projeto especificadas é uma coisa, mas o que acontece quando uma ou mais dessas regras são violadas? Seja executando o Online DRC durante o projeto ou executando manualmente um Batch DRC, é necessário haver alguma indicação visual de onde tais violações de regras estão ocorrendo. O PCB Editor inclui poderosas opções de exibição de violações para indicar onde existem violações de forma clara e visual.

Gráficos Personalizados de Violação

A maioria das regras de projeto que pode ser incluída na verificação de regras de projeto Online e/ou Batch possui gráficos personalizados de violação associados, que aparecem no espaço de projeto quando uma regra específica é violada. Esses gráficos proporcionam um ambiente de DRC visualmente mais limpo. Quando uma regra de projeto específica é violada, os gráficos personalizados de violação associados (quando aplicável) são desenhados apenas na(s) camada(s) envolvida(s) nessa violação.

Em alguns casos, o gráfico mostra não apenas onde a violação está ocorrendo, mas também por quê — exibindo o valor de restrição definido para a regra e indicando como o(s) primitivo(s) causador(es) está(ão) abaixo ou acima desse valor.

Exemplo que ilustra os gráficos personalizados usados para violações de regras de largura e de anel anular mínimo.

Outros gráficos, incluindo os usados para representar violações das regras Net Antennae, Short-Circuit, Un-Routed Net, Room Definition, Layer Pairs e Vias Under SMD, serão um gráfico, pois não há valor de restrição definível a ser exibido.

Exemplos adicionais de gráficos personalizados de violação. Da esquerda para a direita: violação de Net Antennae; violação de Short-Circuit; violação de Un-Routed Net.

Sobreposição de Violação

Além dos gráficos personalizados de violação, uma 'sobreposição' de violações está disponível para configuração e uso. A sobreposição é desenhada sobre os primitivos do projeto. Você pode escolher qual padrão exibir nos primitivos a partir de uma seleção de estilos.

Use uma sobreposição de violação como alternativa aos gráficos personalizados de violação ao exibir violações de DRC.

Usar uma combinação dos dois tipos de exibição de violação pode ser útil para fornecer uma indicação 'grosseira' e 'fina' das violações. Quando estiver com o zoom afastado, a sobreposição de violação pode sinalizar onde existe uma violação; depois, aproxime para ver o detalhe fornecido pelo gráfico personalizado de violação associado.

Configurando as Preferências de Exibição de Violações

O controle sobre como as violações de DRC são exibidas — usando os gráficos personalizados de violação e/ou uma sobreposição de violação definida — é especificado na página PCB Editor - DRC Violations Display da caixa de diálogo Preferences.

Configure como as violações de DRC são exibidas no espaço de projeto — usando gráficos personalizados e/ou uma sobreposição de violação definida — como parte das preferências do software.

As opções disponíveis permitem:

• Escolher o estilo de sobreposição de violação usado por meio de Violation Overlay Style - os marcadores de erro podem ser exibidos de uma das quatro formas a seguir. Clique para selecionar seu estilo preferido:

  • None (Layer Color) - os marcadores de erro são exibidos na cor da camada e, portanto, não ficam visíveis.

  • Solid (Override Color) - os marcadores de erro são exibidos na cor da camada Error Marker.

  • Style A - os marcadores de erro são exibidos como um triângulo de aviso.

  • Style B - os marcadores de erro são exibidos como um ponto com uma cruz dentro.

• Determinar o comportamento de exibição da sobreposição de violação ao afastar o zoom usando Overlay Zoom Out Behavior - os marcadores de erro farão o seguinte à medida que você afastar o zoom:

  • Base Pattern Scales - os marcadores de erro são escalados independentemente do nível de zoom (o tipo de marcador é determinado pelo estilo de sobreposição de violação selecionado acima).

  • Layer Color Dominates - à medida que você afasta o zoom, os marcadores de erro tornam-se uma área sólida de cor na cor da camada.

  • Override Color Dominates - à medida que você afasta o zoom, os marcadores de erro tornam-se uma área sólida de cor na cor da camada Error Marker.

• Escolher o estilo de exibição usado, por regra, na região Choose DRC Violations Display Style. Habilitar a opção Violation Details para um tipo de regra usará os gráficos personalizados de violação associados para exibir as violações de DRC dessa regra. Habilitar a opção Violation Overlay exibirá as violações usando o estilo de sobreposição especificado. Por padrão, o estilo de exibição Violation Details está habilitado para todos os tipos de regra, e a exibição Violation Overlay Style está habilitada apenas para as regras Clearance, Width e Component Clearance.

  Clique com o botão direito dentro da grade para acessar um menu de comandos e habilitar ou desabilitar rapidamente o uso de um tipo de exibição de violação para todos os tipos de regra. Também estão disponíveis comandos para habilitar rapidamente a exibição de violações — gráficos detalhados ou estilos de sobreposição — apenas para as regras atualmente usadas no projeto.

Definindo a Coloração de Violações

Para fornecer maior flexibilidade ao exibir violações de regras no espaço de projeto, os dois tipos de exibição de violação — detalhes da violação (gráficos personalizados de violação) e sobreposição de violação — têm cores de sistema associadas separadas. Isso permite diferenciar os dois usando cores diferentes e distintas. A atribuição de cores é realizada na seção System Colors na aba Layers & Colors do painel View Configuration:

• Violation Details – usa a cor de sistema Violation Markers (para violações dispensadas usando esse estilo de exibição, usa a cor de sistema Waived Violation Markers).

• Violation Overlay – usa a cor de sistema DRC Error Markers (para violações dispensadas usando esse estilo de exibição, usa a cor de sistema Waived DRC Error Markers).

Especifique cores diferentes para os dois tipos de exibição de violação e habilite/desabilite sua exibição conforme necessário.