Creating Circuit Connectivity in Your Schematics

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Altium Essentials: Creating Hierarchy

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Es sind die Komponenten und ihre Verbindungen untereinander, die Ihre einzigartige elektronische Schaltung bilden. Im Schaltplan erstellen Sie die logische Darstellung Ihres Designs, indem Sie die Komponentenpins miteinander verbinden; beim Entwurf der Leiterplatte platzieren Sie die physischen Komponenten und erzeugen dieselbe Konnektivität durch das Routing.

Wenn Sie lernen, wie Sie Ihr Design strukturieren und Konnektivität erstellen, könnten die folgenden Seiten hilfreich sein.

Erfahren Sie mehr über Validating Your Design Project

Erfahren Sie mehr über Multi-sheet & Hierarchical Designs

Erfahren Sie mehr über Creating a Multi-channel Design

Erfahren Sie mehr über Bundling Multiple Nets into Buses & Signal Harnesses

Erfahren Sie mehr über Design Synchronization

Physische und logische Konnektivität

Im Schaltplan können Sie diese Konnektivität erzeugen, indem Sie einen Draht von einer Komponente zur anderen ziehen – dies wird als physische Konnektivität bezeichnet.

Sie können auch einen Pin mit einem anderen verbinden, indem Sie an jedem Komponentenpin einen kurzen Draht und ein Netzlabel platzieren. Die Software erkennt diese beiden Netzabschnitte und verbindet sie zu einem einzigen Netz. Diese Art der Konnektivität wird als logische Konnektivität bezeichnet.

Die physische Konnektivität ermöglicht es dem Benutzer, jedem Draht beim Studium der Schaltung zu folgen, aber viele Drähte können zu einem dichten und unübersichtlichen Schaltplan führen. Netzlabels hingegen reduzieren die Anzahl der Verdrahtungen, aber der Benutzer muss das Blatt durchsuchen, um alle möglichen Verbindungen zu finden. Als Entwickler können Sie frei entscheiden, welches Konnektivitätsmodell am besten zu Ihrem Design passt, einschließlich einer Mischung aus beiden Techniken.

Animated image showing the difference between physical connectivity and logical connectivity

Platzieren Sie Drähte, um physische Konnektivität zu erzeugen, oder verwenden Sie Netzlabels, um logische Konnektivität zu erzeugen.

Neben der Erstellung logischer Konnektivität within auf einem Schaltplanblatt gibt es auch Objekte zur Erstellung logischer Konnektivität between zwischen Schaltplanblättern. Wie diese Konnektivität erstellt wird, hängt davon ab, wie Sie Ihren Schaltplan strukturieren: entweder als flaches Design oder als hierarchisches Design. Mehr dazu weiter unten.

Es gibt eine Reihe verschiedener Netzkennungen, die für Verbindungen zwischen Blättern verwendet werden können.
Es gibt eine Reihe verschiedener Netzkennungen, die für Verbindungen zwischen Blättern verwendet werden können.

Connectivity Insight

Die Funktion Altium Designer Connectivity Insight (Teil der Funktion Design Insight) zeigt eine sofortige Ansicht der Verbindungsbeziehungen innerhalb eines Projekts an. Dargestellt als Dokumentbaum mit optionalen Schaltplanvorschauen bieten die auswählbaren Elemente eine schnelle und visuelle Möglichkeit, durch die Konnektivitätsstruktur eines Projekts zu navigieren.

Im Standardzustand zeigt die Funktion Connectivity Insight Folgendes an:

  • Die zugehörigen Netzverbindungsinformationen, wenn der Cursor über ein Schaltplan-Konnektivitätsobjekt (Draht, Port usw.) bewegt wird.
  • Eine baumbasierte Vorschaukarte der Konnektivität, wenn Alt+Double-click für das Objekt verwendet wird.

Ergänzt wird diese Funktionalität durch eine Funktion, die aufgerufen wird, indem Sie den Mauszeiger über ein Objekt bewegen, das zu einem Signalnetz gehört, und dann Ctrl+Alt drücken. Dadurch wird eine auswählbare Baumansicht geöffnet. Klicken Sie im Baum auf das gewünschte Blatt, um schnell zu diesem Dokument zu springen. 

Diese Funktion kann auf der Seite System - Design Insight des Preferences Dialogs aktiviert/deaktiviert werden, indem die Option Mouse Hover für den Eintrag Document Tree aktiviert/deaktiviert wird.

Die Netzkonnektivität im gesamten Design kann auch in allen Schaltplänen hervorgehoben werden, indem Sie die Taste Alt gedrückt halten, während Sie ein Netz durch Klicken auf einen Draht auswählen (Alt+Click).
Um alle elektrisch verbundenen Objekte für einen gewählten Punkt in der Schaltung auszuwählen, können Sie den Befehl Edit » Select » Connection aus den Hauptmenüs oder den Befehl Select Connection auf dem Active Bar verwenden. Nachdem Sie auf ein Objekt geklickt haben, dessen verbundene elektrische Objekte ausgewählt werden sollen, werden alle Objekte ausgewählt, die elektrisch mit diesem gewählten Objekt verbunden sind; gleichzeitig wird ein Filter angewendet, der alle anderen Objekte auf dem Blatt abdunkelt.

Objekte zum Erzeugen von Konnektivität

Der Schaltplaneditor enthält die folgenden Objekte, die zum Erzeugen von Konnektivität verwendet werden. Zusammenfassend werden diese Objekte als net identifiers bezeichnet.

Netzkennung Funktion
Bus Wird verwendet, um eine Gruppe von Netzen zu bündeln, zum Beispiel Data[0..7]. Netze müssen fortlaufend nach einem bestimmten Benennungsschema benannt werden (z. B. Data0, Data1, ... Data7). Diese Benennung bestimmt dann den Busnamen, zum Beispiel Data[0..7].
Bus Entry Grafisches Hilfsmittel, das das Herausführen zweier unterschiedlicher Netze von gegenüberliegenden Seiten einer Buslinie unterstützt, ohne einen Kurzschluss zwischen den beiden Netzen zu erzeugen. In anderen Situationen nicht erforderlich.
OffSheet Connector Wird verwendet, um ein Netz von einem Schaltplanblatt mit einem anderen Blatt zu verbinden (nicht innerhalb desselben Blatts). Unterstützt nur horizontale Konnektivität (flache Designs). OffSheet Connectors haben im Vergleich zu Ports einen eingeschränkten Funktionsumfang.
Net Label Eine Netzkennung, die verwendet wird, um Konnektivität zu anderen Net Labels mit demselben Namen auf demselben Schaltplanblatt zu erzeugen. Das Netz wird automatisch durch das Net Label benannt. Net Labels können auf Komponentenpins, Drähten und Bussen platziert werden. Beachten Sie, dass Net Labels nicht zwischen Blättern verbinden, es sei denn, die Projektoptionen sind so konfiguriert, dass ein Net Identifier Scope von Global verwendet wird.
Pin Pins werden im Schaltplansymboleditor platziert, um die physischen Pins auf der Komponente darzustellen. Nur ein Ende des Pins ist elektrisch aktiv; dieses wird manchmal als das aktive Ende des Pins bezeichnet.
Port Wird verwendet, um ein Netz von einem Schaltplanblatt zu einem anderen zu verbinden. Die Konnektivität kann in einem hierarchischen Design vertikal oder in einem flachen Design horizontal sein (vertikale und horizontale Designs werden weiter unten erläutert). Portnamen werden zur Benennung von Netzen verwendet, wenn die Option Allow Ports to Name Nets auf der Registerkarte Options des Dialogs Project Options  aktiviert ist. In diesem Fall verbinden Ports auch innerhalb eines Schaltplanblatts, sie verbinden sich jedoch nicht mit Net Labels gleichen Namens (mehr erfahren).
Power Port Erzeugt Konnektivität zu jedem anderen Power Port mit demselben Namen im gesamten Schaltplanprojekt, unabhängig von der Designstruktur. Das Netz wird automatisch durch den Power Port benannt. Dieses Netz kann bei Bedarf auf ein bestimmtes Schaltplanblatt lokalisiert werden (mehr erfahren).
Sheet Entry Wird innerhalb eines Sheet Symbols platziert, um Konnektivität zu einem Port gleichen Namens auf dem Child Sheet dieses Sheet Symbols zu erzeugen. Sheet Entries werden als Netznamen verwendet, wenn die Option Allow Sheet Entries to Name Nets auf der Registerkarte Options des Dialogs Project Options  aktiviert ist.
Signal Harness Wird verwendet, um beliebige Kombinationen von Netzen, Bussen und Signal Harnesses niedrigerer Ebene zu bündeln.
Wire Ein elektrisches Designprimitive in Form einer Polylinie, das verwendet wird, um elektrische Verbindungen zwischen Punkten in einem Schaltplan herzustellen. Ein Wire entspricht einem physischen Draht.
  • Verschiedene Arten von Netzkennungen mit demselben Namen verbinden sich nicht automatisch miteinander. Dies hängt davon ab, wie die Optionen zur Netzbenennung konfiguriert sind. Diese Optionen werden weiter unten erläutert.

  • Beachten Sie, dass Netznamen, die durch Netzkennungen definiert werden, nicht zwischen Groß- und Kleinschreibung unterscheiden. Wenn beispielsweise zwei Drähte mit den Netzlabels abc und ABC versehen werden, werden sie demselben Netz abc zugewiesen (wenn die Net Identifier Scope des Projekts dies zulässt).

  • Vermeiden Sie die Verwendung des Apostrophs (') am Ende eines Netznamens, da dieses Zeichen ein funktionaler Operator in der Abfragesprache ist und daher ein Fehler auftreten kann, weil nach diesem Zeichen ein weiterer Parameter erwartet wird.

Wie die Designstruktur die Konnektivität beeinflusst

Related page: Mehrblatt- und hierarchische Designs

Wenn das Design nicht auf ein einzelnes Schaltplanblatt passt, kann es auf mehrere Blätter verteilt werden. Es gibt zwei unterschiedliche Modelle zum Organisieren und Erzeugen der Konnektivität in einem Mehrblatt-Schaltplan: entweder als flaches Design, das Sie sich wie ein großes Schaltplanblatt vorstellen können, das in mehrere kleinere Blätter aufgeteilt wurde, oder als hierarchisches Design, bei dem die Blätter in einer Großeltern-Eltern-Kind-Struktur miteinander verknüpft sind.

Mehrblatt-Designs werden umgesetzt, indem auf dem übergeordneten Blatt ein Sheet Symbol platziert wird, das das untergeordnete Blatt repräsentiert und mit ihm verknüpft ist, wie in der Abbildung unten gezeigt.

Sheet Symbols repräsentieren untergeordnete Blätter (und verknüpfen mit ihnen). In einem flachen Design kann diese Struktur nur eine Ebene tief sein; in einem hierarchischen Design gibt es keine Begrenzung der Tiefe.
Sheet Symbols repräsentieren untergeordnete Blätter (und verknüpfen mit ihnen). In einem flachen Design kann diese Struktur nur eine Ebene tief sein; in einem hierarchischen Design gibt es keine Begrenzung der Tiefe.

Was bestimmt also genau, ob ein Design flach oder hierarchisch ist? Dies geschieht durch Festlegen des Net Identifier Scope, um zu definieren, wie die Konnektivität von Blatt zu Blatt erzeugt werden soll. Stellen Sie dies auf der Registerkarte Options des Dialogs Project Options  ein.

Es ist wichtig zu beachten, dass ein Projekt bei hierarchischen Designs nur ein einziges oberstes Blatt enthalten kann. Alle anderen Quelldokumente müssen durch Sheet Symbols referenziert werden. Bei der Designvalidierung kann die Prüfung Multiple Top Level Documents violation check verwendet werden, um zu kennzeichnen, wenn dies nicht der Fall ist. Außerdem darf kein Sheet Symbol auf das Blatt verweisen, auf dem es sich befindet, oder auf ein Blatt weiter oben in der Hierarchie, da dies eine nicht auflösbare Schleife in der Struktur erzeugt.

Flaches Design

Related page: Mehrblatt- und hierarchische Designs

Ein Design wird als flaches Design bezeichnet, wenn die Konnektivität direkt von einem Blatt zu einem anderen Blatt erzeugt wird. Sie verläuft nicht über Sheet Symbols auf dem übergeordneten Blatt. In einem flachen Design repräsentieren die Sheet Symbols lediglich die untergeordneten Blätter (und referenzieren sie). Alle Blätter im Design erscheinen auf derselben Ebene im Bereich Projects, da es keine Hierarchie gibt. Beide folgenden Abbildungen zeigen ein flaches Design.

Flache Designs sind einfacher zu erstellen. Ein flaches Design kann ein oberstes Blatt mit einem Sheet Symbol für jedes untergeordnete Blatt enthalten, dies ist jedoch optional, da dieses oberste Blatt nicht zur Erzeugung der Blatt-zu-Blatt-Konnektivität verwendet wird. Bei einem kleinen Design mit nur zwei oder drei Schaltplanblättern könnten Sie entscheiden, dass ein oberstes Blatt keinen Mehrwert bietet. Wenn die Anzahl der Blätter steigt, kann ein oberstes Blatt dem Leser helfen, die Funktionalität des Schaltungsdesigns anhand der Anordnung der logischen Blöcke (Sheet Symbols) auf dem Blatt zu verstehen.

Dasselbe Design, dargestellt ohne oberstes Blatt (links) und mit oberstem Blatt (rechts) – beide sind Beispiele für ein flaches Design.  Projects panel showing a simple project that is a flat design, with a top sheet
Dasselbe Design, dargestellt ohne oberstes Blatt (links) und mit oberstem Blatt (rechts) – beide sind Beispiele für ein flaches Design.

In einem flachen Design können die Verbindungen zwischen den Blättern durch Ports, Offsheet Connectors, Power Ports und Net Labels erstellt werden, wie in der obigen Abbildung mit der Lupe gezeigt. Der empfohlene Ansatz ist, Net Labels within jedes Blatt und Ports zum Verbinden between Blätter zu verwenden. Ports bieten mehr Funktionen als Off-Sheet Connectors, einschließlich der Möglichkeit, Port Cross References hinzuzufügen, wodurch jedem Port ein SheetName[GridReference] hinzugefügt wird, das auf einen passenden Port auf einem anderen Blatt verweist, wie in der folgenden Abbildung gezeigt.

Es gibt keine Begrenzung für die Anzahl der Blätter in einem flachen Design.

Port Cross References wurden neben jedem Port hinzugefügt und geben das Zielblatt sowie die Gitterreferenz für den passenden Port an.
Port Cross References wurden neben jedem Port hinzugefügt und geben das Zielblatt sowie die Gitterreferenz für den passenden Port an.

Ein Design ist flach, wenn die Konnektivität direkt von einem Blatt zu einem anderen Blatt erfolgt. Dieses Konnektivitätsverhalten wird durch Festlegen des Net Identifier Scope auf Automatic, Flat oder Global definiert. Beachten Sie, dass Sie die Option Automatic nicht verwenden können, wenn Sie eine Mischung aus Ports und Net Labels zur Erzeugung der Blatt-zu-Blatt-Konnektivität verwenden möchten. In diesem Fall müssen Sie Net Identifier Scope manuell auf Global setzen.

Hierarchisches Design

Main page: Mehrblatt- und hierarchische Designs

Ein Design wird als hierarchisch bezeichnet, wenn die Blatt-zu-Blatt-Konnektivität von einem Sheet Symbol nach unten zu dem untergeordneten Blatt erfolgt, auf das dieses Sheet Symbol verweist. Auf Netzebene wird die Konnektivität zwischen einem Sheet Entry in diesem Sheet Symbol und einem Port mit demselben Namen wie der Sheet Entry auf dem untergeordneten Blatt erzeugt. Diese Art der Konnektivität wird auch als vertikale Konnektivität bezeichnet, da die erzeugte Blatt-zu-Blatt-Konnektivität nur nach oben und unten zwischen einem übergeordneten Blatt und seinem untergeordneten Blatt verläuft.

In einem hierarchischen Design erfolgt die Konnektivität auf Netzebene von einem Sheet Entry auf dem übergeordneten Blatt nach unten zu einem passenden Port auf dem untergeordneten Blatt.
In einem hierarchischen Design erfolgt die Konnektivität auf Netzebene von einem Sheet Entry auf dem übergeordneten Blatt nach unten zu einem passenden Port auf dem untergeordneten Blatt.

Hierarchische Designs haben zwei wesentliche Stärken.

  1. Die erste ist die Möglichkeit, dem Leser die Funktionalität des Designs durch die Strukturierung der Schaltplanblätter und deren Darstellung als logische Blöcke (Sheet Symbols) zu vermitteln. Der Schaltplan auf oberster Ebene stellt das Design als eine Menge hochrangiger Funktionsblöcke dar, wobei die Anordnung der Blöcke ihren Platz im traditionellen Links-nach-rechts-, Eingangs-zu-Ausgangs-Fluss der Gesamtschaltung widerspiegelt. Diese Blöcke können bei Bedarf weiter in kleinere Blöcke unterteilt werden, sodass die Schaltpläne auf der untersten Ebene, die die Komponenten enthalten, eine relativ einfache Struktur mit einer geringen Anzahl an Komponenten haben können. Da jedes Blatt relativ einfach ist, kann die tatsächliche Blattgröße klein gehalten werden, was beim Drucken des Schaltplans ein großer Vorteil ist.
  2. Der andere große Vorteil ist, dass sich ein Signal in einem hierarchischen Design im Allgemeinen viel leichter verfolgen lässt, da der Leser nur einen Sheet Entry auf dem übergeordneten Blatt mit dem Port auf dem untergeordneten Blatt abgleichen muss und das Signal dann entlang der Verdrahtung innerhalb jedes Blatts verfolgen kann.

Der Aufbau eines hierarchischen Designs erfordert zusätzlichen Aufwand. Die Sheet Symbols benötigen Sheet Entries, und das oberste Blatt muss verdrahtet werden, um die Signale von einem Sheet Symbol zum anderen zu führen. Die Software enthält ein Werkzeug, das hilft, die Sheet Entries mit den Ports des untergeordneten Blatts zu synchronisieren (Design » Synchronize Sheet Entries and Ports für alle Sheet Symbols oder Rechtsklick auf ein Sheet Symbol und dann  Sheet Symbol Actions » Synchronize Sheet Entries and Ports für ein einzelnes Sheet Symbol wählen). Außerdem enthält sie Werkzeuge, um ein größeres Design in kleine Abschnitte zu zerlegen (Edit » Refactor » Move Selected Subcircuit to Different Sheet). Weitere Informationen zu diesen Umstrukturierungs- und Refactoring-Werkzeugen finden Sie auf der Seite Design Refactoring.

Ein hierarchisches Design kann beliebig tief sein und eine beliebige Anzahl von Schaltplanblättern enthalten.

Ein Design ist hierarchisch, wenn die Blatt-zu-Blatt-Konnektivität nur zwischen Sheet Entries auf dem übergeordneten Blatt und passenden Ports auf dem untergeordneten Blatt besteht. Dieses Konnektivitätsverhalten wird durch Festlegen des Net Identifier Scope auf Automatic, Hierarchical oder Strict Hierarchical definiert.

Mehrkanal-Design

Main article: Erstellen eines Mehrkanal-Designs

Es ist nicht ungewöhnlich, dass ein elektronischer Entwurf wiederholte Schaltungsabschnitte enthält. Das kann ein Stereoverstärker oder ein 64-Kanal-Mischpult sein. Dieser Entwurfstyp wird vollständig unterstützt durch einen Funktionsumfang, der als multi-channel design bezeichnet wird. In einem Mehrkanal-Design erfassen Sie die wiederholte Schaltung einmal und weisen die Software dann an, sie zu wiederholen – entweder durch das Platzieren mehrerer Sheet Symbols, die alle auf dasselbe untergeordnete Schaltblatt verweisen, oder durch das Konfigurieren eines einzelnen Sheet Symbols, sodass das referenzierte untergeordnete Schaltblatt die erforderliche Anzahl von Malen wiederholt wird. Der kompilierte Entwurf wird im Speicher des Computers erweitert, wobei alle Komponenten und Verbindungen entsprechend dem benutzerdefinierten Benennungsschema in der erforderlichen Anzahl wiederholt werden.

Links sind vier Sheet Symbols zu sehen, die alle auf dasselbe untergeordnete Blatt (PortIO.SchDoc) verweisen. Rechts wird InputChannel.SchDoc achtmal durch das Repeat Schlüsselwort wiederholt.  An example of a multi-channel design where the child schematic is repeated by including the Repeat keword in its Sheet Symbol
Links sind vier Sheet Symbols zu sehen, die alle auf dasselbe untergeordnete Blatt (PortIO.SchDoc) verweisen. Rechts wird InputChannel.SchDoc achtmal durch das Repeat Schlüsselwort wiederholt.

Der von Ihnen erfasste logische Entwurf wird niemals tatsächlich abgeflacht; er bleibt immer ein Mehrkanal-Schaltplan. Wenn Sie ihn auf das PCB-Layout übertragen, werden die physischen Komponenten und Netze in der erforderlichen Anzahl vervielfacht, und Sie haben vollen Zugriff auf die Cross-Probing- und Cross-Selecting-Werkzeuge für Working Between the Schematic and the Board. Im PCB-Editor gibt es außerdem ein Werkzeug, um Platzierung und Routing eines Kanals auf alle anderen Kanäle zu übertragen, mit der Möglichkeit, einen gesamten Kanal einfach zu verschieben und neu auszurichten. Weitere Informationen zum Mehrkanal-Design finden Sie im Dokument multi-channel design

Ein Mehrkanal-Design muss hierarchisch sein, da die Software dieses Strukturmodell verwendet, um die Kanäle im Speicher zu instanziieren.

Für ein Mehrkanal-Design setzen Sie Net Identifier Scope auf Automatic, Hierarchical oder Strict Hierarchical.

Die Duplizierung von Komponenten und Netzen wird von der Software anhand des Benennungsschemas aufgelöst, das auf der Registerkarte Multi-Channel der Project Options Dialogbox ausgewählt wurde.

Festlegen des Net Identifier Scope

Dialog page: Optionen für das Projekt

Die Software verwendet die aktuelle Einstellung von Net Identifier Scope , um festzulegen, wie die Konnektivität zwischen den Schaltplanblättern erstellt wird. Net Identifier Scope wird auf der Registerkarte Options  der Dialogbox Project Options  konfiguriert (Project » Project Options).

Wählen Sie den Modus Net Identifier Scope, passend zur Struktur Ihres Entwurfs.
Wählen Sie den Modus Net Identifier Scope, passend zur Struktur Ihres Entwurfs.

Das Verhalten der Optionen Global, Flat und Hierarchical ist in den folgenden Abbildungen dargestellt.

Einfache Beispiele dafür, wie Konnektivität für jede der drei Hauptmodi erstellt wird: Global, Flat, Hierarchical. Configuring the Net Identifier Scope, example of what connects with the Flat option Configuring the Net Identifier Scope, example of what connects with the Hierarchical option
Einfache Beispiele dafür, wie Konnektivität für jede der drei Hauptmodi erstellt wird: Global, Flat, Hierarchical.

Neben den drei oben genannten Optionen gibt es auch eine Option Automatic. Im Allgemeinen ist es besser, Net Identifier Scope auf Automatic gesetzt zu lassen. Die Software wählt dann anhand der Struktur der Blätter und des Vorhandenseins bzw. Fehlens von Ports und Sheet Entries die am besten geeignete der drei Optionen aus.

Wenn auf Automatic gesetzt, wählt die Software automatisch aus, welcher der drei Hauptmodi für Netzkennungen verwendet wird, basierend auf den folgenden Kriterien:

  • Wenn es auf dem obersten Blatt Sheet Entries gibt, wird Hierarchical verwendet.
  • Wenn es keine Sheet Entries gibt, aber Ports vorhanden sind, wird Flat verwendet.
  • Wenn es weder Sheet Entries noch Ports gibt, wird Global verwendet.

Der Modus Strict Hierarchical lokalisiert alle Power Ports auf jedes Blatt. In diesem Modus müssen Sie alle Versorgungs- und Masse-Netze auf jedem untergeordneten Blatt mithilfe von Ports und Sheet Entries verdrahten. Sie können dies auch für ausgewählte Blätter tun, ohne den Modus Strict Hierarchical zu verwenden, indem Sie dennoch Sheet Entry(s) + Port(s) für die Power-Netze platzieren, die Sie lokalisieren möchten. Erfahren Sie mehr über Power Nets.

Wie Netze benannt werden

Jedes Mal, wenn Sie einen Draht zwischen Komponentenpins platzieren, erzeugen Sie Konnektivität. Jedes Netz im Entwurf erhält einen Namen. Wenn Sie keinen Netzbezeichner platziert haben, der zur Benennung des Netzes verwendet werden kann, benennt die Software dieses Netz anhand eines der Pins im Netz, zum Beispiel NetR7_1 , wie in der folgenden Abbildung gezeigt. Wenn der Komponentendesignator später geändert wird, wird auch dieser systemgenerierte Netzname geändert, und diese Änderungen müssen zwischen Schaltplan und PCB übertragen werden, damit alles synchron bleibt.

Netzen ohne Netzbezeichner wird ein systemgenerierter Name zugewiesen, der auf einem der Pins im Netz basiert.
Netzen ohne Netzbezeichner wird ein systemgenerierter Name zugewiesen, der auf einem der Pins im Netz basiert.

Net Labels benennen immer das Netz, an das sie angehängt sind. Der Standard-Anknüpfungspunkt ist die linke untere Ecke des Net Labels, die während des Verschiebens durch ein kleines Kreuz angezeigt wird.

Bei anderen Netzbezeichnern benennen diese das Netz, wenn die entsprechende Option im Abschnitt Netlist Options auf der Registerkarte Options der Dialogbox Project Options  aktiviert ist.

Verschiedene Arten von Netzbezeichnern werden nicht automatisch miteinander verbunden. Zum Beispiel wird ein Port namens  nicht mit einem Net Label namens  verbunden, selbst wenn die Option IntaIntaAllow Ports to Name Nets in der Dialogbox Project Options aktiviert ist. Sie müssen durch einen Draht verbunden werden. Ein Beispiel ist in den folgenden Abbildungen dargestellt.

  

Mehrere Netzbezeichner auf einem Netz

Sie können nicht mehrere Net Labels mit unterschiedlichen Namen auf demselben Netz innerhalb eines Schaltplanblatts haben. Diese Situation wird während der Validierung erkannt und als Fehler markiert. Es ist jedoch zulässig, mehrere Netzbezeichner auf einem Netz auf verschiedenen Blättern zu haben, auf denen das Netz erscheint.

Diese Möglichkeit erlaubt Ihnen:

  • den Namen eines Netzes auf verschiedenen Ebenen der Hierarchie zu ändern, um seine Funktion auf diesem Blatt besser widerzuspiegeln.
  • ein untergeordnetes Schaltplanblatt wiederzuverwenden, ohne die Netze darauf umbenennen zu müssen.

Die Standardeinstellung geht davon aus, dass mehrere Netzbezeichner nicht zulässig sind. Wenn sie während der Validierung erkannt werden, wird eine Warnung ausgegeben. Wenn Sie sie für Ihren Entwurf benötigen, müssen Sie entweder:

  • die Einstellung der Fehlerprüfung Nets with multiple names auf der Registerkarte Error Reporting der Dialogbox Project Options ändern oder
  • bestimmte Warnungen unterdrücken, indem Sie auf jeder Warnung einen No ERC Marker platzieren und dann Specific Violations  im No ERC mode des Properties Panels auswählen, um die zu unterdrückenden Fehler festzulegen. Beachten Sie, dass No-ERC-Marker platziert werden können, indem Sie mit der rechten Maustaste auf eine im MessagesPanel aufgeführte Warnung klicken oder mit der rechten Maustaste auf die gewellte farbige Linie, die einen Verstoß auf dem Schaltplanblatt markiert. Form und Farbe können im PropertiesPanel geändert werden, wenn der No-ERC-Marker ausgewählt ist.

Optionen zur Steuerung der Benennung der Netze

Dialog page: Project Options

Letztlich kann jedes Netz auf dem PCB nur einen Namen haben (ein PCB-Netz kann nicht zwei Namen haben – außer Sie verbinden absichtlich zwei Netze mit einem Net Tie). Die Software löst Netze mit mehreren Namen automatisch so auf, dass sie im Projekt nur einen einzigen Namen haben, aber es ist möglicherweise nicht der Name, den Sie erwarten. Im Abschnitt Netlist Options der Registerkarte Options der Dialogbox Project Options  stehen mehrere Optionen zur Verfügung, um zu steuern, wie der Name ausgewählt wird. Weitere Details zu jeder Option finden Sie auf der Dialogseite Project Options.

Ein guter Ansatz zum Festlegen dieser Optionen besteht darin, die Optionen Allow Ports to Name Nets und Higher Level Names Take Priority zu aktivieren. Kombinieren Sie dies mit einer sinnvollen Verwendung von Net Labels auf wichtigen Netzen auf jedem Blatt, um sicherzustellen, dass alle wichtigen Netze, einschließlich derjenigen, die sich über mehrere Blätter erstrecken, benannt sind und dass die auf den übergeordneten Schaltplänen vergebenen Namen auf den untergeordneten Schaltplänen verwendet werden.

Wenn mehrere Optionen zur Netzbenennung aktiviert sind, gilt für die Benennung von Netzen folgende Priorität:

  • Wenn die Option Power Port Names Take Priority deaktiviert ist, lautet die Reihenfolge: Net Labels, Power Ports, Ports, Pins.
  • Wenn die Option Power Port Names Take Priority aktiviert ist, lautet die Reihenfolge: Power Ports, Net Labels, Ports, Pins.

Zwei getrennte Netze mit demselben Namen

Ein weiteres Problem bei der Netzbenennung kann auftreten, wenn derselbe Netzname auf verschiedenen Schaltplanblättern verwendet wurde, um unterschiedliche Netze zu kennzeichnen. Dies wird während der Validierung durch die Fehlerprüfung Duplicate Nets erkannt. Sie können einen Entwurf nicht auf das PCB übertragen, solange dieser Zustand vorliegt. Diese beiden getrennten Netze würden während der Entwurfsübertragung zu einem einzigen PCB-Netz zusammengeführt.

Diese Situation kann gelöst werden, indem die Option Append Sheet Numbers to Local Nets auf der Registerkarte Options der Dialogbox Project Options aktiviert wird. Wenn diese Option aktiviert ist, wird an alle lokalen Netze der Wert des Parameters SheetNumber an ihren Namen angehängt, wie in den folgenden Abbildungen gezeigt.

Example of how a duplicated net name, Input, appears on the schematic Editor tab  Example of how a duplicated net name, Input, appears on the schematic compiled tab
Da das Net Label Input auf mehreren Blättern verwendet wurde, wurde die Option Append Sheet Numbers to Local Net aktiviert, um einen Duplicate Nets-Fehler zu verhindern.
Die Auswirkung davon ist durch Klicken auf die Registerkarte des kompilierten Blatts zu sehen (rechtes Bild); beachten Sie, dass _2 an den Netznamen angehängt wurde.

Die Append Sheet Numbers to Local Nets Option funktioniert nur, wenn jedem Schaltplanblatt eine eindeutige SheetNumber zugewiesen wurde. Der Parameter SheetNumber wird für jedes Schaltplanblatt auf der Registerkarte Parameters im Modus Document Options der Properties panel zugewiesen. Alternativ zur manuellen Vergabe einer eindeutigen Nummer für jedes Schaltplanblatt können Sie den Befehl Tools » Annotation » Number Schematic Sheets ausführen, der den Dialog Sheet Numbering for Project öffnet. Dieser Dialog kann verwendet werden, um allen Blättern eindeutige SheetNumbers (ein einfacher numerischer Wert für jedes Blatt) und DocumentNumbers (typischerweise für die firmeninterne Dokumentnummerierung verwendet) zuzuweisen.

Absichtliches Verbinden zweier Netze

Es gibt Situationen, in denen Sie zwei unterschiedliche Netze absichtlich verbinden müssen. Dabei handelt es sich nicht einfach um ein Benennungsproblem. Es geht darum, dass zwei Netze aufgrund einer Designanforderung kurzgeschlossen werden müssen. Ein Beispiel wäre, wenn Sie eine analoge Masse und eine digitale Masse kontrolliert miteinander verbinden müssen.

Dies wird erreicht, indem die beiden Netze über eine Net-Tie-Komponente verbunden werden. Eine Net-Tie-Komponente ist nichts anderes als ein kontrollierter Kurzschluss, mit dem Sie die Position auf der Leiterplatte festlegen können, an der die Netze verbunden werden. Im Schaltplan hat die Net-Tie-Komponente zwei oder mehr Pins, wobei jeder Pin mit einem der kurzzuschließenden Netze verbunden ist. Die Eigenschaft Component Type der Komponente ist auf Net Tie gesetzt, wie unten gezeigt.

Eine Net-Tie-Komponente, die im Schaltplan verwendet wird, um einen einzelnen Takt auf zwei FPGA-Taktpins zu routen.
Eine Net-Tie-Komponente, die im Schaltplan verwendet wird, um einen einzelnen Takt auf zwei FPGA-Taktpins zu routen.

Beachten Sie, dass die Pins im Schaltplan not miteinander verdrahtet sind (sie sind im Schaltplan nicht kurzgeschlossen), aber innerhalb des PCB-Footprints are miteinander verbunden sind.

Auf der PCB-Seite hat der Footprint dieselbe Anzahl an Pads wie das Schaltplansymbol Pins hat, mit Kupfer dazwischen. Im Beispielbild unten wird dies erreicht, indem zwei quadratische Pads mit einem Leiterbahnsegment verbunden werden. Dies erfolgt innerhalb des Footprints im PCB-Bibliothekseditor. Die PCB-Eigenschaft Component Type ist ebenfalls auf Net Tie gesetzt.

Die Software ignoriert automatisch Kurzschlüsse, die innerhalb einer Net-Tie-PCB-Komponente erzeugt werden, daher wird kein DRC-Fehler erstellt.

Dieselbe Net-Tie-Komponente auf der PCB; die Pads (ausgewählt) im Net-Tie-Footprint sind mit einer Leiterbahn kurzgeschlossen.
Dieselbe Net-Tie-Komponente auf der PCB; die Pads (ausgewählt) im Net-Tie-Footprint sind mit einer Leiterbahn kurzgeschlossen.

Wenn eine Net-Tie-Komponente verwendet wird, um zwei unterschiedliche Netze zu verbinden, behält jedes Netz im gesamten Schaltplan und auf der PCB seinen eigenen Namen.

  • Beim Erstellen des Net-Tie-Symbols und des Footprints gibt es zwei Net-Tie-Component Type-Modi: einen, um das Net Tie in die BOM aufzunehmen (zum Beispiel, wenn das Net Tie ein Kurzschluss-Jumper ist), und einen anderen, um es aus der BOM auszuschließen (wenn das Net Tie einfach nur eine Kupferverbindung ist) – wählen Sie den erforderlichen Component Type.
  • Beim Routen des Net Tie auf der Leiterplatte kann jeder der Routing-Modi verwendet werden, um away von einem Net-Tie-Pad zu routen. Um into zu einem Net-Tie-Pad zu routen, müssen Sie in den Modus Ignore Obstacle wechseln.

Demonstration des Routens einer Net-Tie-Komponente

Versorgungsnetze

Das Standardverhalten der Einstellungen besteht darin, davon auszugehen, dass Versorgungsnetze global sind, d. h. dass sie auf jedem Schaltplanblatt verfügbar sein sollen. Um auf ein Versorgungsnetz zuzugreifen, platzieren Sie einen Power Port mit dem erforderlichen Netznamen und verdrahten dann die Komponenten mit diesem Power Port. Wenn das Design kompiliert wird, werden alle Pins, die mit jedem Versorgungsnetz verbunden sind, über alle Blätter im Projekt hinweg verbunden.

Der Netzname bestimmt, mit welchem Netz ein Power Port verbunden ist, nicht der Stil des Symbols – die drei hervorgehobenen Power Ports sind alle mit dem GND-Versorgungsnetz verbunden.
Der Netzname bestimmt, mit welchem Netz ein Power Port verbunden ist, nicht der Stil des Symbols – die drei hervorgehobenen Power Ports sind alle mit dem GND-Versorgungsnetz verbunden.

Lokalisieren eines Versorgungsnetzes – global

Wie bereits erwähnt, können Versorgungsnetze in einem hierarchischen Design für jedes Schaltplanblatt lokalisiert werden, indem die Option Strict Hierarchical für den Net Identifier Scope ausgewählt wird. Dieser Ansatz lokalisiert alle Versorgungsnetze auf jedem Blatt, sodass sie manuell miteinander verdrahtet werden müssen, wobei derselbe Ansatz wie bei Signalnetzen verwendet wird. Wenn sie nicht miteinander verdrahtet werden, gibt es für jedes auf jedem Schaltplanblatt vorhandene Versorgungsnetz einen Duplicate Net Name-Fehler. Außerdem müssen Sie die Einstellungen der Connection Matrix anpassen, damit Ports mit Power Ports verbunden werden dürfen.

Wenn Net Identifier Scope auf Strict Hierarchical gesetzt ist, muss
Wenn Net Identifier Scope auf Strict Hierarchical gesetzt ist, muss jedes Versorgungsnetz zu jedem Blatt verdrahtet werden, auf dem es verwendet wird.

Verbinden eines lokalisierten Versorgungsnetzes zwischen Blättern

Sie verbinden ein Versorgungsnetz, das in einem hierarchischen Design lokalisiert wurde, auf dieselbe Weise wie jedes andere Netz: von einem Port auf dem Child Sheet zu einem Sheet Entry im Sheet Symbol auf dem Parent Sheet. Beachten Sie, dass diese Technik bei Versorgungsnetzen nur einzelne Versorgungsnetze unterstützt, nicht Versorgungsnetze, die zu einem Bus gebündelt wurden ().

Wenn Sie ein Multi-Channel-Design erstellen und jedem Kanal mithilfe der Anweisung Repeat ein eindeutiges, individuelles Versorgungsnetz zuweisen möchten (wie unten gezeigt), wird dies unterstützt, weil Sie nur ein Netz über die Kombination aus Sheet Entry und Port in jeden Kanal führen. Solange das Design nur versucht, ein einzelnes Versorgungsnetz von Parent zu Child über jede Kombination aus Sheet Entry und Port zu verbinden, wird die Netzliste korrekt erstellt.

Lokalisierte Versorgungsnetze können in einem Multi-Channel-Design an jeden Kanal verteilt werden, wenn sie als einzelne Netze in der Hierarchie nach oben und unten geführt werden, nicht als Bus.Lokalisierte Versorgungsnetze können in einem Multi-Channel-Design an jeden Kanal verteilt werden, wenn sie als einzelne Netze in der Hierarchie nach oben und unten geführt werden, nicht als Bus.

Wenn Sie lieber mehrere Versorgungsnetze zu einem Bus bündeln und diesen Bus durch die Designhierarchie übertragen möchten, müssen diese Netze Standardnetze sein; sie können nicht über Power Ports verbunden werden.

Lokalisieren eines Versorgungsnetzes – individuell

Ein bestimmtes Versorgungsnetz in einem hierarchischen Design (d. h. in einem Design mit dem auf Net Identifier Scope gesetzten Hierarchical oder in einem Design, das Sheet Entries auf dem obersten Blatt enthält und bei dem der Net Identifier Scope auf Automatic gesetzt ist – mehr dazu unter Setting the Net Identifier Scope) kann auch auf einem bestimmten Blatt lokalisiert werden, indem der Power Port auf diesem Schaltplanblatt mit einem Port verdrahtet wird.

Hier wurde das 3V3-Versorgungsnetz nur für dieses Blatt lokalisiert, daher muss es auch auf dem Parent Sheet manuell verdrahtet werden. Die Netze GND und 5V bleiben globale Versorgungsnetze.
Hier wurde das 3V3-Versorgungsnetz nur für dieses Blatt lokalisiert, daher muss es auch auf dem Parent Sheet manuell verdrahtet werden. Die Netze GND und 5V bleiben globale Versorgungsnetze.

Versorgungsnetze und versteckte Versorgungspins

Ältere Versionen von Altiums Designsoftware enthielten Funktionen und Optionen zur Unterstützung der Verwendung versteckter Schaltplan-Komponentenpins. Diese Funktion war nützlich, wenn ein Design ein einzelnes Versorgungsnetz und ein einzelnes Massennetz hatte, da dadurch alle Versorgungspins auf allen Bauteilen automatisch mit ihren jeweiligen Netzen verbunden werden konnten, indem diese Versorgungspins ausgeblendet wurden. Besonders beliebt war dies bei mehrteiligen Komponenten, da Sie die Versorgungspins dieser Komponenten im Schaltplan nicht anzeigen mussten.  

Heute haben elektronische Designs typischerweise mehrere Versorgungs- und Massennetze. Diese Netze werden nicht einfach nur zu den relevanten Versorgungspins geroutet; die Stromversorgung ist heute ein kritischer Aspekt eines erfolgreichen Leiterplattendesigns. 

Da sich die Art und Weise des Entwurfs von power delivery networks verändert hat, ist auch der Bedarf, Komponentenpins ausblenden zu können und sie von der Software automatisch verbinden zu lassen, stark zurückgegangen – bis zu dem Punkt, an dem die meisten Entwickler diese Praxis ablehnen. Aus diesem Grund unterstützt die Software das Definieren eines Pins als verborgen und das Vorabzuweisen seines Netznamens nicht mehr. Ältere Projekte, die diesen Designansatz verwenden, erzeugen beim Öffnen in der neuesten Version von Altiums Designsoftware weiterhin eine korrekte Netzliste.

Dynamische Kompilierung

Related page: Validieren Ihres Designprojekts

Wenn Sie zwei Pins mit einem Draht verbinden, formulieren Sie Ihre Designabsicht, erzeugen aber noch kein tatsächliches Netz. Das Netz wird erst erstellt, wenn das Projekt kompiliert wird. Neben dem Extrahieren von Details über die Komponenten und deren Verbindungen extrahiert die Kompilierung auch detaillierte parametrische Informationen zu Komponenten und Design. Das kompilierte Modell des Projekts wird als Unified Data Model bezeichnet.

Das Design-Datenmodell wird nach jeder Benutzeraktion durch dynamische Kompilierung inkrementell aktualisiert – dadurch entsteht das sogenannte Dynamic Data Model (DDM). Es gibt keine manuelle Kompilierung des Projekts; alles geschieht automatisch. Das Design-Konnektivitätsmodell wird nach jeder Benutzeraktion dank dynamischer Kompilierung inkrementell aktualisiert. Für ein Designprojekt erfüllt der automatische Kompilierungsprozess drei Funktionen:

  1. Instanziiert die Designhierarchie.
  2. Stellt die Netzkonnektivität zwischen allen Designblättern her.
  3. Erstellt ein internes Dynamic Data Model (DDM) des Designs.

Dadurch wird sichergestellt, dass alle vorgenommenen Designänderungen sofort im Navigator und im Projects panel widergespiegelt werden.

Um auf logische, elektrische und zeichnerische Fehler zwischen dem DDM und den Compiler-Einstellungen zu prüfen, müssen Sie das Projekt validieren. Dieser Befehl wird aufgerufen, indem Sie den Befehl Project » Validate Project  in den Hauptmenüs wählen oder im Projects panel mit der rechten Maustaste auf den Eintrag eines Projekts klicken und dann den Befehl Validate Project aus dem Kontextmenü auswählen.  

Alle vom Compiler erkannten Verstöße werden als Warnungen und/oder Fehler im Messages panel aufgeführt. Der Compiler verwendet beim Prüfen der Quelldokumente auf Verstöße die auf den Registerkarten Error Reporting und  Connection Matrix des Dialogs Project Options definierten Optionen (je nach Projekttyp).

Das Dynamic Data Model

Ein grundlegendes Element der Software ist das Unified Data Model (UDM). Durch die automatische Instanziierung der dynamischen Kompilierung wird ein einziges, zusammenhängendes Modell erstellt, das im Zentrum des Designprozesses steht. Auf die Daten innerhalb des Modells kann von den verschiedenen Editoren und Diensten innerhalb der Software zugegriffen werden, einschließlich Schaltplan und PCB, und sie können dort bearbeitet werden. Anstatt für jede der verschiedenen Designdomänen einen separaten Datenspeicher zu verwenden, ist das UDM so strukturiert, dass es alle Informationen aus sämtlichen Aspekten des Designs aufnehmen kann, einschließlich der Komponenten und ihrer Konnektivität. Dieses einzelne, zusammenhängende Modell, das im Zentrum des Designprozesses steht, wird als Ergebnis der dynamischen Designkompilierung erstellt. Das bedeutet, dass das Unified Data Model ab dem Moment verfügbar ist, in dem ein Projekt geöffnet wird, und keine zusätzliche manuelle Kompilierung erforderlich sein sollte – ein echtes Dynamic Data Model (DDM). Daher wird das Modell nach jeder Benutzeraktion inkrementell aktualisiert (kompiliert). Sie können Inhalte in Ihrem Schaltplanentwurf frei platzieren, verdrahten, neu anordnen, umbenennen, hinzufügen und löschen.

Der PCB-Design-Kompilierungsprozess wird durch Code außerhalb der Schaltplan- und PCB-Editoren verwaltet. Dieser Ansatz bietet eine Reihe von Vorteilen, wobei der größte darin besteht, dass das Unified Data Model des Designs außerhalb der einzelnen Schaltplan- und PCB-Editoren liegt. Das UDM enthält detaillierte Beschreibungen jeder Komponente im Design und wie diese miteinander verbunden sind.

Die Software verwaltet die Konnektivitätsdaten über Schaltplan und PCB hinweg.
Die Software verwaltet die Konnektivitätsdaten über Schaltplan und PCB hinweg.

Die folgenden Bereiche und Vorgänge erfordern keine zusätzlichen manuellen Aktionen im Hinblick auf die Designkompilierung, da die Kompilierung dynamisch erfolgt:

  • Navigator und Projects-Panel
  • ActiveBOM
  • Durchführen eines ECO
  • Cross-Probing
  • Netzfarbhervorhebung
  • Pin-Tausch
  • Komponenten-Querverweis

Um die Projektansicht und das Navigator-Panel nach der dynamischen Kompilierung zu aktualisieren, verwenden Sie den Befehl Refresh im Rechtsklick-Menü der Panels Projects und Navigator. Um die Projektansicht und das Navigator-Panel nach der dynamischen Kompilierung automatisch zu aktualisieren, aktivieren Sie die Option Schematic.DynamicCompiler.Navigator.Autorefresh im Dialog Advanced Settings.

Platzieren Sie eine Kompiliermaske auf hide Bereiche des Designs, die noch nicht für die Fehlerprüfung oder die Übertragung an den PCB-Editor bereit sind. Wenn Sie bereit sind, klicken Sie auf das Steuerelement, um die Maske zu reduzieren und so die Schaltung freizugeben, damit sie in den Kompilierungsprozess und die Designübertragung einbezogen wird.

Kompiliermasken gehören zu einer Klasse von Objekten, die als Design-Direktiven bezeichnet werden. Verwenden Sie diese, um dem Schaltplan Anweisungen auf Design-Ebene hinzuzufügen, zum Beispiel: Zugehörigkeit zu einer Netzklasse, Kennzeichnung einer Stelle, an der der Compiler einen bestimmten Verstoß ignorieren soll, Kennzeichnung einer Gruppe von Netzen als Differenzialpaare usw. Bewegen Sie den Mauszeiger über das Bild, um eine Demonstration einer Kompiliermaske zu sehen.

Wie interagieren Sie also mit dem Unified Data Model, zum Beispiel um ein Netz durch das Design zu verfolgen? Das tun Sie über das Navigator-Panel.

Untersuchen der Konnektivität

Panel page: Navigator-Panel

Wenn das Design groß ist und sich über viele Blätter erstreckt, kann es schwierig werden, die Konnektivität im Design nachzuverfolgen und zu überprüfen. Zur Unterstützung dieses Prozesses können Sie das Navigator-Panel verwenden. Das Panel bietet eine Ansicht des gesamten kompilierten Designs. 

Der grundlegende Ansatz zur Verwendung des Panels ist:

  • Legen Sie das Navigationsverhalten fest, indem Sie oben im Panel auf die Schaltfläche  Ellipsis button on the Navigator panel, click to configure the navigation preferences klicken, um den Dialog Preferences zu öffnen und Ihre bevorzugte Highlight Methods zu aktivieren. Alternativ können Sie im Panel mit der rechten Maustaste auf das gewünschte Objekt klicken und die Menüoptionen verwenden, um das Navigationsverhalten zu konfigurieren, wie im Bild unten gezeigt.
  • Legen Sie den Umfang Ihrer Navigation im Bereich Documents for des Panels fest; um das gesamte Design zu durchsuchen, wählen Sie Flattened Hierarchy.
  • Klicken Sie im Abschnitt Instance der Liste auf eine Komponente, um zu dieser Komponente zu springen, die Komponente zu erweitern oder zu einem Pin zu springen.
  • Klicken Sie im Abschnitt Net /Bus auf ein Netz oder einen Bus, um zu diesem Netz oder Bus zu springen.
  • Halten Sie beim Klicken die Taste Alt gedrückt, um zu diesem Objekt sowohl im Schaltplan als auch auf dem PCB zu springen.

Klicken Sie im Navigator-Panel auf eine Komponente oder ein Netz, um diese Komponente bzw. dieses Netz zu lokalisieren und die Konnektivität durch das Design zu verfolgen. Klicken Sie mit der rechten Maustaste, um auf Anzeigeoptionen zuzugreifen. Bewegen Sie den Mauszeiger über das Bild, um zu sehen, wie gleichzeitig zu einer Komponente im Schaltplan und auf dem PCB navigiert wird (halten Sie beim Klicken im Alt-Panel Navigator gedrückt, um das PCB-Objekt einzubeziehen).
Klicken Sie im Navigator-Panel auf eine Komponente oder ein Netz, um diese Komponente bzw. dieses Netz zu lokalisieren und die Konnektivität durch das Design zu verfolgen. Klicken Sie mit der rechten Maustaste, um auf Anzeigeoptionen zuzugreifen. Bewegen Sie den Mauszeiger über das Bild, um zu sehen, wie gleichzeitig zu einer Komponente im Schaltplan und auf dem PCB navigiert wird (halten Sie beim Klicken im Alt-Panel Navigator gedrückt, um das PCB-Objekt einzubeziehen).

Navigieren von Komponenten auf der Leiterplatte

Neben dem Lokalisieren von Komponenten im Schaltplan und auf dem PCB (wenn Alt gedrückt gehalten wird) über das Navigator-Panel können Sie auch Pins/Komponenten/Netze/Busse/Harnesses auf dem PCB direkt aus dem Schaltplan heraus navigieren.

Wenn Sie beispielsweise klicken, um eine Komponente im Schaltplan zu lokalisieren, können Sie dieselbe Komponente auch auf dem PCB lokalisieren.

Gehen Sie dazu wie folgt vor:

  • Aktivieren Sie die Option Selecting in Highlight Methods sowie Ihre bevorzugten Optionen im Abschnitt Cross Select Mode auf der Seite System - Navigation des Dialogs Preferences.
  • Aktivieren Sie Cross Selection (Tools » Cross Select Mode) sowohl im Schaltplan- als auch im PCB-Editor.

Diese Optionen konfigurieren das Navigations- und Cross-Selection-Verhalten.
Diese Optionen konfigurieren das Navigations- und Cross-Selection-Verhalten.

Wenn Sie nun Pins/Komponenten/Netze/Busse/Harnesses im Schaltplan auswählen, werden diese Objekte auch auf dem PCB ausgewählt, wie im Bild unten gezeigt.

Wenn Komponenten und Netze im Schaltplan ausgewählt werden, werden diese Objekte auch auf dem PCB ausgewählt. Cross Selection funktioniert auch vom PCB zum Schaltplan.
Wenn Komponenten und Netze im Schaltplan ausgewählt werden, werden diese Objekte auch auf dem PCB ausgewählt. Cross Selection funktioniert auch vom PCB zum Schaltplan.

Suchen nach Komponenten und Netzen in der Projektstruktur

Navigieren Sie durch die Struktur im Panel, um eine interessante Komponente oder ein interessantes Netz zu finden, und doppelklicken Sie dann auf das Objekt, um die Instanz(en) dieses Objekts in den Schaltplandokumenten des Projekts anzuzeigen. Verwenden Sie die Optionen auf der Seite System - Navigation des Dialogs Preferences, um das Hervorhebungsverhalten von Objekten festzulegen (Zoom, Abdunkeln, Auswählen usw.).

Klicken Sie mit der rechten Maustaste in den Designbereich und wählen Sie die Option Clear Filter, um die Objekthervorhebung/-auswahl im Schaltplan- oder PCB-Editor zu entfernen.

Die Navigation von Projektobjekten ist auch im Navigator-Panel verfügbar, das eine detaillierte hierarchische Struktur von Designobjekten und den zugehörigen Daten bereitstellt. Die Voreinstellungen auf der Seite System - Navigation bestimmen das Objekthervorhebungsverhalten sowohl des Project- als auch des Navigator-Panels.

Verbindungshervorhebung

Die Option zur Konnektivitätsnavigation zeigt die Verbindungsbeziehungen eines im Projects-Panel ausgewählten Objekts an. Doppelklicken Sie auf einen Eintrag, z. B. ein Netz, in der Objekthierarchieliste des Panels, um dessen Verbindungen im Schaltplan hervorzuheben.

Die Vorschaufunktion wird durch die Option Connectivity Graph im Abschnitt Highlight Methods der Seite System – Navigation des Dialogs Preferences aktiviert. Wählen Sie zusätzlich die Option Include Power Parts, um auch die Konnektivität von Power-Objekten zu sehen, die dem ausgewählten Objekt zugeordnet sind.

Globale Netzhervorhebung

Die Netzkonnektivität im gesamten Design kann in allen Schaltplänen hervorgehoben werden, indem Sie beim Auswählen eines Netzes durch Klicken auf einen Draht die Alt-Taste gedrückt halten (Alt+Click). Alle Schaltplaninstanzen des Netzes werden hervorgehoben, während andere Objekte abgeblendet werden, um die Signal-/Power-Ausbreitung im Design mit einer einzigen einfachen Aktion sichtbar zu machen.

Die Netzhervorhebung wird durch Klicken auf freien Raum aufgehoben, und ihr Verhalten wird durch die Einstellungen Highlight Methods auf der Seite System - Navigation des Dialogs Preferences bestimmt. Beachten Sie, dass das Deaktivieren der Option Dimming die Funktion zur Netzhervorhebung ausschaltet.

Cross Probing und Cross Selecting

Neben der Möglichkeit, von einem Editor zum anderen auszuwählen (Cross Selection), unterstützt Altium Designer auch Cross Probing. Cross Probing hat zwei Modi: kontinuierlich (im Quell-Editor bleiben) und Jump-to (zum Ziel-Editor springen). Sie können auch aus verschiedenen Panels und Dialogen heraus Cross-Probing durchführen, zum Beispiel aus dem Messages-Panel und dem Dialog Engineering Change Order. Weitere Informationen finden Sie auf der Seite Cross Probing and Selecting.

Konfigurieren der Farbe von Netzen

Main page: Anwenden von Farbe auf Netze

Um den Schaltplan besser lesbar zu machen und die Arbeit mit Netzen und Leiterbahnen im PCB-Editor zu erleichtern, kann Farbe auf die Verdrahtung im Schaltplan sowie auf die PCB-Netze und Leiterbahnen angewendet werden.

Im Schaltplaneditor kann einem Netz oder Bus mithilfe der Befehle im Untermenü View » Set Net Colors eine Hervorhebungsfarbe zugewiesen werden, wie im Bild unten gezeigt. Diese Farben können jederzeit über den Befehl Update PCB an den PCB-Editor übertragen werden.

Im PCB-Editor werden die Standardfarbe und Sichtbarkeit von Connection Lines im Abschnitt System Colors des PCB-View Configuration panel konfiguriert. Beachten Sie, dass diese Standardfarbe angewendet wird, wenn die Netze erstellt werden (während der anfänglichen Designübertragung aus dem Schaltplan); die Farbe vorhandener Verbindungslinien ändert sich nicht, wenn diese Option geändert wird.

Im PCB-Editor wird die jedem Netz zugewiesene Farbe im Modus Nets mode des PCB-Panels angezeigt. Achten Sie auf die Farbe hinter dem Kontrollkästchen neben dem Netznamen, wie in der unteren rechten Ecke des Bildes unten gezeigt.

Die Farbe wird immer auf die ungerouteten Netze (Verbindungslinien) angewendet. Um die Farbe auch auf gerouteten Netzen anzuzeigen, aktivieren Sie das Kontrollkästchen neben dem Netznamen im PCB-Bereich und konfigurieren Sie die Anzeigeoptionen auf der Seite Board Insight Color Overrides des Dialogs Preferences. Im folgenden Bild ist die Override-Farbe Base Pattern auf Solid gesetzt und Zoom Out Behavior auf Override Color Dominates.

Die im Schaltplan angewendeten Netzfarben werden mit dem Befehl Update PCB auf die PCB übertragen. Konfigurieren Sie die PCB Color Override-Funktionen, um zu steuern, wie sie auf der Leiterplatte angezeigt werden.Die im Schaltplan angewendeten Netzfarben werden mit dem Befehl Update PCB auf die PCB übertragen. Konfigurieren Sie die PCB Color Override-Funktionen, um zu steuern, wie sie auf der Leiterplatte angezeigt werden.

Drücken Sie F5, um die Funktion Net Color Override sowohl im Schaltplan- als auch im PCB-Editor ein-/auszuschalten. Möglicherweise müssen Sie zusätzlich eine Bildschirmaktualisierung durchführen (End).

Ändern der Farbe der PCB-Netze

Es ist nicht immer möglich, Farbe auf die Verdrahtung im Schaltplan anzuwenden und diese auf die PCB zu übertragen. In diesem Fall kann im PCB-Editor dennoch Farbe auf Verbindungslinien und Leiterbahnen angewendet werden. Um die Farbe eines Netzes nach der Übertragung des Designs zu ändern, doppelklicken Sie im Modus Nets des Bereichs PCB auf den Netznamen. Die Farbe eines einzelnen Netzes kann im Dialog Edit Net dialog bearbeitet werden.

Um die Farbe mehrerer Netze zu ändern, verwenden Sie den Modus Nets des Bereichs PCB:

  • Verwenden Sie die standardmäßigen Windows-Mehrfachauswahltechniken (Shift+click oder Ctrl+click), um mehrere Netzklassen oder mehrere einzelne Netze auszuwählen.
  • Klicken Sie mit der rechten Maustaste auf ein ausgewähltes Objekt und wählen Sie im Kontextmenü den Befehl Change Net Color, um den ausgewählten Netzen eine neue Farbe zuzuweisen.
  • Klicken Sie ein zweites Mal mit der rechten Maustaste und wählen Sie Display Override » Selected On, um die Farb-Override-Funktion für die ausgewählten Netze zu aktivieren.

Verbessern Sie die Sichtbarkeit von Netzen, indem Sie die Farbe ihrer Verbindungslinien ändern und die Anzeige-Override-Funktion aktivieren.
Verbessern Sie die Sichtbarkeit von Netzen, indem Sie die Farbe ihrer Verbindungslinien ändern und die Anzeige-Override-Funktion aktivieren.

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