制御インピーダンスを持つPCB上でのインタラクティブ配線

デバイスのスイッチング速度が高まるにつれて、制御インピーダンス配線はデジタル設計者にとって重要なテーマとなっています。このページでは、Signal Integrity解析エンジンを使用してコンポーネントのインピーダンスを整合させる方法と、PCBエディタにおける制御インピーダンス配線機能について紹介します。

エンジニアリングの世界では、こんな言い方があります。デジタル設計に携わる電子技術者には2種類しかいない――シグナルインテグリティの問題をすでに経験した人と、これから経験する人です。ほんの数年前までは、シグナルインテグリティという言葉は専門家向けのものであり、高速設計でのみ対処すればよいものでした。しかし、そうした高速設計で使われていたデバイスのスイッチング速度は、もはや特別なものではありません。急速に標準になりつつあります。集積回路技術の進歩によってトランジスタのサイズが小さくなるにつれ、スイッチング速度は上がっていきます。そして、このスイッチング速度こそがデジタル信号の完全性に影響を与えるのです。

幸いなことに、設計の基本原則に従い、設計を制御インピーダンス基板として実装することで、多くの潜在的なシグナルインテグリティ問題は回避できます。これを実現するには、特定の設計ツール機能が必要です。リンギングや反射の問題が起こり得るネットを検出する解析ツールと、適切な配線インピーダンスを実現できる基板設計ツールが必要になります。Altium Designer のPCBエディタには、これらの機能が備わっています。

このページでは、シグナルインテグリティ問題の原因と、基板がその影響を受ける可能性が高いかどうかを理解できるようにします。また、潜在的なSI問題を最小限に抑えるために必要な2つの設計アプローチ――コンポーネントのインピーダンス整合と、制御インピーダンス配線――についても説明します。

配線が回路の一部になるとき

デバイスのスイッチング速度が上がるにつれて、プリント基板設計者と製造業者に求められるものも増えていきます。信号のスイッチングエッジの長さが、それを伝送するPCBトレースの長さより短くなると、そのトレースは回路の一部として扱う必要があります。そのトレースはインピーダンスを持ち、これはcharacteristic impedance (Zo)と呼ばれます。

これらの追加的な回路要素の影響を管理する最善の方法は、特性インピーダンスが全長にわたって一定になるようにトレース配線を設計することです。この手法はcontrolled impedance routingと呼ばれます。

トレース配線のインピーダンスは、次の要素によって決まります。

• Cross-sectional area of the trace - 幅、高さ（銅厚）、およびエッチング工程で形成されるトレース側面の傾斜によって決まります。
• Distance from the trace to the reference plane(s) - 信号エネルギーのリターンパスは、信号そのものの経路と同じくらい重要です。このリターンパスは、隣接する基準プレーン上で信号経路に沿って流れます。
• Properties of the surrounding materials - 信号のエネルギーはトレースの銅の中だけに存在するわけではありません。表皮効果により、トレースを取り囲む誘電体材料の中も伝わります。誘電体材料の誘電率は、その誘電体がそのエネルギーの流れにどの程度影響するかを示します。

   
Simbeorインピーダンス計算機は、指定したインピーダンスを実現するために必要な幅を計算します。

制御インピーダンス配線は必要か？

制御インピーダンス配線に本当に気を配る必要があるのか、と思うかもしれません。

理想的な状況では、コンポーネントの出力ピンから出たエネルギーはすべてPCB上の接続トラックに結合され、PCB配線を通って反対側の負荷入力ピンへ流れ、その負荷に吸収されます。もしエネルギーのすべてが負荷に吸収されなければ、残ったエネルギーはPCB配線内に反射して戻り、ソース出力ピンへ向かって流れる可能性があります。この反射エネルギーは元の信号と相互作用し、極性に応じて信号に加算または減算され、リンギングを引き起こします。リンギングが十分に大きい場合、信号の完全性に影響し、予測不能で誤った回路動作を招くことがあります。

では、これが起こる可能性があるかどうかは、どう判断すればよいのでしょうか。ソースピンが、信号が負荷ピンに到達する前にエッジ遷移を完了できる場合、設計が反射エネルギーの影響を受ける条件がそろっています。SI問題が起こりやすいかどうかを判断するためによく使われる経験則に、「立ち上がり時間の1/3ルール」があります。このルールでは、トレース長が立ち上がり時間に相当する長さの1/3を超えると、反射（リンギング）が発生し得るとされます。ソースピンの立ち上がり時間が1nSecであれば、0.33nSecを超える配線長（FR4で約2インチ）は伝送線路として扱う必要があり、シグナルインテグリティ問題の候補となります。デバイスの立ち上がり時間がこの程度で、かつこの長さの配線が必要になると分かっているなら、PCB上でシグナルインテグリティ問題が発生する可能性があります。

インピーダンスをどのように制御するか？

エネルギーがソースと負荷の間で反射を繰り返す状況を、どうすれば避けられるのでしょうか。答えは、インピーダンスを整合させることです。インピーダンス整合により、すべてのエネルギーがソースから配線へ、さらに配線から負荷へと結合されるようになります。インピーダンスを考慮して基板を配線することを制御インピーダンス配線と呼び、言い換えれば、インピーダンスが管理された基板は制御インピーダンスPCBと呼ばれます。

インピーダンス整合を実現するには、2つの明確な要素があります。1つ目はコンポーネントの整合、2つ目は必要なインピーダンスが得られるように基板を配線することです。

コンポーネントのインピーダンス整合

配線だけでは制御インピーダンスPCBは実現できません。まず、コンポーネントのインピーダンスを確認し、必要に応じて整合させる必要があります。

理想的には、基板設計プロセスを始める前に必要な終端部品を追加できるよう、設計キャプチャ段階でシグナルインテグリティ問題の可能性があるネットを検出したいところです。出力ピンは低インピーダンス、入力ピンは高インピーダンスであるため、インピーダンス整合を実現するには終端部品を設計に追加する必要がある可能性が高いです。

回路図キャプチャ段階で設計に対してシグナルインテグリティ解析を実行できます。Tools » Signal Integrityコマンドを実行すると、Errors or Warningsダイアログが表示されることがよくあります。これは、すべてのコンポーネントにシグナルインテグリティモデルが割り当てられていないことを示しています。Signal Integrity解析エンジンは、コンポーネントのデジグネータに基づいてデフォルトモデルを自動選択します。デフォルトを使用するにはContinueをクリックし、モデルを確認・変更するにはModel Assignmentsをクリックします。Signal Integrity Model Assignmentsダイアログには、Signal IntegrityパネルのModel Assignmentsボタンからいつでもアクセスできます。

設計の解析

Tools » Signal Integrityコマンドを実行すると、設計が解析され、潜在的な問題のあるネットが以下のようにSignal Integrityパネルに表示されます。

設計キャプチャ中に、設計に潜在的なシグナルインテグリティ問題がないかをテストします。

このパネルから、選択したネット（または複数のネット）に対して反射解析を実行できます。左側には設計内のすべてのネットの解析結果が表示されます。ネットを選択して ボタンをクリックするか、ネット名をダブルクリックすると、そのネットがパネル右側のNetフィールドに転送され、次のような詳細解析を実行できます。

• そのネット内のピンを確認できます。シングルクリックで回路図上のそのピンへクロスプローブし、ダブルクリックでそのピンに割り当てられたモデルを確認・設定できます。
• そのネットに対して1つ以上の理論上の終端オプションを有効にできます。
• ネットに対して反射解析を実行し、そのネット内の各ピンでの挙動を示す波形セットを生成できます。

このパネルでは、可能性のある終端構成や値を試すことができます。画像上部に示されているSignal IntegrityパネルのTermination 領域では、Serial Resオプションが有効になっている点に注意してください。パネル下部のセクションには直列終端抵抗が表示されています。ここで、反射解析に使用する理論上の直列終端抵抗値の最小値と最大値を定義します（独自の値を入力するにはSuggestチェックボックスを無効にします）。

結果の確認

Reflection Waveformsボタンをクリックすると、そのネットに対して高精度の反射解析が実行され、結果が新しい波形ウィンドウ（*.SDF）に表示されます。

波形ウィンドウには次のものが含まれます。

• 解析対象の各ネットに対するチャート。ウィンドウ下部のタブをクリックしてチャートを切り替えます。
• 各チャートには、そのネット内の各ピンごとのプロットが含まれ、そのピンでの信号の挙動が表示されます。

以下の画像は、前のパネル画像で選択したネットの入力ピンにおける結果を示す2つのグラフです。1つ目のグラフは終端なしのネットにおける入力ピンを示し、 2つ目のグラフは6回のスイープを示しています。1回は元の終端なしネット、続く5回はソースピンに理論上の直列終端抵抗を含めたものです。

反射解析は5回実行されました（Sweep Steps オプション値 = 5）。理論上の終端抵抗は Min = 20 オームから Max = 60 オームまで段階的に変化させています。5回の解析（1回目は20オーム、最後は60オーム）はグラフの右側に一覧表示されます。各ラベルをクリックすると、その結果が強調表示され、右下に理論上の終端抵抗値が表示されます。このネットでは、40オームの直列終端抵抗により、右の画像で選択されているグラフが得られます。

左のグラフは、信号インテグリティ上の問題が生じる可能性のあるネットの反射解析を示しています。 右のグラフは、同じネットに約40オームの理論上の直列終端抵抗を追加したものです。

配線インピーダンスを決定するものは何か？

制御インピーダンスPCBを実現するための第2の要素は、配線のインピーダンスが明確に定義されるように基板を配線することです。信号配線のインピーダンスに影響を与える要因はいくつかあり、配線の寸法やPCB製造に使用される材料の特性などが含まれます。

PCBエディターには、Simberian の Simbeor® 電磁界シグナルインテグリティエンジンが含まれています。Simbeor のモデル精度は、3Dフルウェーブ解析、ベンチマーク、および実験的検証のための高度なアルゴリズムによって検証されています。Simbeor エンジンは、最新のあらゆる基板構造と材料をサポートします。

Simbeor バージョン

Simbeor SFS

インピーダンスは、準静的フィールドソルバーである Simbeor SFS によって計算されます。Simbeor SFS はモーメント法に基づく高度な準静的2Dフィールドソルバーであり、収束性、比較、および測定によって検証されています。このソルバーは誘電体および導体の境界をメッシュ化し、対応する方程式を解くことで、テレグラフ方程式用の周波数依存RLGC行列を構築します。

Simbeor SFS はフルウェーブソルバーではありません。これは、PCB相互接続における波の伝搬が準TEM的であるため、インピーダンス、遅延、減衰の評価にはフルウェーブ解析が不要だからです。このような波は、準静的2Dフィールドソルバーで抽出されたRLGCパラメータにより高精度にシミュレーションできます。

Simbeor SFS ソルバーの独自の特性として、導体粗さモデルをサポートしている点があります。なお、多層導体モデル（めっき）はサポートしておらず、粗さはすべての導体で共通です。このソルバーが準静的であるのは、解にマイクロストリップ線路で生じる高周波分散（高周波でより高い誘電率を持つ誘電体中に電界がより集中する現象）が含まれていないためです。

► Simberian electromagnetic signal integrity technology

Supported PCB Structures

インピーダンスは、以下のPCB構造について計算できます。

• マイクロストリップ
• 対称ストリップライン
• 非対称ストリップライン
• シングルエンドおよび差動コプレーナ構造
• 異なる誘電特性を持つ複数の隣接誘電体層

制御インピーダンス配線用のPCBの設定

制御インピーダンス配線では、特定のインピーダンスを実現するために、配線寸法と基板材料の特性を設定することが重要です。これは PCB エディターの Layer Stack Manager で行います。Layer Stack Manager, を開くには、メインメニューから Design » Layer Stack Manager を選択します。Layer Stack Manager は、回路図シート、PCB、およびその他のドキュメントタイプと同様に、ドキュメントエディター内で開きます。

特定のインピーダンスを実現するために必要なトレース幅は、Layer Stack Manager の Impedance タブで設定するインピーダンスプロファイルの一部として計算されます。

計算の基準:

• Impedance タブで設定する Target Impedance、Target Tolerance、および Roughness の値
• Stackup タブで定義する材料設定。これには以下が含まれます:
  • 信号層の厚さ
  • 周囲の誘電体層の厚さ（基準プレーンまでの距離）および 
  • 誘電体材料の特性（比誘電率 Dk および損失係数 Df）

これらが正しく設定されると、インピーダンス計算機は以下を計算するのに十分な情報を持つことになります。

• トレース幅
• 計算インピーダンス (Z)
• コモンモードインピーダンス (Zcomm)
• インピーダンス偏差 (Z Deviation)
• 伝搬遅延 (Tp)
• 単位長さあたりのインダクタンス (p.u.l.)
• 単位長さあたりのキャパシタンス (p.u.l.)

計算値は、以下に示すように、Layer Stack Manager で Impedance タブが選択されているとき、Properties パネル の Transmission Line セクションに表示されます。

トップレイヤー上で配線される単一ネット用に定義された 50Ω のインピーダンスプロファイル。画像にカーソルを合わせると、L3 層に対する同じプロファイルの設定が表示されます（画像提供: FEDEVEL Open Source、www.fedevel.com）。

レイヤースタックアップの設定

Main page: レイヤースタックの定義

銅箔層および誘電体製造層は、Layer Stack Manager の Stackup タブで設定します。

• このタブでは、レイヤーの追加、削除、および設定を行います。リジッドフレックス設計では、このタブでレイヤーの有効化および無効化も行います。
• 現在選択されているレイヤーのプロパティは、グリッド内で直接、または Properties パネルで編集できます。パネルを有効にするには、デザインスペース下部の ボタンをクリックします。 レイヤーグリッド内で右クリックするか、Edit » Add Layer コマンドを使用してレイヤーを追加します。銅箔層を追加する際、隣接する既存レイヤーも銅箔層である場合は、誘電体層も追加されます。
• Properties パネルの Board セクションで Stack Symmetry オプションが有効になっている場合、レイヤーは中央の誘電体層を中心として対になるように追加されます。
• レイヤーの Material は、選択した Material セルに直接入力するか、Select Material ダイアログで選択できます。省略記号ボタン（）をクリックして開きます。
• 銅箔層には表面仕上げを追加できます。Add Layer サブメニューを使用して、現在選択されている銅箔層に Surface Finish レイヤーを追加し、その後、新しい表面仕上げ層の省略記号ボタンをクリックして仕上げタイプを選択します。
• 選択したレイヤーは、右クリックメニューまたは Edit メニューを使用して、同じ種類のレイヤー内で上下に移動できます。
• Properties パネルの Board 領域には、Stack Symmetry および Library Compliance を強制するためのオプションが含まれています。これらについては後述します。
• Properties パネルの Board 領域には、現在選択されているスタック（またはマルチスタックのリジッド/フレックス設計におけるサブスタック）の概要が表示されます。

レイヤースタックに関する考慮事項

インピーダンス制御の基本要件は、各信号経路の下に信号リターンパスを設けることです。Simbeor SI エンジンは、プレーン層と、ポリゴンで覆われた信号層の両方をサポートします。これらのリターンパス層は、基板スタックアップ全体に分散して配置する必要があります。理想的には、制御インピーダンス配線を担う各信号層に少なくとも1つのリターンパス層が隣接するように配置します。隣接するリターンパス層は信号のリターンパスを提供し、ここでは詳述しませんが、そのプレーンで分配されるDC電圧に関係なく機能します。

プレーンを流れるリターンパス電流は、信号層上の配線と同じ物理経路をたどろうとするため、重要な信号配線の下にあるリターンパス層にスプリットや切り欠きなどの不連続部を設けないことが重要です。

信号層とプレーン層の適切な順序を選択することに加え、各層の材料特性も定義する必要があります。これには以下が含まれます。

• 銅厚
• 誘電体厚
• 誘電率

これらの値と配線幅はすべて最終的なインピーダンスに寄与します。必要なインピーダンスを実現するには、これらすべての値を調整する作業が必要になります。なお、使用可能な銅厚や誘電体厚の値は、PCB製造業者が提供可能な材料によって制限される場合があります。

► possible layer stackups

インピーダンスプロファイルの定義

Simbeor エンジンは、PCB エディターの Layer Stack Manager（Design » Layer Stack Manager）に組み込まれています。制御インピーダンス配線用にレイヤースタックを設定するには、Layer Stack Manager's Impedance タブに切り替え、そこでインピーダンスプロファイルを追加して設定します。

トップレイヤー上で配線される個別ネット向けに定義された 50Ω のインピーダンスプロファイル。画像の上にカーソルを置くと、レイヤー L3 に対する同じプロファイルの設定が表示されます。

インピーダンスプロファイルの作成と設定に関する注意事項:

1. Layer Stack Manager で、上図のように Impedance タブに切り替えます。
2. 新しいプロファイルを追加するには、 ボタン（すでにプロファイルが定義されている場合は ボタン）をクリックします。
3. Properties パネルで、必要なインピーダンス Type、Target Impedance、および Target Tolerance を定義します。Description は任意で、インピーダンスプロファイル名が表示される場所にあわせて表示されます。
4. レイヤーのグリッドは 2 つの領域に分かれています。左側にはスタックアップ内のレイヤーが表示され、右側の Impedance Profile 領域には、スタックアップ内の各信号レイヤーに対応するレイヤーが表示されます。Profile 領域のレイヤーチェックボックスを使用して、そのレイヤーのインピーダンス計算を有効にします。上の画像を例にし、左端の列に表示されているレイヤー番号を参照すると、レイヤー L1、L3、L10 および L12 のレイヤーチェックボックスがオンになっており、インピーダンス計算が有効になっています。
5. Profile 領域で有効化されたレイヤーをクリックすると、レイヤースタック内のすべてのレイヤーのうち、選択した信号レイヤーのインピーダンス計算に使用されるレイヤー以外はフェード表示になります（上図参照）。そのレイヤーの参照レイヤーは、Impedance Profile 領域の Top Ref 列および Bottom Ref 列で編集します。参照レイヤーは、レイヤー Type として Plane または Signal のいずれかを持つことができます。たとえば上図では、スタックアップ内のレイヤー L10 がインピーダンス計算用に有効化されており、Top Ref は 9-L9 に設定されています。これは Plane レイヤーです。また、Bottom Ref は 11-L11 に設定されており、これは Signal レイヤーです。ソフトウェアは、信号レイヤーが参照プレーンとして使用される場合、そのレイヤーには電源ネットまたはグラウンドネットに接続された連続した銅プレーンが存在すると仮定します。
6. このインピーダンスで配線を行う他の各レイヤーについても Impedance Profile チェックボックスを有効にし、参照プレーンを設定します。上の画像にカーソルを合わせると、レイヤー L3 の S50 インピーダンスプロファイルが表示されます。
7. 計算された配線トレース幅が発注できない値である場合は、幅とギャップの設定を調整できます。

幅とギャップの設定の調整

ソフトウェアは、目標インピーダンスと許容差からトレース幅を計算します。計算されたトレース幅が、たとえば 0.0683mm のように発注できない値になることは珍しくありません。基板製造業者は、利用可能な材料厚みと、トレース幅に対して達成可能な精度を案内してくれます。その後は、希望する値から開始し、利用可能な寸法に調整したときに計算インピーダンス値へどのような影響があるかを確認していく作業になります。

このような検証と設定調整のプロセスを支援するため、インピーダンス計算機は順方向計算と逆方向計算をサポートしています。デフォルトモードは順方向です（インピーダンスを入力すると、ソフトウェアが幅を計算します）。  アイコンは計算対象の変数を示します。

  50Ω の目標インピーダンスでは、順方向計算により幅（W1）は 94.6µm になります。右側の画像は、幅（W1）を 95µm に設定したときの逆方向計算を示しています。

計算を逆方向に切り替え、選択したレイヤーで異なるトレース幅を検討するには、新しい Width (W1) 値を入力し、キーボードの Enter を押します。計算値は、その幅に変更した影響を反映して更新されます。 ボタンをクリックすると、計算機は順方向計算モードに戻ります。Width (W2) に新しい値を入力すると、Etch の値が変化します。

差動ペア伝送線路の結果を確認するには、適切な ボタンをクリックして、計算対象の変数として Trace Width または Trace Gap のいずれかを指定します。もう一方の変数を編集して Target Impedance を変更するか、あるいは Target Impedance を変更してもう一方の変数への影響を確認します。

エッチファクター

PCB 上の信号トレースは、不要な銅をエッチングで除去して形成されます。エッチャントは銅表面から除去を開始するため、表面側の銅はエッチャントと接触する時間が長くなります。その結果、完成したトレースのエッジには傾斜が生じ、下図のように完成後のトレース断面積が減少します。

エッチング中に失われるトレースエッジの銅の面積（両エッジ合計） = X * Y

この傾斜の度合いは Etch Factor と呼ばれ、次のように定義されます:

Etch Factor = Y/X

Y = X の場合、Etch Factor = 1

Properties パネルに表示されている画像を参照してください:

? の上にカーソルを置くと、式が表示されます。

Etch Factor の標準的な定義は、 trace thickness / amount of over-etching の比として指定する方法です。これにより、次の式が得られます:

Etch Factor = T/[0.5(W1-W2)]

この方法の欠点は、オーバーエッチがない状態（つまりトレースエッジが垂直）を指定するには、エッチファクターとして inf（無限大）を入力しなければならないことです。エッチ量の指定を簡単にするため、この式は反転されており、0（ゼロ）を入力することでオーバーエッチなしを示せるようになっています。

Etch = [0.5(W1-W2)]/T

銅の向き

エッチファクターに影響するもう 1 つの製造上の要素が、銅の向きです。PCB トレースは、誘電体基材にラミネートされた連続した銅箔から不要な銅をエッチング除去して形成されます。銅の向きは、その基材から銅がどちらの方向へ突き出しているかを定義します。別の見方をすると、銅が上側からエッチングされるのか下側からエッチングされるのかを示します。

  Trace Inverted チェックボックスをクリックすると、Copper Orientation を Above から Below に切り替えられます。