제어 임피던스 라우팅

디바이스의 스위칭 속도가 점점 빨라지면서, 제어 임피던스 라우팅은 디지털 설계자에게 매우 중요한 주제가 되었습니다. 이 페이지에서는 Signal Integrity 분석 엔진을 사용해 부품 임피던스를 매칭하는 방법과 PCB 편집기에서 제공하는 제어 임피던스 라우팅 기능을 소개합니다.

엔지니어링 업계에는 이런 말이 있습니다. 디지털 설계를 하는 전자 엔지니어는 두 부류뿐이라는 것입니다. 이미 signal integrity 문제를 겪어본 사람과, 앞으로 겪게 될 사람입니다. 불과 몇 년 전만 해도 signal integrity라는 용어는 전문가의 영역이었고, 고속 설계에서만 다루면 되었습니다. 하지만 이제 그러한 고속 설계에서의 디바이스 스위칭 속도는 더 이상 특별한 것이 아닙니다. 그것은 빠르게 표준이 되어가고 있습니다. 집적회로 기술이 발전하면서 트랜지스터 크기는 작아지고, 스위칭 가능한 속도는 더 빨라집니다. 그리고 디지털 신호의 무결성에 영향을 주는 것은 바로 이 스위칭 속도입니다.

다행히도 많은 잠재적 signal integrity 문제는 올바른 설계 원칙을 따르고 설계를 제어 임피던스 보드로 구현함으로써 피할 수 있습니다. 이를 위해서는 특정한 설계 도구 기능이 필요합니다. 링잉 및 반사 문제가 발생할 가능성이 있는 넷을 찾아내는 분석 도구와, 올바른 라우팅 임피던스를 구현할 수 있게 해주는 보드 설계 도구가 필요합니다. Altium Designer 의 PCB 편집기에는 이러한 기능이 포함되어 있습니다.

이 페이지는 signal integrity 문제의 원인과 여러분의 보드가 이러한 문제를 겪을 가능성이 있는지 이해하는 데 도움을 줄 것입니다. 또한 잠재적인 SI 문제를 최소화하기 위해 반드시 적용해야 하는 두 가지 설계 접근법, 즉 부품 임피던스 매칭과 제어 임피던스 라우팅에 대해서도 설명합니다.

라우팅이 회로의 일부가 될 때

디바이스의 스위칭 속도가 증가할수록 인쇄회로기판 설계자와 제조업체에 대한 요구도 함께 높아집니다. 신호의 스위칭 에지 길이가 이를 전달하는 PCB 트레이스의 길이보다 짧아지면, 그 트레이스는 회로의 일부로 취급해야 합니다. 이 트레이스는 하나의 임피던스를 가지며, 이를 characteristic impedance (Zo)라고 합니다.

이러한 추가 회로 요소의 영향을 관리하는 가장 좋은 방법은 트레이스 라우팅을 설계할 때 그 특성 임피던스가 전체 길이에 걸쳐 일관되도록 하는 것입니다. 이 기법을 controlled impedance routing라고 합니다.

트레이스 라우팅의 임피던스는 다음 요소에 의해 정의됩니다.

• Cross-sectional area of the trace - 에칭 공정 중 형성되는 트레이스 가장자리의 폭, 높이(구리 두께), 경사에 의해 결정됩니다.
• Distance from the trace to the reference plane(s) - 신호 에너지의 리턴 경로는 신호 경로만큼 중요합니다. 이 리턴 경로는 인접한 기준 평면(reference plane)에서 신호 경로를 따라갑니다.
• Properties of the surrounding materials - 신호의 에너지는 트레이스의 구리 내부에만 존재하지 않습니다. 표피 효과(skin effect)로 인해 트레이스를 둘러싼 유전체 재료를 따라서도 이동합니다. 유전체 재료의 유전율은 그 유전체가 해당 에너지의 흐름에 얼마나 영향을 미치는지를 나타냅니다.

   
Simbeor 임피던스 계산기는 지정된 임피던스를 달성하는 데 필요한 폭을 계산합니다.

제어 임피던스 라우팅이 정말 필요한가?

정말 제어 임피던스 라우팅까지 신경 써야 할까요?

이상적인 상황에서는 부품의 출력 핀에서 나온 모든 에너지가 PCB의 연결된 트랙으로 결합되고, PCB 라우팅을 따라 반대편의 부하 입력 핀까지 흐른 뒤, 그 부하에 의해 모두 흡수됩니다. 만약 모든 에너지가 부하에 흡수되지 않으면, 남은 에너지는 PCB 라우팅을 따라 다시 반사되어 소스 출력 핀 쪽으로 되돌아갈 수 있습니다. 이렇게 반사된 에너지는 원래 신호와 상호작용하여(에너지의 극성에 따라) 신호를 더하거나 빼게 되고, 그 결과 링잉이 발생합니다. 링잉이 충분히 크면 신호 무결성에 영향을 주어 예측할 수 없는 잘못된 회로 동작을 초래할 수 있습니다.

그렇다면 이런 일이 발생할 수 있는지 어떻게 알 수 있을까요? 소스 핀이 신호가 부하 핀에 도달하기 전에 에지 전이를 완료할 수 있다면, 설계가 반사 에너지의 영향을 받을 조건이 형성된 것입니다. SI 문제가 발생할 가능성을 판단할 때 흔히 사용하는 경험칙 중 하나가 "1/3 rise time" 규칙입니다. 이 규칙은 트레이스 길이가 rise time의 1/3보다 길면 반사(링잉)가 발생할 수 있다고 말합니다. 소스 핀의 rise time이 1nSec이라면, .33nSec보다 긴 라우트(FR4에서 약 2인치)는 전송선로로 간주해야 하며, signal integrity 문제의 후보가 됩니다. 여러분의 디바이스가 이 정도의 rise time을 가지고 있고, 이와 같은 길이의 라우팅이 필요하다는 것을 알고 있다면, PCB에서 signal integrity 문제가 발생할 수 있습니다.

임피던스는 어떻게 제어하나요?

에너지가 소스와 부하 사이를 계속 반사하며 오가는 상황은 어떻게 피할 수 있을까요? 임피던스를 매칭하면 됩니다. 임피던스 매칭은 모든 에너지가 소스에서 라우팅으로, 그리고 라우팅에서 부하로 전달되도록 보장합니다. 보드를 임피던스를 고려하여 라우팅하는 것을 제어 임피던스 라우팅이라고 하며, 다시 말해 임피던스가 관리된 보드를 제어 임피던스 PCB라고 부릅니다.

임피던스 매칭을 달성하려면 두 가지 뚜렷한 요소가 있습니다. 첫 번째는 부품 간 매칭이고, 두 번째는 필요한 임피던스가 나오도록 보드를 라우팅하는 것입니다.

부품의 임피던스 매칭

라우팅만으로는 제어 임피던스 PCB를 구현할 수 없습니다. 먼저 부품의 임피던스를 확인하고, 필요하다면 매칭해야 합니다.

이상적으로는 설계 캡처 단계에서 signal integrity 문제가 발생할 가능성이 있는 넷을 찾아내어, 보드 설계 프로세스가 시작되기 전에 필요한 종단(termination) 부품을 설계에 포함할 수 있어야 합니다. 출력 핀은 저임피던스이고 입력 핀은 고임피던스이므로, 임피던스 매칭을 달성하려면 설계에 종단 부품을 추가해야 할 가능성이 높습니다.

회로도 캡처 단계에서 설계에 대해 signal integrity 분석을 수행할 수 있습니다. Tools » Signal Integrity 명령을 실행하면 Errors or Warnings 대화상자가 자주 나타나는데, 이는 모든 부품에 signal integrity 모델이 할당되어 있지 않음을 의미합니다. Signal Integrity 분석 엔진은 부품 designator를 기준으로 기본 모델을 자동 선택합니다. 기본값을 사용하려면 Continue를 클릭하고, 모델을 검토하고 변경하려면 Model Assignments를 클릭하십시오. Signal Integrity Model Assignments 대화상자는 Signal Integrity 패널의 Model Assignments 버튼을 통해 언제든지 열 수 있습니다.

설계 분석

Tools » Signal Integrity 명령을 실행하면 설계가 분석되고, 잠재적인 문제 넷이 아래와 같이 Signal Integrity 패널에 식별되어 표시됩니다.

설계 캡처 중 잠재적인 signal integrity 문제를 검사하는 모습입니다.

패널에서 선택한 넷(또는 여러 넷)에 대해 반사 분석을 수행할 수 있습니다. 왼쪽에는 설계의 모든 넷에 대한 분석 결과가 표시됩니다. 넷을 선택하고  버튼을 클릭하거나(또는 넷 이름을 더블클릭하면) 해당 넷이 패널 오른쪽의 Net 필드로 이동하며, 여기서 다음을 포함한 상세 분석을 수행할 수 있습니다.

• 해당 넷의 핀을 검사할 수 있으며, 핀을 한 번 클릭하면 회로도에서 그 핀으로 크로스 프로브할 수 있고, 더블클릭하면 그 핀에 할당된 모델을 확인하고 설정할 수 있습니다.
• 해당 넷에 대해 하나 이상의 이론적 종단 옵션을 활성화할 수 있습니다.
• 넷에 대해 Reflection Analysis를 수행하여, 넷의 각 핀에서의 동작을 보여주는 파형 세트를 생성할 수 있습니다.

이 패널을 사용하면 가능한 종단 구성과 값들을 시험해볼 수 있습니다. 위 이미지에 표시된 Signal Integrity 패널의 Termination 영역에서는 Serial Res 옵션이 활성화되어 있다는 점에 유의하십시오. 패널의 아래 섹션에는 직렬 종단 저항이 표시됩니다. 여기서 반사 분석에 사용할 이론적 직렬 종단 저항의 최소값과 최대값을 정의합니다(직접 값을 입력하려면 Suggest 체크박스를 비활성화하십시오).

결과 살펴보기

Reflection Waveforms 버튼을 클릭하면 해당 넷에 대해 정확한 반사 분석이 수행되고, 결과는 새 파형 창(*.SDF)에 표시됩니다.

파형 창에는 다음이 포함됩니다.

• 분석 중인 각 넷에 대한 차트가 제공되며, 창 하단의 탭을 클릭해 차트 간 전환할 수 있습니다.
• 각 차트에는 해당 넷의 각 핀에 대한 플롯이 포함되며, 각 핀에서의 신호 동작을 보여줍니다.

아래 이미지는 이전 패널 이미지에서 선택한 넷의 입력 핀에서 얻은 결과를 보여주는 두 개의 그래프입니다. 첫 번째 그래프는 종단이 없는 넷의 입력 핀이며, 두 번째 그래프는 여섯 번의 스윕을 보여줍니다. 하나는 원래의 무종단 넷이고, 나머지 다섯 개는 소스 핀에 이론적인 직렬 종단 저항을 포함한 경우입니다.

반사 분석은 다섯 번 수행되었으며 (Sweep Steps 옵션 값 = 5), 이론적인 종단 저항은 Min = 20옴에서 Max = 60옴까지 단계적으로 변경되었습니다. 다섯 번의 패스(첫 번째 패스는 20옴, 마지막 패스는 60옴)는 그래프 오른쪽에 나열됩니다. 각 레이블을 클릭하면 해당 결과가 강조 표시되고 오른쪽 아래에 이론적인 종단 저항 값이 표시됩니다. 이 넷의 경우, 40옴의 직렬 종단 저항을 사용하면 오른쪽 이미지에서 선택된 그래프가 생성됩니다.

왼쪽 그래프는 잠재적인 신호 무결성 문제가 있는 넷의 반사 분석을 보여주며, 오른쪽 그래프는 여기에 약 40옴의 이론적인 직렬 종단 저항을 추가한 동일한 넷을 보여줍니다.

라우팅 임피던스는 무엇으로 결정되는가?

제어 임피던스 PCB를 구현하는 두 번째 요소는 트랙이 정의된 임피던스를 갖도록 보드를 라우팅하는 것입니다. 신호 라우팅의 임피던스에 영향을 주는 요소는 여러 가지가 있으며, 여기에는 배선의 치수와 PCB 제작에 사용되는 재료의 특성이 포함됩니다.

PCB 편집기에는 Simberian의 Simbeor® 전자기 신호 무결성 엔진이 포함되어 있습니다. Simbeor의 모델 정확도는 3D 풀웨이브 해석, 벤치마킹, 실험적 검증을 위한 고급 알고리즘을 통해 검증되었습니다. Simbeor 엔진은 모든 최신 보드 구조와 재료를 지원합니다.

Simbeor 버전

Simbeor SFS

임피던스는 준정적 필드 솔버인 Simbeor SFS에 의해 계산됩니다. Simbeor SFS는 모멘트법(Method of Moments)에 기반한 고급 준정적 2D 필드 솔버로, 수렴성, 비교, 측정을 통해 검증되었습니다. 이 솔버는 유전체 및 도체 경계를 메싱하고 해당 방정식을 풀어 전신 방정식(Telegraph equations)을 위한 주파수 의존 RLGC 행렬을 생성합니다.

Simbeor SFS는 풀웨이브 솔버가 아닙니다. PCB 인터커넥트에서 전파되는 파동은 준-TEM 특성을 가지므로, 임피던스, 지연 또는 감쇠를 평가하는 데 풀웨이브 해석이 필요하지 않기 때문입니다. 이러한 파동은 준정적 2D 필드 솔버로 추출한 RLGC 파라미터를 사용해 정확하게 시뮬레이션할 수 있습니다.

Simbeor SFS 솔버의 고유한 특성 중 하나는 도체 거칠기 모델을 지원한다는 점입니다. 다만 다층 도체 모델(도금)은 지원하지 않으며, 거칠기 값은 모든 도체에 공통으로 적용됩니다. 이 솔버가 준정적인 이유는 해에 마이크로스트립 라인에서 발생하는 고주파 분산(고주파에서 더 높은 유전율을 가진 유전체에 전계가 더 집중되는 현상)이 포함되지 않기 때문입니다.

► Simberian electromagnetic signal integrity technology에 대해 자세히 알아보기

지원되는 PCB 구조

다음 PCB 구조에 대해 임피던스를 계산할 수 있습니다.

• 마이크로스트립
• 대칭 스트립라인
• 비대칭 스트립라인
• 단일 및 차동 코플래너 구조
• 서로 다른 유전 특성을 가진 여러 인접 유전체 층

제어 임피던스 라우팅을 위한 PCB 구성

제어 임피던스 라우팅의 핵심은 특정 임피던스를 구현하도록 배선의 치수와 보드 재료의 특성을 설정하는 것입니다. 이는 PCB 편집기의 Layer Stack Manager에서 수행합니다. Layer Stack Manager,을 열려면 메인 메뉴에서 Design » Layer Stack Manager를 선택하십시오. Layer Stack Manager은 회로도 시트, PCB 및 기타 문서 유형과 동일한 방식으로 문서 편집기에서 열립니다.

특정 임피던스를 구현하는 데 필요한 트레이스 폭은 Layer Stack Manager의 Impedance 탭에서 구성하는 임피던스 프로파일의 일부로 계산됩니다.

기준:

• Impedance 탭에서 설정한 Target Impedance, Target Tolerance, Roughness 값, 그리고
• Stackup 탭에 정의된 재료 설정. 여기에는 다음이 포함됩니다.
  • 신호 레이어의 두께,
  • 주변 유전체 레이어의 두께(기준면까지의 거리), 그리고 
  • 유전체 재료의 특성(유전율 Dk 및 손실 계수 Df)

이 값들이 올바르게 설정되면 임피던스 계산기는 다음 항목을 계산하는 데 필요한 충분한 정보를 갖게 됩니다.

• 트레이스 폭
• 계산된 임피던스 (Z)
• 공통 모드 임피던스 (Zcomm)
• 임피던스 편차 (Z Deviation)
• 전파 지연 (Tp)
• 단위 길이당 인덕턴스 (p.u.l.)
• 단위 길이당 커패시턴스 (p.u.l.)

계산된 값은 아래와 같이 Layer Stack Manager에서 Impedance 탭을 선택했을 때 Properties 패널 의 Transmission Line 섹션에 표시됩니다.

상단 레이어에서 라우팅되는 단일 넷에 대해 정의된 50Ω 임피던스 프로파일. 이미지 위에 커서를 올리면 L3 레이어에 대한 동일한 프로파일의 설정이 표시됩니다(이미지 제공: FEDEVEL Open Source, www.fedevel.com).

레이어 스택업 구성

Main page: 레이어 스택 정의

구리 및 유전체 제작 레이어는 Layer Stack Manager의 Stackup 탭에서 구성합니다.

• 이 탭에서 레이어를 추가, 제거 및 구성할 수 있습니다. 리지드-플렉스 설계의 경우 이 탭에서 레이어를 활성화하거나 비활성화할 수도 있습니다.
• 현재 선택된 레이어의 속성은 그리드에서 직접 또는 Properties 패널에서 편집할 수 있습니다. 패널을 활성화하려면 설계 공간 하단의 버튼을 클릭하십시오.
• 레이어 그리드에서 마우스 오른쪽 버튼을 클릭하거나 Edit » Add Layer 명령을 사용하여 레이어를 추가합니다. 기존 인접 레이어도 구리 레이어인 경우, 구리 레이어를 추가하면 유전체 레이어도 함께 추가됩니다.
• Properties 패널의 Board 섹션에서 Stack Symmetry 옵션이 활성화되어 있으면, 레이어는 중앙 유전체 레이어를 기준으로 대칭이 되도록 쌍으로 추가됩니다.
• 레이어 재질은 선택한 Material 셀에 직접 입력하거나 Select Material 대화상자에서 선택할 수 있습니다. 이를 열려면 줄임표 버튼()을 클릭하십시오.
• 구리 레이어에는 표면 마감을 추가할 수 있습니다. Add Layer 하위 메뉴를 사용하여 현재 선택된 구리 레이어에 Surface Finish 레이어를 추가한 다음, 새 표면 마감 레이어의 줄임표 버튼을 클릭하여 마감 유형을 선택하십시오.
• 선택한 레이어는 마우스 오른쪽 버튼 메뉴 또는 Edit 메뉴를 사용하여 같은 유형의 레이어 내에서 위나 아래로 이동할 수 있습니다.
• Properties 패널의 Board 영역에는 Stack Symmetry 및 Library Compliance를 강제 적용하는 옵션이 포함되어 있습니다. 이에 대해서는 아래에서 더 설명합니다.
• Properties 패널의 Board 영역에는 현재 선택된 스택(또는 멀티 스택 리지드/플렉스 설계의 경우 서브스택)에 대한 요약이 표시됩니다.

레이어 스택 고려 사항

임피던스를 제어하기 위한 기본 요구 사항은 각 신호 경로 아래에 신호 리턴 경로를 포함하는 것입니다. Simbeor SI 엔진은 플레인 레이어와 폴리곤으로 덮인 신호 레이어를 모두 지원합니다. 이러한 리턴 경로 레이어는 보드 스택업 전체에 분산되어야 합니다. 이상적으로는 제어 임피던스 라우팅을 수행하는 각 신호 레이어에 적어도 하나의 리턴 경로 레이어가 인접하도록 배치해야 합니다. 인접한 리턴 경로 레이어는 신호 리턴 경로를 제공하며, 여기서 자세히 다루지는 않지만 해당 플레인이 어떤 DC 전압을 분배하든 관계없이 그 역할을 수행합니다.

플레인을 통해 흐르는 리턴 경로 전류는 신호 레이어의 배선과 동일한 물리적 경로를 따르려 하므로, 중요한 신호 라우팅 아래의 리턴 경로 레이어에 분할이나 컷아웃과 같은 불연속이 생기지 않도록 하는 것이 중요합니다.

신호 레이어와 플레인 레이어의 적절한 순서를 선택하는 것뿐 아니라, 각 레이어의 재료 특성도 정의해야 합니다. 여기에는 다음이 포함됩니다.

• 구리 두께
• 유전체 두께
• 유전율

이 값들과 라우팅 폭은 모두 최종 임피던스에 영향을 줍니다. 따라서 필요한 임피던스를 달성하는 과정은 이러한 모든 값을 조정하는 작업이 됩니다. 또한 사용 가능한 구리 및 유전체 두께 값은 PCB 제조업체가 제공할 수 있는 재료에 따라 제한될 수 있다는 점을 기억하십시오.

► possible layer stackups에 대해 자세히 알아보기

임피던스 프로파일 정의

Simbeor 엔진은 PCB 편집기의 Layer Stack Manager(Design » Layer Stack Manager)에 내장되어 있습니다. 제어 임피던스 라우팅을 위한 레이어 스택을 구성하려면 Layer Stack Manager's Impedance 탭으로 전환한 다음, 임피던스 프로파일을 추가하고 구성할 수 있습니다.

상단 레이어에서 라우팅되는 개별 넷에 대해 정의된 50Ω 임피던스 프로파일입니다. 이미지 위에 커서를 올리면 L3 레이어에 대한 동일한 프로파일 설정이 표시됩니다.

Impedance Profile 생성 및 구성에 대한 참고 사항:

1. Layer Stack Manager에서 위에 표시된 것처럼 Impedance 탭으로 전환합니다.
2. 새 프로파일을 추가하려면 버튼을 클릭합니다(이미 프로파일이 정의되어 있는 경우에는 버튼).
3. Properties 패널에서 필요한 임피던스 Type, Target Impedance, Target Tolerance를 정의합니다. Description는 선택 사항이며, Impedance Profile 이름이 표시되는 모든 위치에 함께 표시됩니다.
4. 레이어 그리드는 2개 영역으로 나뉩니다. 왼쪽에는 스택업의 레이어가 표시되고, 오른쪽의 Impedance Profile 영역에는 스택업의 각 신호 레이어에 대응하는 레이어가 표시됩니다. Profile 영역의 레이어 체크박스를 사용해 해당 레이어의 임피던스 계산을 활성화합니다. 위 이미지를 예로 들고 맨 왼쪽 열에 표시된 레이어 번호를 기준으로 보면, L1, L3, L10 및 L12 레이어는 레이어 체크박스가 선택되어 있어 임피던스 계산이 활성화되어 있습니다.
5. Profile 영역에서 활성화된 레이어를 클릭하면, 선택한 신호 레이어의 임피던스를 계산하는 데 사용되는 레이어를 제외한 레이어 스택의 모든 레이어가 흐리게 표시됩니다(위 이미지 참조). 해당 레이어의 기준 레이어를 Impedance Profile 영역의 Top Ref 및 Bottom Ref 열에서 편집합니다. 기준 레이어는 Type 가 Plane 또는 Signal인 레이어일 수 있습니다. 예를 들어 위 이미지에서 스택업의 L10 레이어는 임피던스 계산용으로 활성화되어 있으며, Top Ref은 9-L9로 설정되어 있는데 이는 Plane 레이어이고, Bottom Ref는 11-L11로 설정되어 있는데 이는 Signal 레이어입니다. 소프트웨어는 신호 레이어가 기준 평면으로 사용되는 경우, 해당 레이어에 전원 또는 그라운드 넷에 연결된 연속적인 구리 평면이 포함되어 있다고 가정합니다.
6. 이 임피던스로 라우팅을 전달할 다른 각 레이어에 대해 Impedance Profile 체크박스를 활성화하고 기준 평면을 구성합니다. 위 이미지에 커서를 올리면 L3 레이어의 S50 Impedance Profile이 표시됩니다.
7. 계산된 라우팅 트레이스 폭이 주문할 수 없는 값인 경우 폭 및 간격 설정을 조정할 수 있습니다.

폭 및 간격 설정 조정

소프트웨어는 목표 임피던스와 허용오차로부터 Trace Width를 계산합니다. 계산된 트레이스 폭이 예를 들어 0.0683mm처럼 주문할 수 없는 값이 되는 경우는 드물지 않습니다. 제조업체는 사용 가능한 재료 두께와 트레이스 폭에 대해 달성 가능한 정밀도를 안내해 줄 것입니다. 이후에는 원하는 값에서 시작하여, 사용 가능한 치수로 조정했을 때 계산된 임피던스 값에 어떤 영향이 있는지 시험하는 과정이 됩니다.

이러한 시험 및 설정 조정 과정을 지원하기 위해 임피던스 계산기는 순방향 및 역방향 임피던스 계산을 지원합니다. 기본 모드는 순방향입니다(임피던스를 입력하면 소프트웨어가 폭을 계산).  아이콘은 계산된 변수를 나타냅니다.

  50Ω의 Target Impedance는 순방향 계산 결과 폭(W1) 94.6µm를 제공합니다. 오른쪽 이미지는 폭(W1)을 95µm로 설정했을 때의 역방향 계산을 보여줍니다.

계산을 역방향으로 전환하고 선택한 레이어에 대해 다양한 트레이스 폭을 검토하려면 새 Width (W1) 값을 입력한 후 키보드에서 Enter를 누릅니다. 계산된 값이 해당 폭으로 변경했을 때의 영향을 반영하도록 업데이트됩니다. 계산기를 다시 순방향 계산 모드로 되돌리려면 버튼을 클릭합니다. Width (W2)에 새 값을 입력하면 Etch 값이 변경됩니다.

차동 페어 전송선 결과를 검토하려면 적절한 버튼을 클릭하여 계산 변수(Trace Width 또는 Trace Gap)를 지정합니다. 다른 변수를 편집하여 Target Impedance을 변경하거나, 또는 Target Impedance을 변경하여 다른 변수에 미치는 영향을 확인할 수 있습니다.

Etch Factor

PCB의 신호 트레이스는 불필요한 구리를 에칭으로 제거하여 제작됩니다. 에천트는 표면에서부터 구리를 식각하기 시작하므로, 이 구리는 에천트와 더 오랜 시간 접촉하게 됩니다. 그 결과 아래 이미지와 같이 완성된 트레이스의 가장자리에 경사가 생겨 완성된 트레이스의 단면적이 줄어듭니다.

에칭 중 손실되는 트레이스 가장자리 구리 면적(양쪽 가장자리 모두) = X * Y

경사의 정도를 Etch Factor라고 하며, 다음과 같습니다:

Etch Factor = Y/X

Y = X인 경우, Etch Factor = 1

Properties 패널에 표시된 이미지를 참조하면:

? 위에 커서를 올리면 공식이 표시됩니다.

Etch Factor의 표준 정의는 이를 trace thickness / amount of over-etching의 비율로 지정하는 것입니다. 이에 따라 다음 공식이 도출됩니다:

Etch Factor = T/[0.5(W1-W2)]

이 접근 방식의 단점은 오버에칭이 전혀 없음을 지정하려면(즉, 트레이스 가장자리가 수직임을 의미) etch factor에 inf(무한대) 값을 입력해야 한다는 점입니다. 에칭량 지정을 단순화하기 위해 공식을 반전시켜, 오버에칭이 없음을 나타내는 값으로 0(0)을 입력할 수 있도록 했습니다.

Etch = [0.5(W1-W2)]/T

구리 방향

에치 팩터에 영향을 주는 또 다른 제작 세부 사항은 구리의 방향입니다. PCB 트레이스는 유전체 기판에 적층된 연속 구리 시트에서 불필요한 구리를 에칭으로 제거하여 형성됩니다. 구리 방향은 그 구리가 기판으로부터 어느 방향으로 돌출되는지를 정의합니다. 다시 말해, 위쪽 또는 아래쪽 중 어느 방향에서 구리가 에칭되는지로 생각할 수도 있습니다.

  Trace Inverted 체크박스를 클릭하면 Copper Orientation이 Above에서 Below로 전환됩니다.

에 대해 자세히 알아보기도체 표면 거칠기

인쇄 회로 기판의 각 구리 레이어 표면에는 일정 수준의 거칠기가 있습니다. PCB 제작 과정에서 구리 레이어 표면은 구리와 유전체 레이어 사이의 접착력을 높이기 위해 거칠기를 증가시키는 처리를 거칩니다. 이러한 표면 거칠기는 10 GB/s를 초과하는 스위칭 속도에서 도체 임피던스에 크게 기여합니다. 광범위한 연구와 분석을 통해 업계 전문가들은 표면 거칠기를 Surface Roughness 및 Roughness Factor 값에서 도출된 거칠기 보정 계수로 모델링할 수 있다고 결론지었습니다.

Roughness 설정은 Properties 패널의 Layer Stack Manager 모드에서 사용할 수 있습니다. 이 매개변수는 도전층에만 사용됩니다.

표면 거칠기는 특성 임피던스 계산에 포함됩니다.

거칠기:

• Model Type - 표면 거칠기가 미치는 영향을 계산하기 위한 권장 모델입니다(다양한 모델에 대한 자세한 내용은 아래 문서 참조). 서브스택의 모든 구리 레이어에 적용됩니다.

• Surface Roughness - 표면 거칠기 값(제조업체에서 제공 가능). 0~10µm 사이의 값을 입력하며, 기본값은 0.1µm입니다.

• Roughness Factor - 거칠기 효과로 인해 예상되는 도체 손실의 최대 증가를 특성화합니다. 1~100 사이의 값을 입력하며 기본값은 2입니다.

추가 읽을거리

• 인터커넥트에서 도체 거칠기가 신호 손실 및 분산에 미치는 영향을 분석하기 위한 실용적 방법론: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• 인터커넥트 도체 표면 거칠기 모델링에 대한 통합 접근법: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

코플래너 전송선 구조 지원

Layer Stack Manager의 임피던스 계산기는 단일 및 차동 코플래너 구조를 지원합니다. 새 임피던스 프로파일을 만든 다음 Impedance Profile Type 드롭다운 목록에서 Single-Coplanar 또는 Differential-Coplanar을 선택합니다.

코플래너 구조 작업:

• 표준 단일 및 차동 임피던스와 마찬가지로, 각 변수의 값은 사용자 정의 Target Impedance 및 Target Tolerance 와 보드 레이어의 물리적 특성을 기반으로 자동 계산됩니다. 이렇게 자동 계산된 값은 Properties 패널의 Layer Stack Manager 모드 편집 상자에 새 값을 입력하여 조정할 수 있습니다.
• 원하는 신호 넷을 코플래너 구조로 라우팅 대상으로 지정하려면, Routing Width(또는 Differential Pairs Routing) 설계 규칙을 설정하고 Use Impedance Profile 옵션을 활성화한 뒤 필요한 Coplanar Impedance Profile을 선택합니다.
• 코플래너 구조는 신호 라우트 양쪽에 기준 평면이 필요합니다. 이는 사용자가 배치한 폴리곤으로 만들 수 있으며, 스티칭 비아를 추가하는 경우 Add Shielding to Net 명령으로도 생성할 수 있습니다(자세한 내용은 아래 참조). 폴리곤을 배치하는 경우, 이 폴리곤과 신호 라우트 사이의 이격 거리는 Simbeor 임피던스 계산기에서 결정한 Clearance (S) 값으로 정의됩니다(Properties 패널에 표시되며, 위아래 이미지에 나와 있음). 기준 폴리곤과 신호 라우트 사이의 클리어런스를 제어하려면 Clearance design rule을 설정합니다(show image).
• 코플래너 구조가 접지된 경우, 신호 트레이스 양쪽을 따라 비아 펜스를 포함하는 것이 일반적입니다. 이를 위해 PCB 편집기에서 Tools » Via Stitching/Shielding » Add Shielding to Net 명령을 사용합니다. 이 명령은 비아를 배치할 뿐 아니라, Add shielding copper 옵션을 활성화하면 오른쪽 아래 이미지와 같이 비아 펜스를 덮도록 신호 라우팅 주변에 폴리곤도 배치할 수 있습니다.
  ► Via Shielding

 에 대해 자세히 알아보기 임피던스 계산기는 신호 특성과 클리어런스(첫 번째 이미지)를 결정하므로, 그 클리어런스 값을 비아 실딩 Distance 설정에 사용하십시오.

레이어 재질 선택

제어 임피던스 설계에서는 레이어 스택업에 사용되는 재질 선택이 매우 중요합니다.

예를 들어 PCB 제작에 가장 일반적으로 사용되는 재질은 유리섬유(파이버글라스)로 보강된 에폭시 수지이며, 양면에 동박이 접합되어 있습니다. 유리섬유 직조의 조밀함은 유전율 Dk(permittivity)와 손실 탄젠트 Df 값 및 그 일관성에 영향을 줍니다. 직조된 유리섬유를 둘러싸는 것은 수지이며, 사용된 수지의 비율 또한 재질 성능에 중요합니다.

사용 가능한 유리섬유 직조 종류는 매우 다양합니다. PCB 제작에 사용되는 유리섬유 기반 재질의 예측 가능성과 성능을 보장하는 데 도움을 주기 위해 IPC는 직조에 대한 표준을 마련해 두었습니다.

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

재질 라이브러리

설계자는 Layer Stack Manager 에서 재질 속성을 직접 편집하거나, Altium Material Library에서 재질을 선택할 수 있습니다.

전체 라이브러리는 Altium Material Library dialog(Tools » Material Library)에서 볼 수 있으며(또는 추가할 수 있으며),

재질은 사용 범주별로 구성되어 있고, 대화상자 왼쪽의 트리 구조를 통해 접근할 수 있습니다. 이 수준 아래에서 각 사용 범주는 기능 범주로 다시 나뉘며, 예를 들어 Conductive layer material, Dielectric layer material,, 그리고 Surface Layer Material in the PCB layer material category와 같은 항목이 있습니다.

재질 추가, 저장 및 로드

트리에서 특정 재질 범주를 선택한 상태에서 새 재질을 라이브러리에 추가할 수 있습니다. 외부 재질 라이브러리에 정의된 재질은 로드할 수 있으며(Load 버튼), Altium Material Library 대화상자에서 추가한 사용자 정의 재질은 사용자 라이브러리에 저장할 수도 있습니다(Save 버튼). 저장되는 것은 사용자 정의 재질뿐입니다.

재질에 사용자 정의 속성 추가

라이브러리에 상세히 정의된 재질(기본 재질 및 사용자 정의 재질)에 사용자 정의 속성을 추가할 수 있습니다. 사용자 정의 속성을 추가하려면 먼저 왼쪽 트리에서 올바른 노드를 선택하여 해당 속성을 추가할 재질을 정의한 다음, 버튼을 클릭해 Material Library Settings 대화상자를 엽니다.

그런 다음 필요한 값을 Altium Material Library 대화상자에서 선택한 재질에 추가할 수 있습니다. 행을 선택하고 Edit 버튼을 클릭합니다.

속성 패널

Layer Stack 문서의 Impedance 탭이 활성화되어 있으면 Properties 패널에서 Impedance Profile 요구사항을 구성할 수 있습니다. 그런 다음 필요한 Impedance Profile을 Routing Width 또는 Differential Pairs Routing 설계 규칙에서 선택할 수 있습니다.

• Impedance Profile
  • Description – 의미 있는 설명을 입력합니다. 이 필드는 선택 사항이며, Impedance Profile 이름이 표시되는 모든 위치에 함께 표시됩니다.
  • Type – 드롭다운을 사용해 임피던스 유형을 선택합니다. 선택지는 Single, Differential, Single-Coplanar, Differential-Coplanar입니다.

• Target Impedance – 달성하려는 임피던스를 입력합니다.
• Target Tolerance – 달성하려는 허용오차를 입력합니다. 제조업체가 실제로 제공할 수 있는 현실적인 허용오차 값을 확인하려면 보드 제작업체와 상의해야 합니다.
• Transmission Line
  • Trace inverted – 이 옵션을 활성화하면 Properties 패널에 표시된 것처럼 트레이스를 반전합니다. 이 옵션은 Stackup 탭이 활성화되었을 때 표시되는 Copper Orientation 옵션과 동일하며, 동박이 코어에 적층되는 방향을 정의합니다. 동박 방향은 해당 기판으로부터 동박이 어느 방향으로 돌출되는지를 정의합니다. 다시 말해, 동박이 위쪽에서 에칭되는지 아래쪽에서 에칭되는지의 방향으로 이해할 수도 있습니다.
  • Etch – Etch Factor는 = T/[(W1-W2)/2]이며, 이는 트레이스의 총 단면적을 동박 두께의 제곱만큼 감소시킵니다. 해당 공정에서 생성되는 Etch에 대한 정보는 보드 제작업체에 문의하십시오.

• Width (W1) / (W2) – W1은 라우팅하는 트레이스의 폭이고, W2는 에칭 후 Etch 계수가 적용된 해당 트레이스 상부 표면의 폭입니다. 트레이스 폭에는 정방향/역방향 계산 기능이 제공됩니다. 기본값은 사용자가 입력한 Target Impedance를 기준으로 폭을 계산하는 방식(정방향 계산)입니다. 이렇게 계산된 폭은 예를 들어 5.978처럼 제작업체가 구현하기 어려운 값일 수 있으며, 제작업체는 6.0과 같은 더 현실적인 값을 원할 수 있습니다. 이 경우 Width 필드에 6.0을 입력하고 키보드에서 Enter을 눌러 계산값(Impedance, Deviation 등)을 다시 계산할 수 있습니다. 그러면 버튼이 회색으로 바뀌어(비활성화되어) 역방향 계산 모드가 됩니다. 버튼을 클릭해 다시 활성화하면 정방향 모드로 돌아가고, Width (W1)은 다시 계산된 값으로 되돌아갑니다. 이 기능을 사용하면 실제 제작 가능한 폭 옵션을 검토할 수 있습니다. W2 값을 수동으로 입력하면 이에 맞게 etch factor도 업데이트됩니다.
• Impedance – 소프트웨어는 보드를 구성하는 재질(동박, 코어, 프리프레그)의 특성과 트레이스의 단면적(트레이스의 폭, 두께, etch factor로 결정됨)을 기반으로 임피던스를 계산합니다.
• Deviation – 이는 사용자가 원한 값(목표 임피던스)과 실제로 얻은 값(계산된 임피던스) 사이의 차이를 나타내는 척도입니다. 소프트웨어는 보드를 구성하는 재질(동박, 코어, 프리프레그)의 특성과 트레이스의 단면적(트레이스의 폭, 두께, etch factor로 결정됨)을 기반으로 임피던스 편차(입력한 재질과 치수에 따라 실제로 얻게 되는 값)를 계산합니다.
• Delay – 이는 신호가 송신기에서 수신기로 이동하는 데 걸리는 시간입니다.
• Inductance – 임피던스 계산기는 단위 길이당 인덕턴스를 계산하기 위해 Impedance 값을 사용합니다.
• Capacitance – 임피던스 계산기는 단위 길이당 커패시턴스를 계산하기 위해 Impedance 값을 사용합니다.

• Board
  • Stack Symmetry – 중앙 유전체 레이어를 기준으로 대칭이 되도록 레이어를 짝으로 추가하려면 활성화합니다. 활성화되면 레이어 스택은 즉시 중앙 유전체 레이어를 기준으로 대칭인지 검사합니다. 중앙 유전체 기준 레이어로부터 같은 거리에 있는 레이어 쌍 중 하나라도 동일하지 않으면 Stack is not symmetric dialog가 열립니다.
  • Library Compliance – 활성화되면 Material Library에서 선택된 각 레이어에 대해 현재 레이어 속성이 라이브러리에 정의된 해당 재질 값과 일치하는지 확인합니다.

• Substack – 이 정보는 현재 선택된 서브스택(레이어, 유전체, 두께 등)에 대한 것입니다. 한 서브스택에서 다른 서브스택으로 전환하면 이 정보도 그에 맞게 업데이트됩니다(현재 선택된 서브스택 기준).

• Stack Name – 의미 있는 서브스택 이름을 입력합니다. 이 필드는 X/Y 스택업 영역에 레이어 서브스택을 할당할 때 유용합니다.
• Is Flex – 서브스택이 플렉스인 경우 활성화합니다.
• Layers – 전체 레이어 수입니다.
• Dielectrics – 전체 유전체 수입니다.
• Conductive Thickness – 도전층의 두께입니다. 구리 신호 레이어는 도전층으로 지칭됩니다.
• Dielectric Thickness – 유전체 레이어의 두께입니다.
• Total Thickness – 보드의 전체 두께입니다.

• Other
• Roughness – 도전층의 표면 거칠기를 표시합니다.
  • Model Type – 표면 거칠기가 미치는 영향을 계산하기 위한 선호 모델입니다(각 모델에 대한 자세한 내용은 아래 문서를 참조). 스택의 모든 구리 레이어에 적용됩니다(서브스택이어야 하나요?).
  • Surface Roughness – 표면 거칠기 값입니다(제조업체에서 확인 가능). 0~10µm 사이의 값을 입력하며, 기본값은 0.1µm입니다.
  • Roughness Factor – 거칠기 효과로 인해 도체 손실이 최대 어느 정도 증가할 것으로 예상되는지를 나타냅니다. 1~100 사이의 값을 입력하며 기본값은 2입니다.

설계 규칙 구성

배선 임피던스는 배선의 폭과 높이, 그리고 주변 유전체 재료의 특성에 의해 결정됩니다. Layer Stack Manager에 정의된 재료 속성을 기반으로, 각 임피던스 프로파일이 생성될 때 필요한 배선 폭이 계산됩니다. 재료 속성에 따라 배선 레이어가 바뀌면 폭도 달라질 수 있습니다. 레이어 변경 시 폭이 바뀌는 이 요구사항은 PCB Rules and Constraints Editor(Design » Rules)에서 구성된 해당 배선 설계 규칙에 의해 자동으로 관리됩니다.

대부분의 보드 설계에서는 특정 넷 집합을 제어 임피던스로 배선합니다. 일반적인 방법은 이러한 넷을 포함하는 넷 클래스 또는 차동 페어 클래스를 만든 다음, 아래 이미지와 같이 이 클래스를 대상으로 하는 배선 규칙을 생성하는 것입니다.

일반적으로 Min, Max, Preferred Widths는 수동으로 정의합니다. 모든 레이어에 적용하려면 상단 제약 설정에서 지정하거나, 레이어 그리드에서 각 레이어별로 개별 지정할 수 있습니다. 제어 임피던스 배선의 경우 대신 Use Impedance Profile 옵션을 활성화한 다음 드롭다운에서 필요한 Impedance Profile을 선택합니다. 이렇게 하면 규칙의 Constraints 영역이 변경됩니다. 가장 먼저 눈에 띄는 점은 사용 가능한 레이어 영역에 더 이상 보드의 모든 신호 레이어가 표시되지 않는다는 것입니다. 이제 선택한 Impedance Profile에서 활성화된 레이어만 표시됩니다. Preferred Width 값(및 차동 페어 갭)은 각 레이어에 대해 계산된 폭(및 갭)을 반영하도록 업데이트됩니다. 이러한 Preferred 값은 편집할 수 없지만 Min 및 Max 값은 편집할 수 있습니다. 이를 적절히 더 작은 값/더 큰 값으로 설정하십시오. 그러면 넷을 평소와 같은 방식으로 인터랙티브하게 배선할 수 있습니다.

배선 폭 설계 규칙

단일 넷의 경우 배선 폭은 Routing Width 설계 규칙으로 정의됩니다.

Impedance Profile 사용을 선택하면 사용 가능한 레이어와 Preferred Width는 선택한 프로파일에 의해 제어됩니다.

차동 페어 배선 설계 규칙

차동 페어의 배선은 Differential Pair Routing 설계 규칙에 의해 제어됩니다.

차동 페어의 경우 사용 가능한 레이어, Preferred Width, Preferred Gap은 선택한 프로파일에 의해 제어됩니다.

► Differential Pair Routing에 대해 자세히 알아보기

리턴 패스 설계 규칙

리턴 패스의 끊김이나 목 현상(neck)은 Return Path design rule로 감지할 수 있습니다. Return Path 설계 규칙은 규칙이 대상으로 하는 신호의 위 또는 아래에 있는 지정된 기준 레이어에서 연속적인 신호 리턴 패스가 존재하는지 확인합니다. 리턴 패스는 기준 신호 레이어 또는 플레인 레이어에 배치된 fill, region, polygon pour로 생성할 수 있습니다.

리턴 패스 레이어는 Return Path 설계 규칙에서 선택한 Impedance Profile에 정의된 기준 레이어입니다. 이 레이어들은 신호 경로를 따라 지정된 Minimum Gap(신호 에지 바깥쪽 폭)가 존재하는지 확인하기 위해 검사됩니다. High Speed 규칙 카테고리에서 새 Return Path 설계 규칙을 추가하십시오.

리턴 패스 레이어는 선택한 Impedance Profile에 정의되며, 경로 폭(신호 에지 바깥쪽)은 Minimum Gap에 의해 정의됩니다.

아래 이미지는 NetX 신호에 대해 Minimum Gap 설정이 0.1mm일 때 감지된 리턴 패스 오류를 보여줍니다. Preferences 대화상자에서 DRC Violation Display Style를 Violation Details는 표시하고 Violation Overlay는 표시하지 않도록 구성하면(show image) Return Path 오류를 더 쉽게 찾을 수 있습니다. 이렇게 하면 위반된 전체 객체가 아니라 규칙 실패가 발생한 정확한 위치가 강조 표시됩니다. 

► Altium Designer의 High Speed Design에 대해 자세히 알아보기

필요한 임피던스로 넷 배선하기

보드를 배선하면서 레이어를 변경하면 소프트웨어가 지정된 임피던스를 달성하는 데 필요한 크기로 트랙 폭을 자동 조정합니다. 이러한 인터랙티브 제어 임피던스 배선은 제어 임피던스 PCB 설계 작업을 크게 단순화합니다.

배선 길이 튜닝

고속 설계 배선의 핵심 과제 두 가지는 배선의 임피던스를 제어하는 것과 중요 넷의 길이를 일치시키는 것입니다. 임피던스 제어 배선은 출력 핀에서 나간 신호가 대상 입력 핀에서 올바르게 수신되도록 보장합니다. 배선 길이를 일치시키면 타이밍에 민감한 신호가 대상 핀에 동시에 도달하도록 할 수 있습니다. 배선 길이 튜닝과 매칭은 차동 페어 배선에서도 필수적인 요소입니다.

차동 페어의 길이를 일치시키기 위해 배선에 아코디언 패턴이 추가되었습니다.

Interactive Length Tuning 및 Interactive Diff Pair Length Tuning 명령(Route 메뉴)은 설계 내의 사용 가능한 공간, 규칙, 장애물에 따라 가변 진폭 파형 패턴(아코디언)을 삽입할 수 있게 하여 넷 또는 차동 페어 길이를 최적화하고 제어하는 동적인 수단을 제공합니다.

► Length Tuning에 대해 자세히 알아보기

배선 완료된 보드의 신호 무결성 테스트

설계 캡처 중에 가정된 배선 길이와 배선 임피던스를 사용해 넷을 테스트했던 것과 같은 방식으로, 배선이 완료되면 보드에서도 이 과정을 반복하여 잠재적인 임피던스 불일치와 반사 문제를 확인해야 합니다. PCB editor Tools 메뉴에서 Signal Integrity 명령을 실행하십시오. PCB는 프로젝트의 일부이므로 Layer Stack Manager에 정의된 재료 속성과 치수, 그리고 보드 위 실제 배선 폭이 신호 무결성 테스트에 사용되는 임피던스를 계산하는 데 사용됩니다.

지정된 임피던스 달성

올바른 임피던스를 달성하기 위해 수행하는 반복적인 치수 튜닝 과정 외에도, 실제 제작된 PCB에서 최종적으로 달성되는 임피던스에 영향을 미치는 다른 요소들이 있습니다. 여기에는 PCB에 사용된 유전체 재료의 일관성과 안정성, 그리고 에칭 공정의 일관성과 품질이 포함됩니다. 제어 임피던스 PCB가 필요하다면 PCB 제조업체와 이 점을 논의해야 합니다. 일부 제조업체는 선호하는 스택업을 제공하면 트랙 형상에 대해 조언해 줄 수 있습니다. 또한 많은 업체가 제작하는 각 패널에 임피던스 테스트 쿠폰을 포함할 수 있으며, 이를 사용해 보드에서 실제로 달성된 임피던스를 측정할 수 있습니다.

추가 읽을거리 및 리소스

이 문서는 신호 무결성과 제어 임피던스 PCB 설계 주제에 대한 소개를 제공합니다. 아래 링크를 사용하여 더 자세히 알아보고, 업계에서 인정받는 전문가들이 개발한 리소스에 접근해 보십시오.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed