고속 설계

Altium Designer의 고속 설계

고속 인쇄 회로 기판 설계는 회로 설계 요구 사항, 소자 기술, 제조 재료 및 공정 간의 균형을 맞춰 컴포넌트 사이에서 신호 무결성을 유지하며 신호를 전달할 수 있는 PCB를 구현하는 과정입니다.

고려할 요소

고속 신호가 있는 보드를 라우팅할 때는 다음 사항을 관리해야 합니다.

• 필요할 수 있는 종단 컴포넌트

• 고속 설계 규칙을 적용해야 하는 신호의 정의

• 제어 임피던스 라우팅을 위한 배선의 물리적 치수

• 보드 재료의 특성과 치수

• 레이어 스택의 레이어 수와 배치

• 각 고속 신호의 귀환 경로

• 비아의 영향과 구성

• 차동 쌍의 구성과 라우팅

• 배선 길이의 설정과 제어

레이아웃 전후 신호 무결성 분석

설계 초기 단계에서 임피던스 정합이 필요할 수 있는 신호를 파악하는 것이 중요합니다. 그래야 컴포넌트 배치 과정이 완료되기 전에 추가 종단 컴포넌트를 포함할 수 있습니다. 일반적으로 출력 핀은 임피던스가 낮고 입력 핀은 임피던스가 높으므로, 임피던스 정합을 위해 설계에 종단 컴포넌트를 추가해야 할 수 있습니다.

Altium Designer에는 설계 프로세스의 설계 입력 단계와 보드 레이아웃 단계 모두에서 사용할 수 있는 신호 무결성 시뮬레이터가 포함되어 있어, 레이아웃 전후 신호 무결성 분석을 수행할 수 있습니다(Tools » Signal Integrity). 신호 무결성 시뮬레이터는 계산된 배선의 특성 임피던스와 I/O 버퍼 매크로 모델 정보를 시뮬레이션 입력으로 사용하여 라우팅된 보드의 동작을 모델링합니다. 이 시뮬레이터는 고속 반사 및 누화 시뮬레이터를 기반으로 하며, 업계에서 검증된 알고리즘을 사용하여 매우 정확한 시뮬레이션 결과를 제공합니다.

설계 입력과 보드 설계 모두 회로도 심볼을 관련 PCB 풋프린트, SPICE 시뮬레이션 모델 및 신호 무결성 매크로 모델에 연결하는 통합 컴포넌트 시스템을 사용하므로, 보드 설계를 생성하기 전 회로도 입력 단계에서 신호 무결성 분석을 실행할 수 있습니다. 보드 설계가 없는 경우에도 신호 무결성 시뮬레이터 내에서 원하는 배선 특성 임피던스 등 설계의 물리적 특성을 설정할 수 있습니다. 설계 프로세스의 이 레이아웃 전 단계에서는 신호 무결성 시뮬레이터가 특정 연결의 실제 길이를 파악할 수 없으므로, 사용자가 정의할 수 있는 평균 연결 길이를 사용하여 전송선을 계산합니다. 대상 보드의 치수를 반영하도록 이 기본 길이를 신중하게 선택하면 설계에서 예상되는 신호 무결성 성능을 상당히 정확하게 파악할 수 있습니다.

반사 문제가 발생할 가능성이 있는 네트를 식별하고, 보드 레이아웃으로 진행하기 전에 필요한 종단 컴포넌트를 회로도에 추가할 수 있습니다. 이러한 컴포넌트의 값은 레이아웃 후 신호 무결성 분석을 수행한 뒤 추가로 조정할 수 있습니다.

신호 무결성 분석 엔진은 반사 문제가 발생할 가능성이 있는 네트를 식별하는 데 도움이 됩니다. 파형에서 직접 측정할 수도 있습니다.

► 컴포넌트 임피던스 정합에 대해 자세히 알아보기

고속 신호 정의

Main page: xSignals로 고속 신호 경로 정의

고속 설계는 회로 기판의 한 지점에서 다른 지점으로 흐르는 에너지를 관리하는 기술입니다. 설계자는 보드의 한 지점에서 다른 지점으로 이동하는 신호에 주의를 집중하고 설계 제약 조건을 적용할 수 있어야 합니다. 하지만 이때 다루는 신호가 반드시 단일 PCB 네트인 것은 아닙니다. 이 신호는 T 분기 토폴로지로 라우팅하려는 설계에서 A0의 한 분기일 수 있습니다. 이 경우 A0의 다른 분기 역시 주의를 기울여야 하는 또 하나의 신호이며, 두 신호의 배선 길이를 비교할 수 있어야 합니다. 또는 신호 경로에 직렬 종단 컴포넌트가 포함될 수도 있습니다(PCB 편집기에서는 이를 컴포넌트 하나와 PCB 네트 두 개로 인식합니다). 이 신호가 차동 쌍에 속한다면, 해당 쌍의 다른 신호 길이와 비교해야 합니다.

이러한 요구 사항은 xSignals라는 기능으로 관리할 수 있습니다. xSignal은 기본적으로 사용자가 정의한 신호 경로입니다. 워크스페이스 또는 PCB 패널에서 소스 패드와 대상 패드를 선택한 다음, 둘 중 하나를 마우스 오른쪽 버튼으로 클릭하여 해당 신호 경로를 xSignal로 정의합니다. 시작 패드와 끝 패드를 지정하여 대화형으로 xSignal을 정의할 수도 있고, 지능형 xSignals Wizard를 실행할 수도 있습니다. 이 마법사의 휴리스틱 기능을 활용하면 선택한 컴포넌트 사이에 다수의 xSignal을 빠르게 설정할 수 있습니다. 그런 다음 이러한 xSignal을 사용하여 고속 신호에 설계 규칙을 적용할 수 있습니다. 소프트웨어는 이러한 xSignal의 구조를 이해하므로, 예를 들어 종단 컴포넌트를 통해 연결된 여러 네트의 전체 길이뿐 아니라 해당 종단 컴포넌트를 통과하는 거리도 계산할 수 있습니다.

PCB 패널에는 xSignal을 살펴보고 관리하는 데 사용하는 xSignal 모드가 포함되어 있습니다. 이 패널은 신호 길이에 대한 피드백도 제공하며, 해당 설계 제약 조건의 한계에 가까운 xSignal은 노란색으로, 조건을 충족하지 못하는 xSignal은 빨간색으로 강조 표시합니다. 아래 이미지에서는 CLK1 차동 쌍의 xSignal 길이 차이가 해당 Matched Length 설계 규칙에서 허용하는 범위를 초과합니다. 패널에는 정확한 지점 간 길이를 나타내는 Signal Length가 포함되어 있습니다. 패드 내부의 트랙이나 겹쳐진 트랙 세그먼트 등 기존의 길이 불일치 요인을 해소하고, 정확한 비아 구간 거리를 사용하여 Signal 길이를 계산합니다.

PCB 패널의 xSignals 모드를 사용하여 xSignal을 관리하고 살펴볼 수 있습니다. 가는 선은 직렬 컴포넌트를 통과하는 신호 경로를 나타냅니다. (이미지 제공: FEDEVEL Open Source, www.fedevel.com)

라우팅 속성 정의

Main page: 제어 임피던스 라우팅

기존에는 보드 설계자가 폭 치수를 입력하고 해당 레이어의 구리 두께를 선택하여 라우팅의 폭과 두께를 정의했습니다. 전류를 충분히 흘릴 수 있고 필요한 전압 이격 거리가 유지되는지만 확인하면 되었으므로 일반적으로 이 방법으로 충분했습니다. 하지만 설계의 고속 신호에는 이 방식만으로 충분하지 않으며, 이러한 신호의 라우팅 경로는 임피던스를 제어해야 합니다.

임피던스 제어 라우팅의 핵심은 특정 임피던스를 구현하도록 라우팅 경로의 치수와 보드 재료의 특성을 구성하는 것입니다. 이를 위해 적절한 임피던스 프로파일을 정의한 다음, 라우팅 설계 규칙에서 중요한 고속 Net에 해당 프로파일을 할당합니다.

임피던스 프로파일 정의

Main page: 임피던스 제어 라우팅을 위한 레이어 스택 구성

임피던스 프로파일은 PCB Editor의 Layer Stack Manager(Design » Layer Stack Manager)에서 정의합니다. Layer Stack Manager은 Schematic 시트, PCB 및 기타 문서 유형과 마찬가지로 문서 Editor에서 열립니다.

레이어 속성을 구성한 후 Layer Stack Manager's Impedance 탭으로 전환하여 싱글 또는 차동 임피던스 프로파일을 추가하거나 편집합니다.

최상위 레이어에 라우팅된 개별 Net에 대해 정의된 50Ω 임피던스 프로파일입니다. 이미지 위에 커서를 올리면 L3 레이어에 대한 동일한 프로파일의 설정이 표시됩니다.

에 대해 자세히 알아보기 설계 규칙 구성

라우팅 임피던스는 라우팅 경로의 폭과 높이, 그리고 주변 유전체 재료의 특성에 따라 결정됩니다. 각 임피던스 프로파일을 생성할 때 Layer Stack Manager에 정의된 재료 특성을 기반으로 필요한 라우팅 폭이 계산됩니다. 재료 특성에 따라 라우팅 레이어가 바뀌면 폭도 달라질 수 있습니다. 라우팅 레이어 변경에 따른 이러한 폭 변경 요구 사항은 PCB 규칙 및 제약 조건 Editor(Design » Rules)에서 구성한 해당 라우팅 설계 규칙에 의해 자동으로 관리됩니다.

대부분의 보드 설계에는 임피던스를 제어하여 라우팅해야 하는 특정 Net 그룹이 있습니다. 일반적으로 아래 이미지와 같이 이러한 Net을 포함하는 Net 클래스 또는 차동 쌍 클래스를 생성한 다음, 이 클래스를 대상으로 하는 라우팅 규칙을 생성합니다.

일반적으로 상단의 제약 조건 설정에서 최소, 최대 및 권장 폭을 수동으로 정의하여 모든 레이어에 적용하거나, 레이어 Grid에서 각 레이어에 대해 개별적으로 정의합니다. 임피던스 제어 라우팅에서는 대신 Use Impedance Profile 옵션을 활성화한 다음 드롭다운에서 필요한 임피던스 프로파일을 선택합니다. 이렇게 하면 규칙의 Constraints 영역이 변경됩니다. 가장 먼저 확인할 수 있는 변화는 설계 규칙의 사용 가능한 레이어 영역에 보드의 모든 신호 레이어가 더 이상 표시되지 않고, 선택한 임피던스 프로파일에서 활성화된 레이어만 표시된다는 점입니다. 권장 폭 값과 차동 쌍 간격은 각 레이어에 대해 계산된 폭과 간격을 반영하도록 업데이트됩니다. 이러한 권장 값은 편집할 수 없지만 최소 및 최대 값은 편집할 수 있으므로, 적절히 더 작은 값과 더 큰 값으로 설정하십시오.

라우팅 폭 설계 규칙

싱글 엔디드 Net의 라우팅 폭은 라우팅 폭 설계 규칙으로 정의됩니다.

임피던스 프로파일 사용을 선택하면 사용 가능한 레이어와 권장 폭이 선택한 프로파일에 의해 제어됩니다.

차동 쌍 라우팅 설계 규칙

차동 쌍의 라우팅은 Differential Pair 라우팅 설계 규칙으로 제어됩니다.

차동 쌍의 경우 사용 가능한 레이어, 권장 폭 및 권장 간격이 선택한 프로파일에 의해 제어됩니다.

► Differential Pair 라우팅

임피던스 선택

그렇다면 어떤 타겟 임피던스를 선택해야 할까요? 일반적으로 이는 사용 중인 로직 계열이나 기술의 소스 특성 임피던스에 따라 결정됩니다. 예를 들어 ECL 로직의 특성 임피던스는 50Ω이며, TTL의 소스 임피던스 범위는 70Ω~100Ω입니다. 많은 설계에서 50Ω~60Ω을 타겟 임피던스로 사용하며, 차동 쌍의 경우 90Ω 또는 100Ω의 차동 임피던스를 흔히 사용합니다. 임피던스가 낮을수록 전류 소모가 커지고, 임피던스가 높을수록 EMI가 방사될 가능성이 커지며 해당 신호가 누화의 영향을 더 쉽게 받는다는 점을 기억하십시오.

100Ω 차동 쌍은 길이가 같은 두 개의 50Ω 싱글 엔디드 라우팅 경로로 볼 수도 있습니다. 하지만 쌍을 이루는 경로 사이에 결합이 발생하므로 정확히 맞는 설명은 아닙니다. 이 결합은 두 경로가 가까워질수록 강해지며, 쌍의 차동 임피던스를 낮춥니다. 100Ω 의 차동 임피던스를 유지하려면 각 경로의 폭을 줄일 수 있으며, 이렇게 하면 쌍을 이루는 각 경로의 특성 임피던스가 몇 옴 정도 소폭 증가합니다.

보드 속성 정의

Main page: 레이어 스택 관리

보드 레이어에 사용되는 재료, 각 레이어의 치수, 레이어 수 및 적층 순서는 모두 Layer Stack Manager에서 정의합니다. 여기서는 구리 신호 레이어와 플레인 레이어, 구리층을 분리하는 유전체 레이어, 커버 레이어, 컴포넌트 오버레이를 포함하여 최종 보드를 제작하는 데 필요한 다양한 레이어를 구성합니다.

제작되는 모든 레이어는 Layer Stack Manager의 Stackup 탭에서 정의됩니다.

비아 구성

Main page: 비아 유형 정의

이 페이지의 개요 섹션에서 언급했듯이, 비아는 신호 라우팅의 임피던스에 영향을 미치며 고속 설계에서 핵심적으로 고려해야 할 요소입니다. 길이, 홀 직경, 비아 랜드 면적이 신호가 보는 임피던스에 영향을 줄 뿐만 아니라, 비아 배럴에서 사용하지 않는 부분은 스텁으로 작용하여 신호 반사를 일으킬 수 있습니다. 이를 관리하기 위해 블라인드 비아, 매립 비아, µVia, 스킵 비아 등 다양한 레이어 간 비아 유형을 제작할 수 있습니다. Altium Designer는 이러한 비아 유형을 모두 지원합니다.

비아는 레이어 스택의 일부로 Layer Stack Manager's Via Types 탭에서 정의합니다. 사용하지 않는 비아 배럴의 백드릴링도 지원하며, 이는 Layer Stack Manager's Back Drills 탭에서 정의합니다(백드릴링을 위한 보드 구성에 대해 자세히 알아보기).

제작 가능한 모든 비아 유형은 Layer Stack Manager의 Via Types 탭에서 정의할 수 있습니다.

비아의 영향을 파악하기 위한 정량적 연구가 수행되었으며, 그 예로 Altera 애플리케이션 노트 AN529 고속 채널 설계를 위한 비아 최적화 기법이 있습니다.

이 연구와 기타 참고 자료를 요약하면, 비아의 영향을 최소화하는 데 도움이 되는 지침은 다음과 같습니다.

• 신호 배선이 비아에 연결되는 지점에서 비아 애뉼러 링의 크기를 줄입니다. 해당 애플리케이션 노트에서는 기계식 드릴로 가공하는 비아의 직경/홀 크기로 20/10 mil(0.5/0.25 mm)을 권장합니다.
• 비아가 연결되지 않는 레이어에서 사용하지 않는 애뉼러 링(NFP 또는 Non-Functioning Pad라고도 함)을 제거합니다. 이 작업에는 Tools » Remove Unused Pad Shapes 명령을 사용합니다.
• 비아 배럴과 인접한 플레인 레이어 사이의 클리어런스를 늘립니다. 이는 Power Plane 클리어런스 Design Rule로 제어하며, 해당 애플리케이션 노트에서는 40~50 mil(1.0~1.25 mm)을 권장합니다. 이렇게 하면 해당 플레인 레이어의 보이드 크기가 커진다는 점에 유의하십시오.
• 신호 배선의 레이어 변경으로 리턴 경로가 다른 레이어로 전환될 때마다 신호 비아 옆에 스티칭 비아를 배치합니다. 새로운 기준 플레인 레이어의 전압이 기존 기준 플레인과 같다면, 신호 비아로부터 35 mil(0.9 mm) 이내의 거리(중심 간 거리)에 비아를 배치하여 두 플레인을 연결해야 합니다.
• 신호 배선의 레이어가 변경되고 새로운 기준 플레인 레이어의 전압이 다르다면, 신호 비아 옆에 디커플링 커패시터를 배치합니다. 이 커패시터는 두 플레인의 전압과 관계없이 두 플레인 사이를 직접 디커플링합니다. 이 방법은 한 플레인의 노이즈를 다른 플레인으로 결합시킬 수 있으므로, 리턴 경로의 루프 면적을 줄이기 위한 최후의 수단으로만 사용해야 합니다.
• 비아 스텁(신호 배선이 비아에 접속하는 레이어를 넘어 연장된 불필요한 비아 부분)을 제거합니다. 적절한 블라인드 비아와 매립 비아를 사용하거나, 제작 중 비아 백드릴링을 수행하여 제거할 수 있습니다.

고속 신호의 리턴 경로 관리

설계 내 각 고속 신호에는 양질의 리턴 경로가 필수적입니다. 리턴 경로가 신호 배선 아래를 따라 흐르지 않고 벗어나면 루프가 형성되며, 이 루프로 인해 EMI가 발생합니다. 발생하는 EMI의 양은 루프 면적에 직접적으로 비례합니다.

전원 플레인 생성

• 전원 플레인은 플레인 레이어 또는 하나 이상의 폴리곤으로 덮인 신호 레이어를 사용하여 생성할 수 있습니다.
• 플레인 레이어로 전원 플레인 생성:
  • 플레인 레이어는 Layer Stack Manager에서 추가합니다. 기존 레이어를 마우스 오른쪽 버튼으로 클릭한 다음 Insert layer above 또는 Insert layer below을 선택하여 새 플레인 레이어를 추가합니다.
  • 플레인 레이어를 활성 레이어로 선택한 상태에서 플레인 내부의 아무 곳이나 두 번 클릭하면 Split Plane 대화 상자가 열리며, 여기에서 Net을 할당할 수 있습니다.
  • 소프트웨어는 Layer Stack Manager의 해당 레이어에 대한 Pullback Distance 열에 지정된 값만큼 플레인 가장자리를 보드 가장자리에서 자동으로 후퇴시킵니다. 해당 열이 보이지 않으면 기존 열 머리글을 마우스 오른쪽 버튼으로 클릭하여 Select Columns 명령에 접근합니다.
  • 선(Place » Line)을 배치하여 플레인 레이어를 별도의 영역으로 분할할 수 있습니다. 첫 번째 선분 배치를 시작한 후 Tab 키를 눌러 Split 라인의 너비를 설정합니다. 보드 가장자리에서 반대쪽 가장자리까지 선분을 배치하거나, 닫힌 도형을 만들어 아일랜드를 생성합니다. 소프트웨어는 Split 라인으로 생성된 개별 도형을 자동으로 감지합니다. 각 도형을 두 번 클릭하여 Net을 할당합니다.
• 신호 레이어의 폴리곤으로 전원 플레인 생성:
  • 신호 레이어는 Layer Stack Manager에서 추가합니다. 기존 레이어를 마우스 오른쪽 버튼으로 클릭한 다음 Insert layer above 또는 Insert layer below을 선택하여 새 신호 레이어를 추가합니다.
  • 별도의 전원 영역이 필요하다면 레이어 전체를 폴리곤으로 덮은 다음 절단하는 방법(Place » Slice Polygon Pour)이 더 쉬울 수 있습니다. 절단선 배치를 시작한 후 Tab 키를 누르면 Line Constraints 대화 상자가 열리며, 여기에서 절단 너비를 설정할 수 있습니다. 이 너비는 절단으로 생성되는 두 폴리곤 사이의 간격이 됩니다. 절단선은 폴리곤 바깥에서 시작하여 폴리곤 바깥에서 끝나야 합니다.
  • 폴리곤을 리푸어하려면 마우스 오른쪽 버튼을 클릭하고 컨텍스트 메뉴에서 Polygon Actions » Repour Selected을 선택합니다. 
  • 폴리곤은 셸빙(일시적으로 숨기기)할 수도 있습니다. 마우스 오른쪽 버튼을 클릭하고 Polygon Actions 하위 메뉴에서 해당 명령을 선택합니다. 부품과 라우팅을 이동해야 할 때 이 기능을 사용합니다.
• 아래 이미지와 같이 Net마다 다른 색상으로 표시하면 도움이 될 수 있습니다. Schematic 또는 PCB에서 설정할 수 있습니다. Net에 색상 적용에 대해 자세히 알아보십시오.

  첫 번째 이미지는 3v3 및 5v0 영역으로 분할된 플레인 레이어이고, 두 번째 이미지는 3v3 폴리곤과 5v0 폴리곤이 있는 신호 레이어입니다. Net 색상이 할당되고 강조 표시가 활성화되어 있습니다.

신호 리턴 경로로서의 플레인

양질의 리턴 경로는 다음 조건을 충족합니다.

• 리턴 경로를 제공하는 플레인(해당 신호에 가장 가까운 플레인)에서 신호 배선 아래에 끊김, 분할 또는 보이드(비아나 스루홀 핀으로 인해 플레인에 생기는 구멍)가 없어야 합니다.
• 리턴 경로의 이상적인 폭은 신호 라우팅 폭의 3배 또는 라우팅 경로에서 플레인까지 거리의 3배 중 더 작은 값입니다. 전류 밀도는 신호 라우팅 경로 바로 아래에서 가장 높지만, 경로 양쪽의 플레인으로도 퍼지며 전류의 약 95%는 경로 폭의 3배 이내에서 흐릅니다. 이 영역 내에서 플레인이 끊기면 리턴 경로의 임피던스가 증가하며, 리턴 경로가 우회하면 루프가 형성됩니다. 신호 무결성 측면에서 이러한 리턴 경로 임피던스 증가는 신호 경로의 임피던스 증가만큼 신호 품질에 영향을 미칩니다.
• 루프 면적을 최소화했습니다. 일반적으로 라우팅된 신호의 길이를 최소화하는 것보다 루프 면적을 줄이는 것이 더 중요합니다. 리턴 경로가 동박 제거 영역을 만나면, 사용 가능한 리턴 경로에 맞춰 신호를 다시 라우팅하는 것을 고려하세요. 
• 전원 플레인이 리턴 경로를 제공하는 경우, 리턴 에너지는 결국 디커플링 커패시터를 통해 접지에 도달합니다. 형성되는 루프의 크기를 최소화하도록 신호 소스 핀 근처의 디커플링 커패시터 위치를 신중하게 고려하세요.

분할된 전원 및 접지 플레인과 다중 전원 및 접지 플레인 관리

일반적으로 접지 플레인은 분할이 필요한 명확한 요구 사항이 있고 이를 정의하고 관리하는 방법을 이해하고 있는 경우가 아니라면 분할하지 않는 것이 좋습니다. 대신 노이즈가 많은 부품과 적은 부품을 분리하고, 사용하는 전원 레일에 따라 부품을 그룹화하여 배치해야 합니다.

전원 및 접지 플레인과 관련하여 유의할 다른 사항은 다음과 같습니다.

• 설계상 접지 플레인을 부분적으로 분할해야 한다면 해당 영역을 통과하는 신호는 브리지(아래에 분할이 없는 구역)를 가로질러 라우팅해야 합니다.
• 회로 노이즈를 최소화하려면 플레인을 분할하는 것보다 접지 플레인을 추가하는 것이 좋습니다. 가능하면 각 정전압 전원 공급 장치의 전원 레일과 접지 레일 모두에 플레인 레이어를 사용하세요. 
• 설계에 여러 레일이 포함되어 있고 각 레일이 별도의 플레인에 분포되어 있다면, 각 전원 플레인이 해당 접지 플레인만 참조하도록 해야 합니다. 전원 플레인이 다른 레일의 접지 플레인과 겹치거나 이를 참조하지 않도록 하세요. 이렇게 겹치면 용량성 결합이 발생하여 노이즈가 한 전원에서 다른 전원으로 전달될 수 있습니다.
• 인접 플레인이 서로 다른 전압 영역으로 분할해야 하는 전원 플레인이라면, 적절한 리턴 경로를 제공하기 위해 두 전압 영역 사이에 직접 디커플링을 적용해야 할 수 있습니다.

분할 플레인 시각화

리턴 경로를 육안으로 확인하기 쉽도록 표시 설정을 구성하면 중요한 라우팅 경로 아래의 리턴 경로를 더 쉽게 검토할 수 있습니다.

신호가 플레인의 서로 다른 전압 영역을 통과할 때 Split 라인을 가로지르는지 확인합니다. 강조 표시된 4개의 Net은 VCC 전원 플레인의 분할부를 가로지르므로 해당 신호의 리턴 경로가 끊깁니다.

방법은 다음과 같습니다.

• 각 전원 Net에 색상을 지정합니다. 자세한 내용은 Net에 색상 적용을 참조하세요.
• 관련 신호 레이어와 플레인 레이어만 표시되도록 레이어 표시를 제한합니다. 이 레이어 그룹은 레이어 세트로 저장할 수 있습니다. 자세한 내용은 레이어 세트 생성을 참조하세요.
• 신호 레이어로 전환한 다음, 관심 있는 Net에서 Ctrl+Click하여 강조 표시합니다(여러 Net을 강조 표시하려면 Shift을 누른 상태로 클릭). 선택과 달리 강조 표시는 계속 유지되므로 다른 곳을 클릭해도 강조 표시가 해제되지 않습니다. 현재 강조 표시된 항목을 모두 해제하려면 Shift+C 을 누르세요.
• 강조 표시는 설계 공간의 나머지 객체를 흐리게 처리하는 방식으로 구현됩니다. Dimmed Objects 수준은 View Configuration 패널의 마스크 및 흐리게 표시 설정 섹션에서 설정합니다.
• 플레인 레이어를 활성 레이어로 설정합니다.

해당 Net이 눈에 띄게 표시되며, Split 라인이나 스루홀 패드 및 비아로 인해 생성된 동박 제거 영역 등 리턴 경로의 분할부 또는 불연속 지점을 더 쉽게 확인할 수 있습니다. 

리턴 경로의 단절 감지

리턴 경로의 단절이나 폭이 좁아진 부분은 Return Path Design Rule로 감지할 수 있습니다. Return Path Design Rule은 Rule의 대상 신호 위나 아래에 지정된 참조 레이어에서 신호 리턴 경로가 연속적으로 이어지는지 확인합니다. 리턴 경로는 참조 신호 레이어에 배치된 필, Region 및 폴리곤 푸어로 구성하거나 플레인 레이어를 사용할 수 있습니다.

리턴 경로 레이어는 Return Path Design Rule에서 선택한 Impedance Profile에 정의된 참조 레이어입니다. 이 레이어를 검사하여 신호 경로를 따라 지정된 Minimum Gap(신호 가장자리 바깥쪽으로 확보되는 폭)이 확보되어 있는지 확인합니다. High Speed Rule 범주에 새 Return Path Design Rule을 추가하세요.

아래 이미지는 Minimum Gap 설정이 0.1mm인 신호 NetX에서 감지된 리턴 경로 오류를 보여 줍니다. 환경설정 대화 상자에서 DRC Violation Display Style을 구성하여 위반 오버레이는 표시하지 않고 위반 세부 정보만 표시하면 Return Path 오류의 위치를 더 쉽게 찾을 수 있습니다. – 이미지 보기. 이렇게 하면 위반 객체 전체가 아니라 Rule을 위반한 정확한 위치가 강조 표시됩니다. 

리턴 경로 비아 검사

규칙에 Max Stitch Via Distance 이(가) 정의되어 있으면 배치 DRC의 일부로 지정된 거리 내에 리턴 경로 비아가 있는지 확인합니다.

최대 스티칭 비아 거리 제약 조건 위반의 예입니다. 여기서는 네트 DQS4R_N 의 비아에서 지정된 거리 내에 리턴 경로 비아가 없습니다.

차동 쌍 구성 및 라우팅

Main pages: Differential Pair 라우팅, 제어 임피던스 라우팅

차동 쌍은 회로도 작성 중에 정의하거나, 설계를 보드 레이아웃으로 전송한 후 정의할 수 있습니다. 회로도에서 쌍을 정의할 때의 핵심 요구 사항은 각 관련 네트의 Net 이름 끝에 _P 또는 _N을(를) 포함하는 것입니다. 차동 쌍은 각 네트에 Differential Pair directive을(를) 배치하거나 Blanket directive에 하나를 배치하여 회로도에서 식별합니다. 아래 이미지와 같이 Blanket 지시자는 차동 형식의 Net 라벨 집합을 둘러싸도록 배치됩니다.

Blanket을 사용하면 여러 네트를 차동 쌍의 구성원으로 구성할 수 있습니다.

차동 쌍 작업:

• PCB 편집기에서는 PCB 패널의 Differential Pair Editor 모드에서 차동 쌍을 정의할 수 있습니다. 차동 쌍에 적용되는 설계 규칙을 더 간편하게 정의하려면 차동 쌍을 Net 클래스 또는 Differential Pair 클래스에 할당하면 됩니다. 두 클래스 모두 Object Class Explorer에서 정의합니다.
• 제어 임피던스로 차동 쌍을 라우팅하려면 Layer Stack Manager에서 임피던스 프로파일을 생성합니다. 제어 임피던스 라우팅에 대해 자세히 알아보세요.
• 차동 쌍 라우팅의 속성은 Differential Pair 라우팅 설계 규칙으로 정의합니다.
• 차동 쌍을 라우팅하려면 Interactive Differential Pair 라우팅 명령을 사용합니다. _P 또는 _N 패드를 클릭하여 라우팅을 시작한 다음 Spacebar을(를) 사용해 사용 가능한 출구 라우팅 형태를 순환합니다. 라우팅 동작은 단일 네트 라우팅과 동일합니다. 대화형 라우팅 단축키 목록을 보려면 Shift+F1을(를) 누르세요. 대상 패드에 가까워지면 Ctrl+Click을(를) 눌러 패드까지 라우팅을 완료합니다.

Differential Pair 실무 지침:

• 차동 쌍이 효과적으로 동작하려면 길이 정합이 매우 중요합니다. 해당 신호 기술에 적합한 허용 오차 내에서 길이를 맞추세요. 예를 들어 USB 3.x 쌍은 길이 차이가 5~10mil 이내가 되도록 맞춥니다. 또 다른 실무 지침은 길이 차이에 따른 지연을 신호 상승 시간의 20% 이내로 맞추는 것입니다. 차동 신호 방식은 리턴 에너지가 쌍의 다른 구성원을 통해 되돌아오기 때문에 동작합니다. 길이 불일치가 클수록 가장 가까운 평면 레이어를 통해 되돌아오는 에너지의 양이 많아집니다.

• 쌍의 각 구성원이 장애물의 양쪽으로 우회하여 라우팅되는 경우처럼 결합이 불연속적이면 임피던스가 증가합니다. 결합 불연속으로 인한 임피던스 변화량을 줄이려면 전체 쌍을 더 느슨하게 결합하여(예: 신호 배선 폭의 2배 간격) 라우팅하는 편이 나을 수 있습니다.

• 특히 표면 레이어에서는 간섭원 배선을 멀리 배치하고, 잠재적인 간섭원 네트와는 신호 배선 폭의 3배에 해당하는 간격을 확보하는 것을 목표로 하세요.

• 일반적으로 쌍과 다른 신호 사이에는 신호 배선 폭의 2배에 해당하는 간격을 확보하는 것을 목표로 하세요.

• 동일 레이어의 접지 폴리곤은 신호 배선 폭의 3배 이상 떨어뜨려 배치하세요.

• 비아와 결합 불연속으로 인해 발생하는 반사는 임피던스 제어 라우팅으로 관리하며, 이를 위해서는 Signal 경로 아래에 연속적인 기준 평면이 필요합니다.

• 누화에 대한 내성을 높이려면 Signal 레이어와 평면 사이의 간격을 줄이세요.

배선 길이 제어 및 튜닝

Main pages: 길이 튜닝, 길이 Design Rule, 길이 일치 Design Rule

보드에서 고속 Signal을 관리하기 위한 핵심 요건은 배선 길이를 제어하고 튜닝하는 것입니다.

• 절대 길이는 길이 Design Rule로 모니터링할 수 있으며, 상대적인 배선 길이는 길이 일치 Design Rule로 모니터링할 수 있습니다.
• Net 그룹의 현재 길이와 적용 가능한 Design Rule의 준수 여부는 아래 그림과 같이 PCB Panel의 Nets 모드에서 확인할 수 있습니다.
• 길이 Rule 또는 길이 일치 Rule이 정의되어 있으면 길이 튜닝 게이지(Shift+G)를 표시하여 대화형 라우팅 또는 길이 튜닝 중에 길이를 모니터링할 수 있습니다.
• 소자 패키지 내부의 핀 길이로 인한 지연을 지원합니다. 자세한 내용은 핀 패키지 지연을 참조하세요.
• 경로에 직렬 부품이 포함된 Net은 xSignals를 정의하여 관리합니다.

Design Rule

• Managing the Overall Route Lengths - 단일 Net 또는 Net 그룹의 전체 배선 길이는 길이 Design Rule로 모니터링할 수 있습니다. 길이 Design Rule에는 최소 및 최대 허용 길이가 있습니다. Signal 길이가 허용 최솟값보다 짧으면 PCB Panel(Nets 모드)에서 노란색으로 강조 표시되며, 허용 최댓값보다 길면 빨간색으로 강조 표시됩니다.
• Managing the Relative Route Lengths - Net 그룹의 상대적인 배선 길이는 길이 일치 Design Rule로 모니터링할 수 있습니다. 길이 일치 Design Rule에는 허용 오차가 있으며, 타겟 Net 그룹에서 가장 긴 배선을 기준 길이로 사용합니다. Panel에서 Signal 길이가 노란색으로 강조 표시되면 해당 Signal의 길이가 가장 긴 배선 길이에서 허용 오차를 뺀 값보다 짧다는 뜻입니다. 빨간색으로 강조 표시되면 해당 Signal의 길이가 가장 긴 배선 길이보다 길다는 뜻입니다. 

설계에 이 두 Rule이 모두 있을 때 각 설정이 어떻게 적용되는지 알아보려면 길이 튜닝 페이지를 참조하세요.

배선 길이 모니터링

현재 배선 길이는 PCB Panel의 Net 모드에 표시되며, 라우팅하는 동안 업데이트됩니다. Routed 길이 값은 타겟 길이에 가까워지면 노란색으로, 초과하면 빨간색으로 바뀝니다.

길이 Rule 또는 길이 일치 Rule이 정의되어 있으면 길이 튜닝 게이지를 표시하여 대화형 라우팅 또는 길이 튜닝 중에 길이를 모니터링할 수 있습니다. 라우팅 중에 Shift+G 단축키를 사용하여 게이지 표시를 켜거나 끌 수 있습니다.

게이지는 슬라이더 위에 현재 라우팅된 길이를 숫자로 표시하며, 슬라이더는 예상 길이를 나타냅니다. 길이 튜닝 중에는 Estimated Length = Current Routed Length이며, 대화형 라우팅 중에 게이지를 사용하는 경우에는 Estimated Length = Routed Length + distance to target (length of connection line)입니다.

게이지 설정은 적용 가능한 Rule에 정의된 제약 조건을 바탕으로 계산됩니다.

• 게이지 최솟값(게이지 왼쪽 끝)은 45입니다(가장 낮은 MinLimit).
• 게이지 최댓값(게이지 오른쪽 끝)은 48입니다(가장 높은 MaxLimit).
• 왼쪽 노란색 막대(가장 높은 MinLimit)는 46.58입니다.
• 오른쪽 노란색 막대(가장 낮은 MaxLimit)는 47.58입니다(위 이미지에서는 녹색 막대에 가려져 있음).
• 녹색 막대(TargetLength)는 47.58입니다(그룹에서 가장 긴 Net의 배선 길이로, MaxLimit와 같음).
• 녹색 슬라이더와 그 위에 표시된 숫자 값(현재 배선 길이)은 47.197입니다.

배선 길이 튜닝

라우팅을 완료한 후 Interactive Length Tuning 명령 또는 Interactive Diff Pair Length Tuning 명령(Route 메뉴)을 사용하여 배선 길이를 튜닝할 수 있습니다. 이 명령은 세 가지 형상 중 선택한 아코디언 구간을 배선에 추가합니다.

적용 가능한 길이 Rule과 길이 일치 Rule이 있으면 길이 튜닝 도구는 두 Rule을 모두 고려하여 가장 엄격한 제약 조건을 결정합니다. 따라서 길이 Rule에 지정된 최대 길이가 길이 일치 Rule의 타겟 중 가장 긴 길이보다 짧으면 길이 Rule이 우선하며, 튜닝 시 해당 길이가 사용됩니다.

길이 튜닝 중에 어떤 Rule이 적용되는지 확인하거나 아코디언 속성을 변경하려면 Tab 키를 눌러 아래 그림과 같이 Properties Panel의 Interactive Length Tuning 모드를 여세요. Target Length에 주목하세요. 이는 적용 가능한 가장 엄격한 Rule 설정의 Max Limit입니다.

길이 튜닝 중에 Tab 키를 누르면 Panel이 Interactive Length Tuning 모드로 열리며, 여기서 타겟 길이 모드를 선택하고 아코디언 매개변수를 조정할 수 있습니다.

Net의 길이를 튜닝하려면 명령을 실행한 다음 해당 Net의 배선 위 아무 곳이나 클릭하세요. 배선 경로를 따라 커서를 움직이면 튜닝용 아코디언 구간이 추가됩니다. 적용 가능한 Design Rule에 정의된 길이 요건이 충족될 때까지 튜닝 구간이 계속 추가됩니다. 커서가 튜닝 아코디언의 경계를 벗어나면 아코디언 형상이 사라지고, 커서를 아코디언 형상의 경계 안으로 다시 이동하면 재표시됩니다.

길이 튜닝에 대해 자세히 알아보세요.

결론

모든 고속 설계에 적용할 수 있는 보편적인 Rule을 도출하는 것은 불가능하지만, 올바른 설계 관행을 따르면 고속 설계를 성공적으로 수행하는 데 도움이 됩니다. 여러 업계 전문가가 고속 설계에 관한 실용적이고 인기 있는 교육 과정을 제공하고 있습니다. 아래 링크를 통해 자세한 내용을 알아보고 전문 교육 과정을 살펴보세요.

참고 자료

이 페이지는 다음 업계 전문가들의 지식을 종합하여 요약한 것으로, 저자는 이들의 연구와 저술에 깊이 감사드립니다.

Douglas Brooks의 기고문

• 마이크로스트립 전파 시간
• 속도와 전력을 위한 평면 분할
• 표피 효과
• 차동 Trace Design Rule - 진실과 허구

Howard Johnson 박사의 기고문

• 비아 인덕턴스
• 10레이어 스택

Lee W. Ritchey의 저서 및 기고문

• 처음부터 올바르게
• 차동 신호 전송과 설계 요건에 대한 고찰
•  PCB 적층판이 고속 데이터 전송률에 미치는 영향, 1부, 2부

In-Circuit Design 기고문 - Barry Olney

• Differential Pair 라우팅
• 평면 점퍼에 대한 명확한 진실
• 핵심 부품 배치
• 스택업 계획(1, 2 & 3부)
• 완벽한 스택업

회로 기판 설계 모범 사례 - Tim Jarvis RadioCAD Limited

PCB 레이아웃 - Learn EMC 웹사이트

Keith Armstrong의 기술 문서, EMC 정보 센터 (무료 회원 가입 필요)

전자 패키징 핸드북 - Glenn R. Blackwell

인쇄 회로 핸드북 - Clyde Coombs 및 Happy Holden

HDI 핸드북 - Happy Holden 외

고속 채널 설계를 위한 비아 최적화 기법 - Altera 애플리케이션 노트 AN529

고속 PCB 설계 고려 사항 - Lattice Semiconductor 애플리케이션 노트 TN 1033 

Signal의 전파 시간 측정 - Chris Grachanen, EDN

차세대 인쇄 회로의 HDI 비아 구조, 전력 공급 및 열 관리의 미래 - Tom Buck TTM Technologies