High Speed Design

Altium Designer에서의 고속 설계

고속 인쇄회로기판 설계는 회로 설계 요구사항, 디바이스 기술, 그리고 제조 재료 및 방법론의 균형을 맞춰, 구성요소 간에 신호를 무결하게 전달할 수 있는 PCB를 구현하는 과정입니다.

고려해야 할 요소

고속 신호가 포함된 보드를 라우팅하는 과정에서는 다음 사항을 관리해야 합니다.

• 필요할 수 있는 종단 부품

• 고속 설계 규칙을 적용해야 하는 신호의 정의

• 제어 임피던스 라우팅을 위한 배선의 기계적 치수

• 보드 재료의 특성 및 치수

• 레이어 스택 내 레이어의 수량과 배열

• 각 고속 신호의 리턴 경로

• 비아의 영향 및 구성

• 차동 페어의 구성 및 라우팅

• 배선 길이의 구성 및 제어

레이아웃 전/후 신호 무결성 분석

설계 초기 단계에서는 임피던스 매칭이 필요할 수 있는 신호를 식별하는 것이 중요합니다. 그래야 부품 배치 과정이 완료되기 전에 추가 종단 부품을 포함할 수 있습니다. 일반적으로 출력 핀은 저임피던스이고 입력 핀은 고임피던스이므로, 임피던스 매칭을 달성하기 위해 설계에 종단 부품을 추가해야 할 수 있습니다.

Altium Designer에는 설계 캡처 단계와 보드 레이아웃 단계 모두에서 접근할 수 있는 신호 무결성 시뮬레이터가 포함되어 있어, 레이아웃 전 및 레이아웃 후 신호 무결성 분석을 모두 수행할 수 있습니다(Tools » Signal Integrity). 이 신호 무결성 시뮬레이터는 트레이스의 계산된 특성 임피던스와 I/O 버퍼 매크로 모델 정보를 시뮬레이션 입력으로 결합하여 라우팅된 보드의 동작을 모델링합니다. 이 시뮬레이터는 Fast Reflection and Crosstalk Simulator를 기반으로 하며, 업계에서 검증된 알고리즘을 사용해 매우 정확한 시뮬레이션을 제공합니다.

설계 캡처와 보드 설계 모두 회로도 심볼을 관련 PCB 풋프린트, SPICE 시뮬레이션 모델, 신호 무결성 매크로 모델에 연결하는 통합 부품 시스템을 사용하므로, 보드 설계를 생성하기 전에 회로도 캡처 단계에서 신호 무결성 분석을 실행할 수 있습니다. 보드 설계가 아직 없는 경우에도 이 도구를 사용하면 신호 무결성 시뮬레이터 내에서 원하는 트레이스 특성 임피던스와 같은 설계의 물리적 특성을 설정할 수 있습니다. 설계 프로세스의 이 레이아웃 전 단계에서는 신호 무결성 시뮬레이터가 특정 연결의 실제 길이를 판단할 수 없으므로, 사용자가 정의할 수 있는 평균 연결 길이를 사용해 전송선 계산을 수행합니다. 이 기본 길이를 의도한 보드의 치수를 반영하도록 신중하게 선택하면, 설계의 예상 신호 무결성 성능을 상당히 정확하게 파악할 수 있습니다.

반사 문제가 발생할 가능성이 있는 넷을 식별하고, 보드 레이아웃으로 진행하기 전에 필요한 추가 종단 부품을 회로도에 추가할 수 있습니다. 이후 레이아웃 후 신호 무결성 분석이 수행되면 이러한 부품의 값은 더 세밀하게 조정할 수 있습니다.

Signal Integrity 분석 엔진은 반사 문제가 있을 가능성이 있는 넷을 식별하는 데 도움을 줍니다. 측정은 파형에서 직접 수행할 수 있습니다.

► 구성요소의 임피던스 매칭

고속 신호 정의

Main page: xSignals를 사용한 고속 신호 경로 정의

고속 설계는 회로 기판의 한 지점에서 다른 지점으로 에너지의 흐름을 관리하는 기술입니다. 설계자는 보드의 이 지점에서 저 지점까지 이동하는 신호에 주의를 집중하고 설계 제약을 적용할 수 있어야 합니다. 하지만 여기서 집중하는 이 신호가 반드시 단일 PCB 넷인 것은 아닙니다. 예를 들어, 그 신호는 T-브랜치 토폴로지로 라우팅하려는 설계에서 A0의 한 분기일 수 있으며, A0의 다른 분기 역시 주의를 기울여야 하는 또 다른 신호가 되고, 이 두 신호의 배선 길이를 비교할 수 있어야 합니다. 또는 그 신호 경로에 직렬 종단 부품이 포함될 수도 있습니다(PCB 편집기에서는 이를 하나의 부품과 두 개의 PCB 넷으로 인식). 그리고 그 신호가 차동 페어의 일부라면, 그 길이는 해당 페어의 다른 신호 길이와 비교되어야 합니다.

이러한 요구사항은 xSignals라는 기능을 사용해 관리할 수 있습니다. xSignal은 본질적으로 사용자가 정의한 신호 경로입니다. 소스 패드와 타깃 패드를 선택한 다음(작업 영역 또는 PCB 패널에서), 둘 중 하나를 마우스 오른쪽 버튼으로 클릭하여 해당 신호 경로를 xSignal로 정의할 수 있습니다. 시작 패드와 끝 패드로 xSignal을 대화형으로 정의하는 것 외에도, 지능형 xSignals Wizard를 실행할 수 있으며, 이 마법사의 휴리스틱 기능을 통해 선택한 부품 간에 많은 수의 xSignal을 빠르게 설정할 수 있습니다. 이렇게 생성된 xSignal은 고속 신호에 설계 규칙을 적용하는 데 사용할 수 있습니다. 소프트웨어는 이러한 xSignal의 구조를 이해하므로, 예를 들어 종단 부품을 통해 연결된 여러 넷의 전체 길이와 해당 종단 부품을 통과하는 거리까지 계산할 수 있습니다.

PCB 패널에는 xSignal을 검토하고 관리하는 데 사용되는 xSignal mode 가 포함되어 있습니다. 또한 이 패널은 신호 길이에 대한 피드백을 제공하며, 적용 가능한 설계 제약을 거의 만족하는 xSignal은 노란색으로, 만족하지 못하는 xSignal은 빨간색으로 강조 표시합니다. 아래 이미지에서는 CLK1 차동 페어의 xSignal 길이 차이가 적용 가능한 Matched Length 설계 규칙에서 허용하는 범위를 초과합니다. 이 패널에는 Signal Length가 포함되어 있으며, 이는 정확한 포인트 투 포인트 길이입니다. 패드 내부 트랙이나 적층된 트랙 세그먼트와 같은 기존 길이 불일치 문제는 해결되며, 정확한 비아 스팬 거리를 사용해 Signal Length를 계산합니다.

PCB 패널의 xSignals 모드를 사용하여 xSignal을 관리하고 분석할 수 있습니다. 가는 선에 주목하세요. 이 선은 직렬 부품을 통과하는 신호 경로를 나타냅니다. (이미지 제공: FEDEVEL Open Source, www.fedevel.com)

라우팅 속성 정의

Main page: 제어 임피던스 라우팅

전통적으로 보드 설계자는 배선 폭 치수를 입력하고 해당 레이어의 구리 두께를 선택하여 라우팅의 폭과 두께를 정의했습니다. 이는 일반적으로 충분한 방법이었습니다. 전류를 전달할 수 있고 필요한 전압 이격거리가 유지되도록 보장하면 되었기 때문입니다. 그러나 이러한 접근 방식은 설계의 고속 신호에는 충분하지 않습니다. 이러한 신호의 경우에는 배선의 임피던스를 제어해야 합니다.

제어 임피던스 라우팅은 특정 임피던스를 구현하기 위해 배선의 치수와 보드 재료의 특성을 구성하는 작업입니다. 이는 적절한 임피던스 프로파일을 정의한 다음, 라우팅 설계 규칙에서 해당 프로파일을 중요한 고속 넷에 할당함으로써 수행됩니다.

임피던스 프로파일 정의

Main page: 제어 임피던스 라우팅을 위한 레이어 스택 구성

임피던스 프로파일은 PCB 편집기의 Layer Stack Manager에서 정의됩니다 (Design » Layer Stack Manager). Layer Stack Manager는 회로도 시트, PCB 및 기타 문서 유형과 동일한 방식으로 문서 편집기에서 열립니다.

레이어 속성을 구성한 후에는 Layer Stack Manager's Impedance 탭으로 전환하여 단일 또는 차동 임피던스 프로파일을 추가하거나 편집합니다.

상단 레이어에서 라우팅되는 개별 넷에 대해 정의된 50Ω 임피던스 프로파일입니다. 이미지 위에 커서를 올리면 L3 레이어에 대한 동일 프로파일의 설정이 표시됩니다.

에 대해 자세히 알아보기설계 규칙 구성

라우팅 임피던스는 배선의 폭과 높이, 그리고 주변 유전체 재료의 특성에 의해 결정됩니다. Layer Stack Manager에 정의된 재료 특성을 기반으로, 각 임피던스 프로파일이 생성될 때 필요한 배선 폭이 계산됩니다. 재료 특성에 따라 라우팅 레이어가 변경되면 폭도 달라질 수 있습니다. 라우팅 레이어를 변경할 때 폭을 변경해야 하는 이 요구사항은 PCB Rules and Constraints Editor에 구성된 해당 라우팅 설계 규칙에 의해 자동으로 관리됩니다 (Design » Rules).

대부분의 보드 설계에서는 제어 임피던스로 라우팅해야 하는 특정 넷 집합이 존재합니다. 일반적인 방법은 이러한 넷을 포함하는 넷 클래스 또는 차동 페어 클래스를 만든 다음, 아래 이미지와 같이 이 클래스를 대상으로 하는 라우팅 규칙을 생성하는 것입니다.

일반적으로는 최소(Min), 최대(Max), 선호(Preferred) 폭을 수동으로 정의합니다. 모든 레이어에 적용하려면 상단 제약 조건 설정에서 지정하고, 또는 레이어 그리드에서 각 레이어별로 개별 지정할 수 있습니다. 제어 임피던스 라우팅의 경우에는 대신 Use Impedance Profile 옵션을 활성화한 다음, 드롭다운에서 필요한 Impedance Profile을 선택합니다. 이렇게 하면 규칙의 Constraints 영역이 변경됩니다. 가장 먼저 눈에 띄는 점은 설계 규칙의 사용 가능한 레이어 영역에 더 이상 보드의 모든 신호 레이어가 표시되지 않고, 이제 선택한 Impedance Profile에서 활성화된 레이어만 표시된다는 것입니다. 선호 폭 값(및 차동 페어 간격)도 각 레이어에 대해 계산된 폭(및 간격)을 반영하도록 업데이트됩니다. 이러한 선호 값은 편집할 수 없지만 최소 및 최대 값은 편집할 수 있으므로, 적절히 더 작은 값/더 큰 값으로 설정하십시오.

Routing Width Design Rule

단일 종단 넷의 경우, 라우팅 폭은 Routing Width 설계 규칙으로 정의됩니다.

Impedance Profile 사용을 선택하면, 사용 가능한 레이어와 선호 폭은 선택한 프로파일에 의해 제어됩니다.

Differential Pairs Routing Design Rule

차동 페어의 라우팅은 Differential Pair Routing 설계 규칙으로 제어됩니다.

차동 페어의 경우, 사용 가능한 레이어, 선호 폭, 선호 간격은 선택한 프로파일에 의해 제어됩니다.

► Differential Pair Routing에 대해 자세히 알아보기

임피던스 선택

그렇다면 어떤 목표 임피던스를 선택해야 하는지는 어떻게 알 수 있을까요? 이는 일반적으로 사용 중인 로직 패밀리 또는 기술의 특성 소스 임피던스에 의해 결정됩니다. 예를 들어 ECL 로직은 50Ω의 특성 임피던스를 가지며, TTL은 70Ω에서 100Ω 범위의 소스 임피던스를 가집니다. 50Ω에서 60Ω은 많은 설계에서 흔히 사용되는 목표 임피던스이며, 차동 페어의 경우 90Ω 또는 100 Ω 차동 임피던스가 일반적입니다. 임피던스가 낮을수록 전류 소모가 커지고, 임피던스가 높을수록 EMI가 방출될 가능성이 커지며, 해당 신호는 크로스토크의 영향을 더 받기 쉬워진다는 점을 기억하십시오.

100Ω 차동 페어는 길이가 동일한 두 개의 50Ω 단일 종단 라우트로 볼 수도 있습니다. 하지만 이는 페어 사이에 발생하는 결합 때문에 정확히 맞는 표현은 아닙니다. 두 라우트가 가까워질수록 결합은 더 강해지고, 그 결과 페어의 차동 임피던스는 낮아집니다. 100Ω 차동 임피던스를 유지하려면 각 라우트의 폭을 줄일 수 있으며, 그러면 페어 내 각 라우트의 특성 임피던스가 몇 ohms 정도 약간 증가합니다.

보드 속성 정의

Main page: 레이어 스택 관리

보드의 각 레이어에 사용되는 재료, 그 치수, 그리고 레이어의 개수와 배열 순서는 모두 Layer Stack Manager에서 정의됩니다. 여기에서 최종 보드를 제작하는 데 필요한 다양한 레이어를 구성합니다. 여기에는 구리 신호 및 플레인 레이어, 구리를 분리하는 유전체 레이어, 커버 레이어, 그리고 부품 오버레이가 포함됩니다.

제작되는 모든 레이어는 Layer Stack Manager의 Stackup 탭에서 정의됩니다.

비아 구성

Main page: 비아 유형 정의

이 페이지의 개요 섹션에서 언급했듯이, 비아는 신호 라우팅의 임피던스에 영향을 미치며 고속 설계에서 핵심적인 고려 요소입니다. 길이, 홀 직경, 비아 랜드 면적이 신호가 보게 되는 임피던스에 영향을 미칠 뿐만 아니라, 사용되지 않는 비아 배럴 부분은 스텁으로 작용하여 신호 반사에 기여할 수 있습니다. 이를 관리하기 위해 Blind, Buried, µVia, Skip Via를 포함한 다양한 레이어 간 비아 스타일을 제작할 수 있습니다. 이러한 비아 유형은 모두 Altium Designer에서 지원됩니다.

비아는 레이어 스택의 일부로 Layer Stack Manager's Via Types 탭에서 정의됩니다. 사용되지 않는 비아 배럴의 백드릴링도 지원되며, 이는 Layer Stack Manager's Back Drills 탭에서 정의합니다(configuring the board for back drilling에 대해 자세히 알아보기).

제작 가능한 다양한 유형의 비아는 모두 Layer Stack Manager의 Via Types 탭에서 정의할 수 있습니다.

비아의 영향을 이해하기 위해 Altera Application Note AN529 Via Optimization Techniques for High-Speed Channel Designs와 같은 정량적 연구가 수행되었습니다.

이 연구와 기타 참고 자료를 요약하면, 비아의 영향을 최소화하는 데 도움이 되는 다음 지침을 제시할 수 있습니다.

• 신호 라우트가 비아에 연결되는 위치의 비아 환형 링 크기를 줄이십시오. 해당 애플리케이션 노트에서는 기계 드릴 비아에 대해 비아 직경/홀 크기를 20/10 mil(0.5/0.25 mm)로 제안합니다.
• 비아가 연결되지 않은 레이어의 사용되지 않는 환형 링(비기능 패드, NFP: Non-Functioning Pads라고도 함)을 제거하십시오. 이를 위해 Tools » Remove Unused Pad Shapes 명령을 사용합니다.
• 비아 배럴과 인접한 플레인 레이어 사이의 클리어런스를 늘리십시오. 이는 Power Plane Clearance design rule로 제어되며, 해당 애플리케이션 노트에서는 40~50 mil(1.0~1.25 mm)을 제안합니다. 이 경우 해당 플레인 레이어의 블로우아웃 크기가 증가한다는 점에 유의하십시오.
• 신호 라우트가 레이어를 변경하여 리턴 패스가 다른 레이어로 전환될 때마다, 신호 비아 인접 위치에 스티칭 비아를 배치하십시오. 새 기준 플레인 레이어가 원래 기준 플레인과 동일한 전압이라면, 해당 플레인들은 신호 비아로부터 35 mil(0.9 mm) 이내(중심 간 거리)에서 비아로 서로 연결되어야 합니다.
• 신호 라우트가 레이어를 변경하고 새 기준 플레인 레이어의 전압이 다를 경우, 신호 비아 인접 위치에 디커플링 커패시터를 배치하십시오. 이 커패시터는 두 플레인 사이를 전압과 관계없이 직접 디커플링합니다. 다만 이 방법은 한 플레인의 노이즈가 다른 플레인으로 결합될 수 있으므로, 리턴 패스 루프 면적을 줄이기 위한 최후의 수단으로만 사용해야 합니다.
• 비아 스텁(신호 라우트가 비아에 접근하는 레이어를 넘어서는 추가 비아 길이)을 제거하십시오. 이는 적절한 블라인드/버리드 비아를 사용하거나, 제작 시 비아 백드릴링을 수행하여 달성할 수 있습니다.

고속 신호의 리턴 패스 관리

설계 내 각 고속 신호에는 양질의 리턴 패스가 필수적입니다. 리턴 패스가 벗어나 신호 라우트 아래로 흐르지 않으면 루프가 형성되고, 이 루프는 EMI를 발생시키며 그 양은 루프 면적에 직접적으로 비례합니다.

전원 플레인 생성

• 전원 플레인은 플레인 레이어로 만들 수도 있고, 폴리곤으로 덮인 신호 레이어로 만들 수도 있습니다.
• 플레인 레이어로 전원 플레인 만들기:
  • 플레인 레이어는 Layer Stack Manager에서 추가합니다. 기존 레이어를 마우스 오른쪽 버튼으로 클릭한 후 Insert layer above 또는 Insert layer below를 선택하여 새 플레인 레이어를 추가합니다.
  • 플레인 레이어를 활성 레이어로 선택한 상태에서 플레인 내부 아무 곳이나 더블클릭하면 Split Plane dialog가 열리며, 여기서 넷을 할당할 수 있습니다.
  • 소프트웨어는 해당 레이어의 Layer Stack Manager에서 Pullback Distance 열에 지정된 값만큼 플레인 가장자리를 보드 외곽에서 자동으로 후퇴시킵니다. 해당 열이 보이지 않으면 기존 열 제목을 마우스 오른쪽 버튼으로 클릭하여 Select Columns 명령에 접근하십시오.
  • Place » Line를 배치하여 플레인 레이어를 별도의 영역으로 분할할 수 있습니다. 첫 번째 선분 배치를 시작한 후 Tab를 눌러 분할선의 폭을 설정하십시오. 선분은 보드 가장자리에서 가장자리까지 배치하거나, 아일랜드를 위해 닫힌 형상을 만들 수 있습니다. 소프트웨어는 분할선으로 생성된 개별 형상을 자동으로 감지하며, 각 형상을 더블클릭하여 넷을 할당할 수 있습니다.
• 신호 레이어의 폴리곤으로 전원 플레인 만들기:
  • 신호 레이어는 Layer Stack Manager에서 추가합니다. 기존 레이어를 마우스 오른쪽 버튼으로 클릭한 후 Insert layer above 또는 Insert layer below를 선택하여 새 신호 레이어를 추가합니다.
  • 별도의 전원 영역이 필요하다면, 전체 레이어를 폴리곤으로 채운 다음 이를 분할하는 것이 더 쉬울 수 있습니다(Place » Slice Polygon Pour). 슬라이스 라인 배치를 시작한 후 Tab를 눌러 Line Constraints dialog를 열면 슬라이스 폭을 설정할 수 있습니다. 이 폭은 슬라이싱 작업으로 생성되는 두 폴리곤 사이의 간격이 됩니다. 슬라이스 라인은 반드시 폴리곤 바깥에서 시작해 폴리곤 바깥에서 끝나야 합니다.
  • 폴리곤을 다시 포어하려면 마우스 오른쪽 버튼을 클릭하고 컨텍스트 메뉴에서 Polygon Actions » Repour Selected를 선택합니다. 
  • 폴리곤은 셸브(임시 숨김)할 수도 있습니다. 마우스 오른쪽 버튼을 클릭한 후 Polygon Actions 하위 메뉴에서 해당 명령을 선택하십시오. 이 기능은 부품과 배선을 이동해야 할 때 유용합니다.
• 아래 이미지와 같이 서로 다른 넷을 서로 다른 색으로 표시하면 도움이 될 수 있습니다. 이는 회로도나 PCB에서 설정할 수 있으며, Applying Color to the Nets에서 자세히 알아볼 수 있습니다.

  첫 번째 이미지는 3v3 및 5v0 영역으로 분할된 플레인 레이어이고, 두 번째 이미지는 3v3 폴리곤과 5v0 폴리곤이 있는 신호 레이어입니다. 넷 색상이 지정되었고 하이라이트가 활성화되어 있습니다.

리턴 경로로서의 플레인

품질 좋은 리턴 경로는 다음 조건을 만족합니다.

• 리턴 경로를 제공하는 플레인(관심 신호에 가장 가까운 플레인)에서, 신호 배선 아래에 끊김, 분할 또는 블로우아웃(비아 또는 스루홀 핀으로 인해 플레인에 생긴 구멍)이 없어야 합니다.
• 리턴 경로의 폭은 이상적으로 신호 배선 폭의 3배 또는 배선에서 플레인까지 거리의 3배 중 더 작은 값이어야 합니다. 가장 높은 전류 밀도는 신호 배선 바로 아래에 형성되지만, 전류는 배선 양옆의 플레인으로도 퍼지며 대략 95%가 배선 폭의 3배 이내에서 흐릅니다. 이 영역 내 플레인의 끊김은 리턴 경로 임피던스를 증가시키며, 리턴 경로의 어떤 우회도 루프를 형성하게 됩니다. 신호 무결성 관점에서 보면, 이렇게 증가한 리턴 경로 임피던스는 신호 경로 임피던스가 증가하는 것만큼 신호 품질에 영향을 줍니다.
• 루프 면적이 최소화되어야 합니다. 일반적으로는 배선된 신호 길이를 최소화하는 것보다 루프 면적을 줄이는 것이 더 중요합니다. 리턴 경로가 블로우아웃을 만나면, 사용 가능한 리턴 경로에 맞게 신호를 다시 배선하는 것을 고려하십시오. 
• 전원 플레인이 리턴 경로를 제공하는 경우, 리턴 에너지는 결국 디커플링 커패시터를 통해 그라운드로 이동합니다. 생성되는 루프의 크기를 최소화할 수 있도록 신호의 소스 핀 근처에 있는 디커플링 커패시터의 위치를 신중히 고려하십시오. 

분할 및 다중 전원/그라운드 플레인 관리

일반적으로, 특별한 요구 사항이 있고 이를 정의하고 관리하는 방법을 이해하고 있는 경우가 아니라면 그라운드 플레인은 분할하지 않는 것이 좋다는 데 의견이 모아져 있습니다. 대신, 노이즈가 많은 부품과 조용한 부품이 분리되도록 부품을 배치하고, 또한 사용하는 전원 레일별로 부품을 군집화해야 합니다.

전원 및 그라운드 플레인과 관련해 추가로 유념할 사항은 다음과 같습니다.

• 설계상 그라운드 플레인을 부분적으로 분할해야 한다면, 그 영역을 지나는 신호는 브리지(그 아래에 분할이 없는 영역)를 가로질러 배선해야 합니다.
• 회로 노이즈를 최소화하려는 경우, 플레인을 분할하는 것보다 추가 그라운드 플레인을 사용하는 편이 더 낫고, 가능하다면 각 레귤레이트 전원 공급의 전원 레일과 그라운드 레일 모두에 대해 플레인 레이어를 포함하십시오. 
• 설계에 여러 레일이 포함되고 각 레일이 자체 플레인에 분배되는 경우, 각 전원 플레인이 반드시 자신의 그라운드 플레인만 참조하도록 하십시오. 전원 플레인이 다른 레일의 그라운드 플레인과 겹치도록(참조하도록) 두지 마십시오. 이렇게 되면 커패시티브 커플링이 발생하여 노이즈가 한 전원에서 다른 전원으로 전달될 수 있습니다.
• 인접한 플레인이 서로 다른 전압 영역으로 분할되어야 하는 전원 플레인이라면, 적절한 리턴 경로를 제공하기 위해 두 전압 영역 사이를 직접 디커플링해야 할 수도 있습니다.

분할 플레인 시각화

리턴 경로를 시각적으로 점검하는 작업을 돕기 위해, 중요한 배선 경로 아래의 리턴 경로를 더 쉽게 확인할 수 있도록 표시를 구성할 수 있습니다.

플레인에서 서로 다른 전압 영역을 지날 때 신호가 분할선을 가로지르는지 확인합니다. 강조 표시된 네 개의 넷은 VCC 전원 플레인의 분할을 가로지르며, 이로 인해 해당 신호들의 리턴 경로에도 분할이 생깁니다.

이렇게 하려면:

• 각 전원 넷에 색상을 지정합니다. 자세한 내용은 Applying Color to the Nets를 참조하십시오.
• 관련 신호 레이어와 플레인 레이어만 보이도록 레이어 표시를 줄입니다. 이 레이어 집합은 Layer Set으로 저장할 수 있으며, 자세한 내용은 creating a layer set를 참조하십시오.
• 신호 레이어로 전환한 다음 관심 있는 넷에서 Ctrl+Click하여 하이라이트합니다(여러 넷을 하이라이트하려면 클릭할 때 Shift를 함께 사용). 선택보다 하이라이트의 장점은 하이라이트가 유지된다는 점이므로 다른 곳을 클릭해도 계속 강조 표시됩니다. 현재 하이라이트 집합을 지우려면 Shift+C 를 누르십시오.
• 하이라이트는 설계 공간의 나머지 객체를 어둡게 표시하는 방식으로 이루어지며, Dimmed Objects 수준은 View Configuration panel의 Mask and Dim Settings section에서 설정합니다.
• 플레인 레이어를 활성 레이어로 만듭니다.

그러면 해당 넷이 두드러져 보이고, 분할선이나 스루홀 패드 및 비아로 인해 생긴 블로우아웃처럼 리턴 경로에 존재하는 모든 분할이나 불연속을 더 쉽게 확인할 수 있습니다. 

리턴 경로의 끊김 감지

리턴 경로의 끊김이나 목 좁아짐(neck)은 Return Path design rule로 감지할 수 있습니다. Return Path design rule은 규칙 대상 신호의 위 또는 아래에 있는 지정된 참조 레이어에서 연속적인 신호 리턴 경로가 존재하는지 검사합니다. 리턴 경로는 참조 신호 레이어에 배치된 fill, region, polygon pour로 형성될 수 있으며, 또는 플레인 레이어일 수도 있습니다.

리턴 경로 레이어는 Return Path design rule에서 선택한 Impedance Profile에 정의된 참조 레이어입니다. 이 레이어들은 신호 경로를 따라 지정된 Minimum Gap(신호 에지 바깥쪽 폭)가 존재하는지 확인하기 위해 검사됩니다. High Speed 규칙 범주에서 새 Return Path design rule을 추가하십시오.

아래 이미지는 NetX 신호에 대해 Minimum Gap 설정이 0.1mm일 때 감지된 리턴 경로 오류를 보여줍니다. Preferences dialog – show image에서 DRC Violation Display Style를 Violation Overlay는 표시하지 않고 Violation Details만 표시하도록 구성하면 Return Path 오류를 더 쉽게 찾을 수 있습니다. 이렇게 하면 규칙을 위반한 전체 객체가 아니라, 규칙 실패가 발생한 정확한 위치가 강조 표시됩니다. 

리턴 경로 비아 검사

규칙에서 Max Stitch Via Distance 가 정의되면, 지정된 거리 내에 리턴 경로 비아가 존재하는지 여부가 Batch DRC의 일부로 검사됩니다.

최대 스티치 비아 거리 제약 위반의 예입니다. 여기서는 넷 DQS4R_N 의 비아에 지정된 거리 내 리턴 경로 비아가 없습니다.

차동 페어 구성 및 라우팅

Main pages: 차동 페어 라우팅, 제어 임피던스 라우팅

차동 페어의 정의는 회로도 캡처 중에 수행할 수도 있고, 설계가 보드 레이아웃으로 전송된 후에 정의할 수도 있습니다. 회로도에서 페어를 정의하기 위한 핵심 요구 사항은 관련 각 넷의 Net 이름 끝에 _P 또는 _N를 포함하는 것입니다. 차동 페어는 각 넷에 Differential Pair directive를 배치하거나, Blanket directive에 이를 배치하여 회로도에서 식별할 수 있으며, 이 경우 Blanket 지시어가 아래 이미지와 같이 둘러싸인 차동 스타일 Net Label 집합 위에 오버레이됩니다.

Blanket은 여러 넷을 차동 페어 멤버로 구성하는 데 사용할 수 있습니다.

차동 페어 작업:

• PCB 편집기에서 차동 페어는 PCB 패널의 Differential Pair Editor 모드에서 정의할 수 있습니다. 차동 페어에 적용되는 설계 규칙 정의 과정을 단순화하기 위해, 차동 페어를 Net Classes 또는 Differential Pair Classes에 할당할 수 있으며, 이 둘은 모두 Object Class Explorer에서 정의됩니다.
• 제어 임피던스로 차동 페어를 라우팅하려면 Layer Stack Manager에서 임피던스 프로파일을 생성합니다. 자세한 내용은 Controlled Impedance Routing을 참조하십시오.
• 차동 페어 라우팅의 속성은 Differential Pair Routing design rule에 의해 정의됩니다.
• 차동 페어를 라우팅하려면 Interactive Differential Pair 라우팅 명령을 사용합니다. 라우팅을 시작하려면 _P 또는 _N 패드 중 하나를 클릭한 다음, Spacebar를 사용하여 사용 가능한 출구 라우팅 형상을 순환합니다. 라우팅 동작은 단일 넷 라우팅과 동일하며, 대화형 라우팅 단축키 목록은 Shift+F1를 누르면 확인할 수 있습니다. 대상 패드에 가까워지면 Ctrl+Click를 눌러 패드까지 라우팅을 완료합니다.

차동 페어 설계 경험칙:

• 차동 페어가 효과적으로 동작하려면 길이 매칭이 매우 중요하므로, 신호 기술에 적합한 허용오차 범위 내에서 길이를 맞추십시오. 예를 들어 USB 3.x 페어는 5~10mil 이내로 맞춥니다. 또 다른 경험칙으로는 길이 차이를 신호 상승 시간의 20% 이내로 맞추는 방법이 있습니다. 차동 신호는 반환 에너지가 페어의 다른 한 선로를 통해 되돌아가기 때문에 동작하며, 길이 불일치가 클수록 더 많은 에너지가 대신 가장 가까운 평면 레이어를 통해 반환됩니다.

• 페어 구성원이 장애물의 양쪽으로 라우팅되는 경우와 같은 결합의 불연속은 임피던스를 증가시킵니다. 결합 불연속으로 인한 임피던스 변화를 줄이기 위해 전체 페어를 더 느슨한 결합(예: 신호 라우트 폭의 2배)으로 라우팅하는 것이 더 나을 수 있습니다.

• 가해 신호 라우트를 멀리 유지하십시오. 특히 표면 레이어에서는 잠재적인 가해 넷에 대해 신호 라우트 폭의 3배 간격을 목표로 하십시오.

• 일반적인 규칙으로, 페어와 다른 신호 간 이격은 신호 라우트 폭의 2배를 목표로 하십시오.

• 동일 레이어의 접지 폴리곤은 최소한 신호 라우트 폭의 3배 이상 떨어뜨리십시오.

• 비아 및 결합 불연속으로 인해 발생하는 반사는 제어 임피던스 라우팅을 통해 관리되며, 이를 위해서는 신호 경로 아래에 연속적인 기준 평면이 필요합니다.

• 누화를 줄이기 위한 내성을 향상시키려면 신호 레이어와 평면 사이의 간격을 줄이십시오.

라우트 길이 제어 및 튜닝

Main pages: 길이 튜닝, Length design rule, Matched Length design rule

보드에서 고속 신호를 관리하는 핵심 요구 사항 중 하나는 라우트 길이를 제어하고 튜닝하는 것입니다.

• 절대 길이는 Length design rule로 모니터링할 수 있고, 상대 라우트 길이는 Matched Length design rule로 모니터링할 수 있습니다.
• 넷 집합의 현재 길이와 적용 가능한 설계 규칙 준수 여부는 PCB 패널의 Nets 모드에서 확인할 수 있습니다(아래 그림 참조).
• Length rule 및/또는 Matched Length rule이 정의되어 있으면, Length Tuning Gauge(Shift+G)를 표시하여 대화형 라우팅 또는 길이 튜닝 중에 길이를 모니터링할 수 있습니다.
• 디바이스 패키지 내부 핀 길이로 인해 발생하는 지연도 지원됩니다. 자세한 내용은 Pin Package Delay를 참조하십시오.
• 경로에 직렬 부품이 포함된 넷은 xSignals를 정의하여 관리합니다.

설계 규칙

• Managing the Overall Route Lengths - 넷 또는 넷 집합의 전체 라우트 길이는 Length design rule로 모니터링할 수 있습니다. Length design rule에는 허용되는 최소 길이와 최대 길이가 있으며, Signal Length가 허용 최소값보다 작으면 PCB 패널(Nets 모드)에서 노란색으로 강조 표시되고, 허용 최대값보다 크면 빨간색으로 강조 표시됩니다.
• Managing the Relative Route Lengths - 넷 집합의 상대 라우트 길이는 Matched Length design rule로 모니터링할 수 있습니다. Matched Length design rule에는 허용오차가 있으며, 대상 넷 집합에서 가장 긴 라우트를 기준 길이로 사용합니다. 패널에서 Signal Length가 노란색으로 강조되면 이 신호의 길이가 가장 긴 라우트 길이에서 허용오차를 뺀 값보다 짧다는 뜻입니다. 빨간색 강조는 이 신호의 길이가 가장 긴 라우트 길이보다 길다는 뜻입니다. 

이 두 규칙이 모두 설계에 존재할 때 설정이 어떻게 해석되는지 이해하려면 Length Tuning 페이지를 참조하십시오.

라우트 길이 모니터링

현재 라우트 길이는 PCB 패널의 Nets 모드에 표시되며, 라우팅하면서 업데이트됩니다. Routed 길이 값은 목표 길이에 가까워지면 노란색으로 바뀌고, 초과하면 빨간색으로 바뀝니다.

Length rule 및/또는 Matched Length rule이 정의되어 있으면, Length Tuning Gauge를 표시하여 대화형 라우팅 또는 길이 튜닝 중에 길이를 모니터링할 수 있습니다. 라우팅 중에는 Shift+G 단축키를 사용하여 Gauge를 켜고 끌 수 있습니다.

Gauge는 슬라이더 상단에 숫자로 현재 Routed Length를 표시하고, 슬라이더는 Estimated Length를 표시합니다. 길이 튜닝 중에는 Estimated Length = Current Routed Length; 대화형 라우팅 중에 Gauge를 사용하는 경우에는 Estimated Length = Routed Length + distance to target (length of connection line).

Gauge 설정은 적용 가능한 규칙에 정의된 제약 조건으로부터 계산됩니다.

• 게이지 최소값(게이지의 왼쪽 끝)은 45입니다(최저 MinLimit)
• 게이지 최대값(게이지의 오른쪽 끝)은 48입니다(최고 MaxLimit)
• 왼쪽 노란색 막대(최고 MinLimit)는 46.58입니다
• 오른쪽 노란색 막대(최저 MaxLimit)는 47.58입니다(위 이미지에서는 녹색 막대에 가려져 있음)
• 녹색 막대(TargetLength)는 47.58입니다(세트에서 가장 긴 넷의 라우트 길이이며, MaxLimit와 동일)
• 녹색 슬라이더와 그 위에 표시된 수치 값(현재 라우트 길이)은 47.197입니다.

라우트 길이 튜닝

라우팅이 완료된 후에는 Interactive Length Tuning 명령 또는 Interactive Diff Pair Length Tuning 명령(Route 메뉴)을 사용하여 라우트 길이를 튜닝할 수 있습니다. 이 명령들은 라우팅에 아코디언 구간을 추가하며, 세 가지 형태 중에서 선택할 수 있습니다.

적용 가능한 Length 규칙과 Matched Length 규칙이 있는 경우, 길이 튜닝 도구는 이 두 규칙을 모두 고려하여 가장 엄격한 제약 조건 집합을 계산합니다. 따라서 Length 규칙에서 지정한 최대 길이가 Match Length 규칙에서 목표로 하는 최장 길이보다 더 짧다면, Length 규칙이 우선하며 튜닝 중에는 그 길이가 사용됩니다.

어떤 규칙이 적용되고 있는지 확인하거나 길이 튜닝 중 아코디언 속성을 변경하려면 Tab을 눌러 Properties 패널의 Interactive Length Tuning 모드를 여십시오(아래 그림 참조). Target Length에 주목하십시오. 이것은 가장 엄격하게 적용되는 규칙 설정의 Max Limit입니다.

길이 튜닝 중 Tab을 누르면 패널이 Interactive Length Tuning 모드로 열리며, 여기서 목표 길이 모드를 선택하고 아코디언 매개변수를 조정할 수 있습니다.

넷의 길이를 튜닝하려면 해당 명령을 실행한 다음 넷 길이를 따라 아무 곳이나 클릭하십시오. 커서를 라우트 경로를 따라 움직이면 그에 따라 튜닝 아코디언 구간이 추가됩니다. 적용 가능한 설계 규칙에서 정의한 길이 요구사항이 충족될 때까지 튜닝 구간은 계속 추가됩니다. 커서가 튜닝 아코디언의 범위를 벗어나면 아코디언 형상이 사라집니다. 커서를 다시 아코디언 형상 범위 안으로 이동하면 다시 표시됩니다.

길이 튜닝에 대해 자세히 알아보십시오.

결론

모든 고속 설계에 적용되는 보편적인 규칙 집합을 도출하는 것은 불가능하지만, 고속 설계에서 성공하는 데 도움이 되는 우수한 설계 관행을 따르는 것은 가능합니다. 고속 설계에 관한 실용적이고 널리 알려진 교육 과정을 제공하는 업계 전문가들이 많이 있습니다. 자세한 내용과 전문 교육 옵션을 알아보려면 아래 링크를 활용하십시오.

참고 자료

저자는 다음 업계 전문가들의 작업에 깊이 감사드리며, 이 페이지는 그들의 집단적 지식을 요약하려는 시도입니다.

Douglas Brooks의 글

• 마이크로스트립 전파 시간
• 속도 및 전력을 위한 플레인 분할
• 표피 효과
• 차동 트레이스 설계 규칙 - 진실과 허구

Dr. Howard Johnson의 글

• 비아 인덕턴스
• 10층 스택

Lee W. Ritchey의 서적 및 글

• 처음부터 제대로 하기
• 차동 신호와 그 설계 요구사항에 대한 고찰
•  PCB 적층판이 고속 데이터 전송률에 미치는 영향, 1부, 2부

In-Circuit Design의 글 - Barry Olney

• 차동 페어 라우팅
• 플레인 점퍼에 대한 명확한 진실
• 중요 배치
• 스택업 계획(1부, 2부 및 3부)
• 완벽한 스택업

회로 기판 설계의 모범 사례 - Tim Jarvis RadioCAD Limited

PCB 레이아웃 - Learn EMC 웹사이트

Keith Armstrong의 글, EMC Information Centre (무료 등록 필요)

The Electronic Packaging Handbook - Glenn R. Blackwell

The Printed Circuits Handbook - Clyde Coombs and Happy Holden

The HDI Handbook - Happy Holden 외

고속 채널 설계를 위한 비아 최적화 기법 - Altera 애플리케이션 노트 AN529

고속 PCB 설계 고려사항 - Lattice Semiconductor 애플리케이션 노트 TN 1033 

신호의 비행 시간 측정 - Chris Grachanen, EDN

차세대 인쇄회로에서 HDI 비아 구조, 전력 전달 및 열 관리의 미래 - Tom Buck TTM Technologies