비아 스티칭은 서로 다른 레이어에 있는 더 큰 구리 영역을 함께 묶는 데 사용되는 기술로, 보드 구조를 통해 강력한 수직 연결을 생성하여 낮은 임피던스와 짧은 리턴 루프를 유지하는 데 도움이 됩니다. 비아 스티칭은 분리될 수 있는 구리 영역을 다시 Net에 묶는 데에도 사용할 수 있습니다.
비아 쉴딩는 RF 설계에서 RF 신호를 전달하는 라우팅 경로에서 누화 및 전자기 간섭을 줄이는 데 사용되는 다른 기능을 가지고 있습니다. 비아 펜스 또는 피켓 펜스라고도 하는 비아 실드는 신호의 라우팅 경로를 따라 하나 이상의 비아 행을 배치하여 생성됩니다. Altium Designer에서는 이를 비아 쉴딩라고 합니다.
Altium Designer는 비아 스티칭과 비아 실딩을 모두 지원합니다. 스티칭 또는 쉴딩 비아를 추가하는 프로세스는 유사하므로 이 페이지에서는 두 가지 주제를 모두 다룹니다.
비아 스티칭은 후처리로 실행되며, 구리의 빈 영역을 스티칭 비아로 채웁니다. 비아 스티칭이 가능하려면 지정된 Net에 부착된 구리의 겹치는 영역이 서로 다른 레이어에 있어야 합니다. 지원되는 구리 영역은 다음과 같습니다: Fills , Solid Regions , Polygons 및 Power Planes .
Net에 스티칭 비아를 추가하려면 메뉴에서 Tools » Via Stitching/Shielding » Add Stitching to Net 명령을 선택합니다. 그러면 Add Stitching to Net 대화 상자가 열리고, 여기서 Net , Stitching Parameters 와 Via Style 가 지정됩니다. 버튼을 클릭하면 OK 버튼을 클릭하면 스티칭 알고리즘이 선택한 Net에 연결된 모든 Fill, 솔리드 영역, 폴리곤 및 파워 플레인을 식별하고 지정된 비아 및 스티칭 패턴을 사용하여 보드를 통해 연결을 시도합니다.
Add Stitching to Net 대화 상자에서 구성하고, 기존 비아 세트는 Via Stitching 대화 상자( 또는 Properties 패널( 에서 편집할 수 있습니다. 이 세 가지 모두에 대한 필드는 아래에 설명되어 있습니다.
Stitching Parameters
스티칭 파라미터는 스티칭 비아를 배치할 위치를 제어합니다.
Same Net Clearances
스티칭 비아와 동일한 Net의 다른 비아 및 패드 사이의 클리어런스를 제어하는 방법에는 두 가지가 있습니다: 해당 클리어런스 설계 규칙을 사용하거나, 여기에 지정된 Default Via/Pad Clearance 을 사용하는 것입니다. 적용 가능한 규칙이 감지되면 규칙 설정과 비교하여 Add Stitching to Net 대화 상자 설정과 비교하여 이 중 더 엄격한 설정이 사용됩니다.
동일한 넷 클리어런스 (
Create new clearance rule Add Stitching to Net dlg)스티칭 비아와 동일한 Net의 다른 비아 및 패드 사이의 클리어런스를 정의하도록 구성된 새 클리어런스 디자인 규칙을 만들려면 클릭합니다. 이 규칙 설정은 잠재적인 스티칭 사이트가 유효한지 확인하는 데 사용됩니다. 버튼을 클릭하면 Edit PCB Rule - Clearance Rule 대화 상자가 열리고 여기서 Rule 제약 조건이 설정됩니다. Rule의 이름과 범위는 선택한 Net을 타겟팅하도록 Add Stitching to Net 대화 상자에서 선택한 네트를 대상으로 규칙의 이름과 범위가 지정됩니다.
Edit clearance rule Add Stitching to Net dlg)적용 가능한 클리어런스 디자인 규칙이 이미 있는 경우 이 버튼이 대신 표시됩니다 Create new clearance rule 버튼 대신 표시됩니다. 클릭하여 Rule 설정을 변경합니다.
Default Via/Pad Clearance 스티칭 비아는 이 정도의 클리어런스가 있는 경우에만 잠재적인 스티칭 사이트에 배치됩니다. 잠재적 스티칭 사이트는 스티칭 그리드에 의해 결정되므로 이 설정보다 더 멀리 떨어져 있을 가능성이 높습니다.
Min Boundary Clearance 스티칭 비아는 폴리곤/채우기/평면 영역의 가장자리까지 이 정도의 클리어런스가 존재하는 경우에만 잠재적 스티칭 사이트에 배치됩니다.
스티칭 비아에서 다른 Net의 개체까지의 클리어런스는 해당 클리어런스 디자인 규칙에 의해 제어됩니다. 스티칭 비아가 해당 디자인 규칙을 위반하는 경우 스티칭 비아는 잠재적인 스티칭 사이트에 배치되지 않습니다.
Via Style
스티칭 비아의 속성은 대화 상자의 Via Style region에 표시됩니다. 이러한 속성은 다음과 같이 정의할 수 있습니다:
스타일 (
Diameters PCB 에디터는 3가지 유형의 X-Y 평면 비아 직경을 지원합니다: "모든 구리 레이어에 동일한 직경\r\n\r\n","placement":"top","arrow":true}">단순 , "최상층, 모든 중간층, 하단층의 지름을 각각 독립적으로 구성합니다.\r\n\r\n","placement":"top","arrow":true}">Top-Middle-Bottom , 또는 "모든 구리 레이어의 지름을 독립적으로 구성합니다.\r\n\r\n","placement":"top","arrow":true}">Full Stack . 스티칭 비아에 필요한 비아 구조를 선택하려면 클릭합니다. 비아 스택에 대해 자세히 알아보세요.
Hole Size 스티칭 비아의 구멍 크기 값을 지정합니다.
Tolerance 홀 허용 오차 속성을 설정하면 보드의 핏과 한계를 결정하는 데 도움이 될 수 있습니다. 스티칭 비아의 최소(-) 및 최대(+) 구멍 허용 오차를 지정합니다.
Diameter X-Y 평면에서 스티칭 비아의 지름입니다.
Thermal Relief Via Stitching dlg & Properties panel)확인란을 활성화하여 세트의 모든 비아에 대한 로컬 폴리곤 연결 스타일 설정을 정의할 수 있도록 허용한 다음 연결된 키워드를 클릭하여 설정을 구성합니다 Edit Polygon Connect Style 대화상자( 에서 설정을 구성합니다. 대화 상자/패널에서 설정을 적용하는 것뿐만 아니라 비아가 릴리프 스타일 연결을 사용하여 연결되는 모든 영향을 받는 폴리곤도 리퍼링해야 합니다.
Load Values from Routing Via Style Rule Add Stitching to Net dlg)이 버튼을 클릭하면 해당 라우팅 비아 스타일 규칙에 있는 비아의 속성이 여기 Add Stitching to Net 대화 상자에 적용됩니다. 라우팅 경유 스타일 디자인 규칙에 대해 자세히 알아보세요.
Via Template 이 드롭다운 목록에서 경유 템플릿을 선택하면 해당 템플릿 경유 속성이 여기 대화 상자의 Add Stitching to Net 대화 상자에 적용됩니다. 템플릿을 선택하면 Library 필드에는 경유 템플릿이 연결된 라이브러리가 표시되며, 해당 라이브러리의 템플릿을 Unlink 옵션이 포함되어 있습니다. Pad 경유 템플릿으로 작업하는 방법에 대해 자세히 알아보세요.
Properties – Net 스티칭 비아가 연결될 Net입니다. 비아 연결 스타일(릴리프 또는 다이렉트)은 비아가 연결되는 대상과 적용되는 디자인 규칙에 따라 결정됩니다. 이에 대한 자세한 내용은 참고 섹션을 참조하세요.
Properties – Drill Pair / Via Type 스티칭 비아가 Z 평면에 걸쳐 있는 시작 레이어와 끝 레이어는 필요에 따라 구성할 수 있습니다(이 스팬을 drill pair ). 허용되는 비아의 Z 평면 스팬은 비아를 구성하는 Via Types 탭에서 설정할 수 있습니다 Layer Stack Manager ( 의 탭에서 정의되며, 여기에 정의된 스팬만 드릴 페어 드롭다운에 표시됩니다. 를 클릭하여 Via Types 버튼을 클릭하여 Layer Stack Manager 에서 활성 레이어 스택에 사용할 수 있는 비아 유형을 구성할 수 있습니다. 비아 유형 에 대해 자세히 알아보세요.
Properties – Locked Add Stitching to Net dlg)활성화하면 이 스티칭 비아 세트의 모든 비아에 Locked 속성이 활성화됩니다.
Solder Mask Expansion Solder Mask 확장(또는 텐팅)은 적용 가능한 Solder Mask 디자인 규칙 또는 대화 상자에서 여기에 지정된 확장 값("텐트, 또는 완전히 닫힘, 솔더 마스크의 구멍.\r\n\r\n","배치":"상단","arrow":true}"로 재정의 가능 )을 기반으로 할 수 있습니다. 선택한 옵션은 이 스티칭 비아 세트의 모든 비아에 적용됩니다.
먼저 스티칭에 사용할 Net 를 선택하면 스티칭에 사용할 다른 옵션의 동작에 영향을 미치므로 Load values from Routing Via Style Rule 버튼을 클릭하는 등의 다른 옵션 동작에 영향을 미치므로 먼저 스티칭에 사용할 비아를 선택합니다. 설계 공간에서 비아가 이미 선택되어 있는 경우 해당 비아가 자동으로 선택됩니다 Add Stitching to Net 대화 상자를 열면 자동으로 선택됩니다.
쉴딩 비아는 VSn : V ia S 티칭으로 식별되며, 여기서 숫자 값 n 은 이 비아가 동일한 숫자 식별자를 가진 다른 비아와 동일한 비아 스티칭 유니온에 속하는 것으로 식별합니다.
비아 연결 스타일(릴리프 또는 직접): 폴리곤의 경우 해당 Polygon Connect Style 설계 제약 조건, 파워 플레인의 경우 해당 Plane Connect Style 설계 제약 조건으로 정의되며 솔리드 영역 및 채우기에 대한 직접 연결이 있습니다.
스티칭이 완료되면 비아가 연결되는 모든 영향을 받는 폴리곤에 릴리프 연결 스타일을 사용하여 다시 채워야 합니다.
스티칭 비아의 각 세트가 유니온에 추가되면, 유니온의 PCB panel을 Unions 모드로 설정하여 이러한 유니온을 탐색합니다( ).
스티칭 비아 세트를 편집하려면 세트의 비아를 두 번 클릭하여 세트의 비아를 열거나 Via Stitching 대화상자를 열거나 Properties 패널을 두 번 클릭하여 대화 상자를 열거나 ( ). 또는 하나 이상의 스티칭 비아가 포함된 선택 범위 내 직사각형을 왼쪽에서 오른쪽으로 드래그한 다음 Properties 패널에서 설정을 편집합니다.
Tools » Via Stitching » Remove Via Stitching Group 명령을 실행한 다음 그룹에서 비아를 클릭하면 비아 세트를 제거할 수 있습니다.
비아 스티칭 알고리즘은 다음과 같은 방식으로 폴리곤, Fill, 솔리드 영역 및 파워 플레인을 처리합니다:
동일한 Net에 있는 Polygon, Region 및 Fill은 서로 다른 레이어에서 겹치는 위치에 스티칭됩니다. 해당 영역(다른 레이어)에 겹치는 다른 Net에 Polygon, Region 또는 Fill이 있는 경우 해당 영역에는 스티칭이 적용되지 않습니다. 다른 Net의 겹치는 평면 영역은 통과됩니다.
타겟 네트에서 겹치는 평면 영역은 다른 네트에 연결된 평면 영역(다른 레이어에 있음)의 존재 여부와 관계없이 항상 스티칭됩니다. 위의 Rule 1은 동일한 영역에 겹치는 폴리곤, Region 또는 Fill이 있는 경우 적용됩니다.
To summarize these two rules - 다른 레이어에서 다른 Net 평면 레이어는 항상 스티칭 비아를 통해 펀칭되지만 다른 Net 폴리곤, Region 또는 채우기는 그렇지 않습니다. 설계에 스티칭 비아가 필요한 영역 내에 다른 그물 다각형이 포함된 경우, 해당 다각형을 일시적으로 셸브하고 스티칭 비아를 정의한 다음 셸브를 해제하고 다각형을 다시 채웁니다. 다각형 선반 및 다시 붓기에 대해 자세히 알아보세요.
비아 스티칭의 각 고유 영역에 있는 비아 세트는 "PCB 에디터가 단일 그룹으로 인식하는 개체 집합\r\n\r\n
","placement":"top","arrow":true}">union 으로 클러스터링됩니다. 전체 유니온을 이동할 수 있으며 영역의 크기를 조정할 수도 있습니다.
선택 창을 왼쪽에서 오른쪽으로 드래그하여 스티칭 영역을 선택한 다음 올바른 커서를 가져올 수 있도록 마우스 위치를 조정하여 이동하거나 크기를 조정합니다.
Modifying the Via Stitching Area
선택 영역 내 사각형을 왼쪽에서 오른쪽으로 드래그하여 하나 이상의 스티칭 비아를 포함하도록 합니다. 위의 애니메이션과 같이 선택한 스티칭 영역의 경계가 표시됩니다.
선택한 스티칭 유니온을 이동하려면 - 영역 내에 커서를 위치시키고 이동 커서
가장자리를 이동하여 선택한 스티칭 유니온의 크기를 조정하려면 - 가장자리 위에 커서를 놓고 가장자리 이동 커서
버텍스를 이동하여 선택한 스티칭 유니온의 크기를 조정하려면 - 커서를 가장자리 위에 놓고 버텍스 이동 커서
마우스 버튼을 놓으면 다음과 같은 메시지가 표시됩니다 Re-generate via stitching? 를 클릭하고 Yes 을 클릭하여 새 위치 /shape에서 비아 스티칭을 업데이트하거나, 편집을 완료하지 않은 경우 No 을 클릭하거나 도형 편집을 완료하지 않은 경우 를 클릭합니다.
비아 쉴딩는 주변 신호의 잠재적 간섭이나 결합으로부터 Net을 분리하는 데 사용됩니다. 쉴딩 비아는 보호하려는 최고 주파수에 맞게 간격을 두어야 합니다. 쉴딩 비아의 간격이 주변 신호의 공진 주파수에 있는 경우 잘못 설계된 비아는 실제로 EMI 문제를 일으킬 수 있으므로 올바른 쉴딩 설계가 필수적입니다. 이에 대해서는 비아 쉴딩 관련 참고 사항 섹션에서 자세히 설명합니다.
라우팅된 Net 주변에 비아 쉴딩를 배치하려면, 메뉴에서 Tools » Via Stitching/Shielding » Add Shielding to Net 명령을 선택합니다. 메뉴에서 Add Shielding to Net 대화 상자가 표시되며, 이 대화 상자에서 Net to Shield 및 기타 Shielding Parameters 와 참조 Net 및 Via Style 를 필요에 따라 설정합니다. 비아는 선택한 Net(들)의 양쪽을 따라 배치되며, 비아를 배치할 수 있는 곳이라면 어디든 해당 Design Rule을 준수하는 비아를 배치할 수 있습니다.
Add Shielding to Net 대화 상자에서 구성하고, 기존 비아 세트는 Via Shielding 대화 상자( 또는 Properties 패널( 에서 편집할 수 있습니다. 이 세 가지 모두에 대한 필드는 아래에 설명되어 있습니다.
Shielding Parameters
쉴딩 파라미터는 쉴딩되는 Net과 쉴딩 비아 배치 패턴을 제어합니다.
Via Style
쉴딩 비아의 속성은 대화 상자의 Via Style region에 표시됩니다. 이러한 속성은 다음과 같이 정의할 수 있습니다:
스타일 (
Diameters PCB 에디터는 3가지 유형의 X-Y 평면 비아 직경을 지원합니다: "모든 구리 레이어에 동일한 직경\r\n\r\n","placement":"top","arrow":true}">단순 , "최상층, 모든 중간층, 하단층의 지름을 각각 독립적으로 구성합니다.\r\n\r\n","placement":"top","arrow":true}">Top-Middle-Bottom , 또는 "모든 구리 레이어의 지름을 독립적으로 구성합니다.\r\n\r\n","placement":"top","arrow":true}">Full Stack . 쉴딩 비아에 필요한 비아 구조를 선택하려면 클릭합니다. 비아 스택에 대해 자세히 알아보세요.
Hole Size 쉴딩 비아의 홀 크기 값을 지정합니다.
Tolerance 홀 허용 오차 속성을 설정하면 보드의 적합성과 한계를 결정하는 데 도움이 될 수 있습니다. 쉴딩 비아의 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.
Diameter X-Y 평면에서 쉴딩 비아의 직경입니다.
Thermal Relief Via Shielding dlg & Properties panel)확인란을 활성화하여 세트의 모든 비아에 대한 로컬 폴리곤 연결 스타일 설정을 정의할 수 있도록 허용한 다음 연결된 키워드를 클릭하여 설정을 구성합니다 Edit Polygon Connect Style 대화상자( 에서 설정을 구성합니다. 대화 상자/패널에서 설정을 적용하는 것뿐만 아니라 비아가 릴리프 스타일 연결을 사용하여 연결되는 모든 영향을 받는 폴리곤도 리퍼링해야 합니다.
Load Values from Routing Via Style Rule Add Shielding to Net dlg)이 버튼을 클릭하면 해당 라우팅 비아 스타일 규칙에 있는 비아의 속성이 여기의 Add Shielding to Net 대화 상자에 적용됩니다. 라우팅 경유 스타일 디자인 규칙에 대해 자세히 알아보세요.
Via Template 이 드롭다운 목록에서 경유 템플릿을 선택하면 해당 템플릿 경유 속성이 여기 대화 상자의 Add Shielding to Net 대화 상자에 적용됩니다. 템플릿을 선택하면 Library 필드에는 경유 템플릿이 연결된 라이브러리가 표시되며, 해당 라이브러리의 템플릿을 Unlink 옵션이 포함되어 있습니다. Pad 경유 템플릿으로 작업하는 방법에 대해 자세히 알아보세요.
Properties – Net 쉴딩 비아가 연결될 Net입니다. 비아 연결 스타일(릴리프 또는 다이렉트)은 비아가 연결되는 대상과 적용되는 디자인 규칙에 따라 결정됩니다. 이에 대한 자세한 내용은 참고 섹션을 참조하세요.
Properties – Drill Pair / Via Type 쉴딩 비아가 Z 평면에 걸쳐 있는 시작 레이어와 끝 레이어는 필요에 따라 구성할 수 있습니다(이 스팬을 drill pair ). 비아의 허용된 Z 평면 스팬은 비아의 Via Types 탭에서 설정할 수 있습니다 Layer Stack Manager ( 의 탭에서 정의되며, 여기에 정의된 스팬만 드릴 페어 드롭다운에 표시됩니다. 를 클릭하여 Via Types 버튼을 클릭하여 Layer Stack Manager 에서 활성 레이어 스택에 사용할 수 있는 비아 유형을 구성할 수 있습니다. 비아 유형 에 대해 자세히 알아보세요.
Properties – Locked Add Shielding to Net dlg)활성화하면 이 쉴딩 비아 세트의 모든 비아에 Locked 속성이 활성화됩니다.
Solder Mask Expansion Solder Mask 확장(또는 텐팅)은 적용 가능한 Solder Mask 디자인 규칙 또는 대화 상자에서 여기에 지정된 확장 값("텐트, 또는 완전히 닫힘, 솔더 마스크의 구멍.\r\n\r\n","배치":"상단","arrow":true}"로 재정의 가능 )을 기반으로 할 수 있습니다. 선택한 옵션은 이 쉴딩 비아 세트의 모든 비아에 적용됩니다.
먼저 쉴딩할 Net 버튼을 클릭하는 등 다른 옵션의 동작에 영향을 미치므로 쉴딩할 비아를 먼저 선택해야 합니다 Load values from Routing Via Style Rule 버튼을 클릭합니다. 설계 공간에서 비아가 이미 선택되어 있는 경우 해당 비아가 자동으로 선택됩니다 Add Shielding to Net 대화 상자를 열면 해당 그물이 자동으로 선택됩니다.
쉴딩 비아는 다음을 통해 식별됩니다 VSHn : V ia SH 로 식별되며, 여기서 숫자 값 n 은 이 비아가 동일한 숫자 식별자를 가진 다른 비아와 동일한 비아 쉴딩 조합에 속하는 것으로 식별합니다.
비아 연결 스타일(릴리프 또는 다이렉트): 폴리곤의 경우 해당 폴리곤 연결 스타일 설계 제약 조건에 의해 정의되고, 파워 플레인의 경우 해당 플레인 연결 스타일 설계 제약 조건에 의해 정의됩니다.
스티칭이 완료되면 릴리프 연결 스타일을 지정하는 해당 폴리곤 연결 스타일 디자인 규칙이 있는 모든 영향을 받는 폴리곤을 다시 Repour해야 합니다.
각 쉴딩 비아 세트는 유니온에 추가됩니다 , 패널의 PCB panel을 Unions 모드로 설정하여 이러한 유니온을 탐색합니다( ).
쉴딩 비아 세트를 편집하려면 세트의 비아를 더블 클릭하여 세트의 비아를 열거나 Via Shielding 대화 상자를 열거나 Properties 패널을 더블클릭하여 대화 상자를 열거나 ( ). 또는 하나 이상의 쉴딩 비아가 포함된 선택 범위 내 직사각형을 왼쪽에서 오른쪽으로 드래그하여 설정을 편집한 다음 Properties 패널에서 설정을 편집합니다.
Tools » Via Stitching/Shielding » Remove Via Shielding Group 명령을 실행한 다음 그룹에서 비아를 클릭하면 비아 세트를 제거할 수 있습니다.
부분 넷 쉴딩 또는 다중 넷 쉴딩를 수행할 수 있습니다:
전체 Net을 쉴딩하지 않으려면 먼저 필요한 Track 세그먼트를 선택한 다음 Selected Objects 옵션을 활성화합니다.
인접한 여러 개의 Net을 쉴딩하려면 설계 공간에서 Net을 선택한 다음 Selected Objects 옵션을 활성화합니다.
차동 쌍을 쉴딩할 때는 다중 Net Selected Objects 기법을 사용하거나 차동 쌍 중 하나를 선택하여 차동 쌍을 쉴딩할 수 있습니다 Net to Shield 드롭다운에서 차동 쌍 네트 중 하나를 선택하여 쉴딩할 수 있습니다.
옵션을 사용하여 Add shielding copper 옵션을 사용하여 쉴딩 비아를 둘러싸는 다각형을 추가하고, 쉴딩 비아를 둘러싸는 다각형에 Add clearance cutout 옵션을 사용하여 다각형을 다시 클립하여 비아만 둘러싸도록 합니다. 이러한 옵션에 대해 자세히 알아보려면 아래의 쉴딩 비아에 쉴딩 구리 포함하기 항목을 참조하세요.
쉴딩 비아의 크기와 위치는 정확한 과학은 아니지만 경험적 테스트를 기반으로 확립된 가이드라인이 있습니다.
"스티칭은 더 이상 λ/20보다 길지 않은 스텁 길이로 스티칭할 것"을 권장합니다. 이것은 실제로 다중 레이어 설계에서 접지면에 접지 Fill을 스티칭하는 데 매우 좋은 규칙입니다. λ는 설계에서 가장 높은 유의 주파수의 파장(모르는 경우 1GHz의 주파수로 가정)입니다:
f = C / λ
NB: C(빛의 속도)는 FR4 유전체 PCB를 통해 전파되는 전자기 방사선의 자유 공간 속도의 약 60%입니다."
토론 포럼에서 언급했듯이 (5) , 온보드 안테나가 있는 PCB의 경우 "비아 사이의 거리는 최대 공진 파장의 1/4이어야 합니다."
포럼 토론에서는 또한 기술 노트(6) 를 참조하여 "일반적인 경험 법칙은 스티치 비아를 다음보다 더 멀리 떨어지지 않게 배치하는 것"이라고 명시하고 있습니다 λ λ
라우팅의 각 측면에 쉴딩 비아를 추가하는 것 외에도 아래 이미지와 같이 쉴딩 구리를 포함할 수도 있습니다. 이렇게 하려면 라우팅의 Add shielding copper 옵션을 활성화합니다 Via Shielding 대화 상자에서 옵션을 활성화합니다. 이 구리는 폴리곤으로 생성되므로 해당 클리어런스 및 폴리곤 연결 스타일 디자인 규칙을 따릅니다.
옵션은 Add shielding copper 옵션을 선택하면 쉴딩 비아를 둘러싸는 다각형이 추가됩니다. 쉴딩된 Net에서 떨어진 다각형 가장자리는 비아의 가장자리에 닿게 됩니다. 쉴딩망에 인접한 폴리곤 가장자리는 해당 클리어런스 디자인 규칙에 따라 쉴딩망에서 뒤로 설정됩니다. 또한 Add clearance cutout 옵션도 활성화된 경우, 폴리곤은 대신 쉴딩망에서 쉴딩망의 Distance 설정에 따라 다각형이 쉴딩망에서 Add Shielding to Net 대화 상자의 설정에 따라 뒤로 설정됩니다. 아래 이미지 위로 커서를 가져가면 차이점을 확인할 수 있습니다.
스티칭/쉴딩 비아 배열로 작업하는 프로세스를 간소화하기 위해 두 종류가 자동으로 유니온으로 클러스터링됩니다. 유니온은 PCB 패널을 통해 관리됩니다.
PCB 패널을 사용하여 선택하기
어레이를 선택하려면 PCB panel을 Unions 모드로 전환하고 필요한 Via Stitching 또는 Via Shielding 유니온을 선택합니다. 해당 배열의 일부인 모든 비아가 패널의 Select 체크박스가 활성화되어 있는지 확인합니다(아래 이미지 참조). 또는 배열의 비아를 두 번 클릭하여 Properties 패널을 열고 배열을 편집할 수도 있습니다.
배열의 PCB panel Unions 모드에서 패널을 사용하여 스티칭 또는 쉴딩 배열의 모든 비아를 선택합니다. 이 이미지에서는 4개의 비아 쉴딩 유니온이 모두 선택되어 있습니다.
선택 동작:
개별 스티칭/실딩 비아를 선택하고 삭제할 수 있습니다.
비아 세트에서 Popup Selection Dialog 옵션이 활성화된 경우 Preferences ( ), 유니온에 속한 개별 비아를 클릭하면 위 이미지와 같이 해당 유니온이 포함된 목록이 표시됩니다. 유니온을 선택하면 워크스페이스에서 해당 비아 유니온을 삭제하거나 워크스페이스의 Properties 패널에서 편집할 수 있습니다.
대화 상자가 활성화되지 않은 경우 Popup Selection 대화 상자가 활성화되어 있지 않은 경우 유니온에 속한 개별 비아를 클릭하면 다음과 같은 방식으로 작동합니다:
첫 번째 클릭은 개별 비아를 선택합니다.
두 번째 이후 클릭은 겹치는 개체가 있을 때 사용되는 선택 순서(예: 컴포넌트, 다각형, 비아 유니온(해당 개체가 커서 아래에 있는 경우))에 따라 다음 개체를 선택합니다.
또는 첫 번째 클릭으로 개별 비아를 선택한 후 Shift+Tab Select Overlapping 명령을 호출합니다. 계속해서 Shift+Tab
이 페이지의 사용자 정의 비아 스티칭 영역 수정 섹션의 애니메이션에 표시된 것처럼, 영역으로 제한된 스티칭 유니온은 유니온의 모든 비아 주위로 선택 창을 드래그(왼쪽에서 오른쪽으로 드래그)하여 선택할 수 있습니다.
스티칭 또는 쉴딩 비아 세트의 속성은 일단 선택하면 Via Stitching 또는 Via Shielding 모드에서 Properties 패널에서 편집할 수 있습니다. 세트에서 비아를 더블클릭하면 패널이 열립니다.
패널에서 비아를 스티칭하는 편집의 예입니다 Properties 패널에서 비아를 스티칭하는 편집 예제.
패널에서 속성을 편집한 후 키보드에서 Enter Changes pending 메시지와 버튼이 Panel 상단에 나타납니다 Apply 을 클릭하여 편집 작업을 완료합니다.
PCB 설계의 모든 측면에 대한 자세한 내용은 인쇄 회로 설계 및 Fab Magazine 웹사이트를 참조하세요. 이 사이트는 '비아 펜스'의 역할과 같은 기술 주제에 대한 훌륭한 리소스입니다(검색 결과의 품질을 향상시키기 위해 따옴표를 포함하세요).
Wikipedia 문서, 비아 펜스
다층 인쇄 회로 기판의 비아 커플링에 관한 연구
PCB 구조 내 전자파 전파의 기본 원리를 소개하는 논문 - 회로 기판 설계의 모범 사례
질문이 제기된 토론 포럼 Via fences for noise reduction of a chip antenna?
최저 비용의 EMC 규정 준수 및 신호 무결성을 위한 PCB 설계 및 레이아웃 기술 : M K 암스트롱. EMC 표준, 1999년 8월.
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