Kontrollierte Impedanzführung

Mit zunehmender Schaltgeschwindigkeit von Bauteilen ist das impedanzkontrollierte Routing ein wichtiges Thema für den Digitaldesigner geworden. Auf dieser Seite erfahren Sie, wie Sie die Signalintegritäts-Analyse-Engine zur Anpassung von Bauteilimpedanzen und die Funktionen für das impedanzgesteuerte Routing im PCB-Editor nutzen können.

In Ingenieurskreisen gibt es ein Sprichwort, das besagt, dass es nur zwei Arten von Elektronikingenieuren gibt, die im Digitaldesign tätig sind: diejenigen, die bereits Probleme mit der Signalintegrität hatten, und diejenigen, die sie noch haben werden. Vor nicht allzu vielen Jahren war der Begriff Signalintegrität etwas für Spezialisten, und man musste sich nur bei Hochgeschwindigkeitsdesigns damit befassen. Die Schaltgeschwindigkeiten in diesen Hochgeschwindigkeitsdesigns sind jedoch nichts Besonderes mehr, sondern werden immer mehr zur Norm. Durch die Verbesserung der integrierten Schaltungstechnik wird die Größe der Transistoren immer kleiner und die Schaltgeschwindigkeiten immer höher. Diese Schaltgeschwindigkeit wirkt sich auf die Integrität der digitalen Signale aus.

Glücklicherweise lassen sich viele potenzielle Probleme mit der Signalintegrität vermeiden, wenn man gute Designprinzipien befolgt und das Design als impedanzkontrolliertes Board implementiert. Sie benötigen Analysetools, die Netze mit potenziellen Ringing- und Reflexionsproblemen erkennen, sowie Board-Design-Tools, mit denen Sie die richtigen Routing-Impedanzen erzielen können. Der PCB-Editor in Altium Designer verfügt über diese Funktionen.

Diese Seite soll Ihnen dabei helfen, die Ursachen für Signalintegritätsprobleme zu verstehen und herauszufinden, ob Ihr Board wahrscheinlich davon betroffen ist. Außerdem werden die beiden Designansätze erörtert, die Sie anwenden müssen, um potenzielle SI-Probleme zu minimieren: Anpassung der Bauteilimpedanzen und kontrolliertes Impedanz-Routing.

Wenn das Routing zum Teil der Schaltung wird

Mit zunehmender Schaltgeschwindigkeit der Geräte steigen auch die Anforderungen an den Leiterplattendesigner und den Hersteller. Da die Länge der Signalschaltflanke kürzer wird als die Länge der Leiterbahn, die sie trägt, muss die Leiterbahn als Teil der Schaltung behandelt werden. Diese Leiterbahn hat eine Impedanz, die man als characteristic impedance (Zo).

Die beste Möglichkeit, die Auswirkungen dieser zusätzlichen Schaltungselemente zu bewältigen, besteht darin, die Leiterbahnführung so zu gestalten, dass die charakteristische Impedanz über die gesamte Länge konsistent ist - eine Technik namens controlled impedance routing.

Die Impedanz der Leiterbahnführung wird durch den:

• Cross-sectional area of the trace - die Impedanz der Leiterbahn wird durch die Breite, die Höhe (Kupferdicke) und die Neigung der Leiterbahnkanten bestimmt, die während des Ätzvorgangs entstehen.
• Distance from the trace to the reference plane(s) - der Rückweg der Signalenergie ist genauso wichtig wie der Weg des Signals. Dieser Rückweg folgt dem Signalweg in der/den benachbarten Referenzebene(n).
• Properties of the surrounding materials - die Energie des Signals ist nicht im Kupfer der Leiterbahn enthalten; aufgrund des Skineffekts wandert sie auch durch das dielektrische Material, das die Leiterbahn umgibt. Die Dielektrizitätskonstante des Materials misst, wie stark das Dielektrikum den Energiefluss beeinflusst.

Der Impedanzrechner von Simbeor berechnet die Breite(n), die erforderlich sind, um die angegebene Impedanz zu erreichen.

Brauche ich ein impedanzkontrolliertes Routing?

Muss ich mich mit impedanzkontrolliertem Routing beschäftigen, fragen Sie?

Im Idealfall wird die gesamte Energie, die von einem Komponentenausgangspin ausgeht, in die angeschlossene Leiterbahn auf der Leiterplatte eingekoppelt, fließt durch die Leiterbahn zum Lasteingangspin am anderen Ende und wird von dieser Last absorbiert. Wenn nicht die gesamte Energie von der Last absorbiert wird, kann die Restenergie in die Leiterbahn der Leiterplatte zurückreflektiert werden und zum Ausgangsstift der Quelle fließen. Diese reflektierte Energie kann mit dem ursprünglichen Signal interagieren, indem sie zu ihm addiert oder von ihm subtrahiert wird (je nach Polarität der Energie), was zu einem Klingeln führt. Wenn das Klingeln groß genug ist, beeinträchtigt es die Integrität des Signals und führt zu unvorhersehbarem, fehlerhaftem Schaltungsverhalten.

Woher wissen Sie also, ob dies der Fall sein könnte? Wenn der Source-Pin in der Lage ist, seinen Flankenübergang abzuschließen, bevor das Signal den Load-Pin erreicht, sind die Voraussetzungen dafür gegeben, dass Ihr Design durch reflektierte Energie beeinträchtigt wird. Eine gängige Faustregel zur Bestimmung, ob SI-Probleme wahrscheinlich sind, ist die "1/3 Anstiegszeit"-Regel. Diese Regel besagt, dass Reflexionen (Klingeln) auftreten können, wenn die Leiterbahn mehr als 1/3 der Anstiegszeit lang ist. Wenn der Source-Pin eine Anstiegszeit von 1 nSek. hat, muss eine Strecke, die länger als 0,33 nSek. ist (ca. 2 Zoll in FR4), als Übertragungsleitung betrachtet werden, ein Kandidat für Signalintegritätsprobleme. Wenn Ihre Geräte diese Art von Anstiegszeit haben und Sie wissen, dass Sie eine Leitung dieser Art von Länge haben werden, dann könnten Sie Probleme mit der Signalintegrität auf der Leiterplatte bekommen.

Wie kann ich die Impedanzen kontrollieren?

Wie vermeidet man, dass die Energie zwischen der Quelle und der Last hin und her reflektiert wird? Indem man die Impedanzen anpasst. Die Impedanzanpassung stellt sicher, dass die gesamte Energie von der Quelle in das Routing und dann vom Routing in die Last gekoppelt wird. Das Routing der Leiterplatte im Hinblick auf die Impedanz wird als impedanzkontrolliertes Routing bezeichnet, oder anders ausgedrückt: eine Leiterplatte, bei der die Impedanzen kontrolliert wurden, wird als impedanzkontrollierte Leiterplatte bezeichnet.

Um eine Impedanzanpassung zu erreichen, gibt es zwei verschiedene Elemente: Das erste ist die Anpassung der Komponenten, das zweite ist das Routing der Leiterplatte, um die erforderliche Impedanz zu erreichen.

Impedanzanpassung der Komponenten

Eine impedanzkontrollierte Leiterplatte lässt sich nicht allein durch Entflechtung erreichen. Zunächst müssen Sie die Impedanzen der Bauteile überprüfen und gegebenenfalls anpassen.

Im Idealfall möchten Sie Netze, die potenzielle Probleme mit der Signalintegrität aufweisen könnten, bereits während der Design-Erfassungsphase erkennen, damit Sie zusätzliche Abschlusskomponenten einbauen können, bevor der Designprozess der Leiterplatte beginnt. Da die Ausgangspins eine niedrige Impedanz und die Eingangspins eine hohe Impedanz aufweisen, ist es wahrscheinlich, dass Sie dem Design Abschlusskomponenten hinzufügen müssen, um eine Impedanzanpassung zu erreichen.

Sie können in der Phase der Schaltplanerfassung eine Signalintegritätsanalyse für Ihr Design durchführen. Wenn Sie den Befehl Tools » Signal Integrity befehl den Errors or Warnings dialogfeld erscheinen, das anzeigt, dass nicht allen Komponenten Signalintegritätsmodelle zugewiesen sind. Die Signalintegritätsanalyse-Engine wählt automatisch Standardmodelle auf der Grundlage der Komponentenkennungen aus Continue um die Standardwerte zu verwenden oder Model Assignments um die Modelle zu prüfen und zu ändern. Sie können den Signal Integrity Model Assignments dialog jederzeit über die Schaltfläche Model Assignments schaltfläche im Signal Integrity panel.

Analysieren des Entwurfs

Wenn der Tools » Signal Integrity ausgeführt wird, wird das Design analysiert, und alle potenziellen Problemnetze werden im Signal Integrity panel identifiziert, wie unten gezeigt.

Testen des Entwurfs auf potenzielle Signalintegritätsprobleme während der Entwurfserfassung.

Im Panel können Sie eine Reflexionsanalyse für ein ausgewähltes Netz (oder mehrere Netze) durchführen. Auf der linken Seite werden die Analyseergebnisse für alle Netze im Entwurf angezeigt. Wählen Sie ein Netz aus und klicken Sie auf die Schaltfläche (oder doppelklicken Sie auf einen Netznamen), um dieses Netz in das Feld Net feld auf der rechten Seite des Panels zu übertragen, wo Sie eine detaillierte Analyse dieses Netzes durchführen können, einschließlich:

• Untersuchung der Pins in diesem Netz, wobei Sie durch Einfachklick einen Cross-Probe zu diesem Pin auf dem Schaltplan durchführen oder durch Doppelklick das diesem Pin zugewiesene Modell überprüfen und konfigurieren können.
• Aktivieren Sie eine oder mehrere theoretische Abschlussoptionen für dieses Netz.
• Führen Sie eine Reflexionsanalyse für das Netz durch, die eine Reihe von Wellenformen erzeugt, die das Verhalten an jedem Pin des Netzes zeigen.

Das Panel ermöglicht es Ihnen, mit möglichen Abschlusskonfigurationen und -werten zu experimentieren. Beachten Sie, dass der Termination bereich des Signal Integrity der in der obigen Abbildung zu sehen ist, die Option Serial Res option aktiviert ist. Der Abschnitt des Bedienfelds unten zeigt einen Reihenabschlusswiderstand. Hier legen Sie die minimalen und maximalen theoretischen Werte für den Reihenabschlusswiderstand fest, die für die Reflexionsanalyse verwendet werden sollen (deaktivieren Sie das Suggest kontrollkästchen, um eigene Werte einzugeben).

Untersuchung der Ergebnisse

Wenn die Schaltfläche Reflection Waveforms klicken, wird eine genaue Reflexionsanalyse für dieses Netz durchgeführt, und die Ergebnisse werden in einem neuen Wellenformfenster (*.SDF).

Das Wellenformfenster enthält:

• Ein Diagramm für jedes zu analysierende Netz. Klicken Sie auf die Registerkarten am unteren Rand des Fensters, um zwischen den Diagrammen zu wechseln.
• Jedes Diagramm enthält einen Plot für jeden Pin in diesem Netz, der das Signalverhalten an diesem Pin zeigt.

Die nachstehenden Abbildungen zeigen zwei Diagramme der Ergebnisse am Eingangspin des Netzes, das in der vorherigen Abbildung ausgewählt wurde. Das erste Diagramm zeigt den Eingangsstift im Netz ohne Abschluss; das zweite Diagramm zeigt sechs Sweeps, einen für das ursprüngliche Netz ohne Abschluss und dann fünf Sweeps mit dem theoretischen Serienabschlusswiderstand am Quellstift.

Es wurden fünf Durchläufe der Reflexionsanalyse durchgeführt (Sweep Steps optionswert = 5), wobei der theoretische Abschlusswiderstand von Min = 20 ohm bis Max = 60 ohm. Die fünf Durchgänge (erster Durchgang bei 20 Ohm, letzter Durchgang bei 60 Ohm) sind auf der rechten Seite des Diagramms aufgeführt. Wenn Sie auf die einzelnen Bezeichnungen klicken, wird das jeweilige Ergebnis hervorgehoben und der theoretische Abschlusswiderstandswert unten rechts angezeigt. Für dieses Netz würde ein Serienabschlusswiderstand von 40 Ohm das im rechten Bild ausgewählte Diagramm ergeben.

Das Diagramm auf der linken Seite zeigt die Reflexionsanalyse eines Netzes mit potenziellen Signalintegritätsproblemen; das Diagramm auf der rechten Seite zeigt dasselbe Netz mit einem theoretischen Reihenabschlusswiderstand von etwa 40 Ohm.

Wodurch wird die Routing-Impedanz bestimmt?

Der zweite Teil einer impedanzkontrollierten Leiterplatte besteht darin, die Leiterplatte so zu routen, dass die Leiterbahnen eine bestimmte Impedanz aufweisen. Es gibt eine Reihe von Faktoren, die die Impedanz Ihres Signalroutings beeinflussen, darunter die Abmessungen der Leiterbahnen und die Eigenschaften der für die Herstellung der Leiterplatte verwendeten Materialien.

Der PCB-Editor enthält die elektromagnetische Signalintegritäts-Engine Simbeor® von Simberian. Die Modellgenauigkeit von Simbeor wird durch fortschrittliche Algorithmen für die 3D-Vollwellenanalyse, Benchmarking und experimentelle Validierung validiert. Die Simbeor-Engine unterstützt alle modernen Leiterplattenstrukturen und -materialien.

Simbeor-Version

Das Simbeor SFS

Impedanzen werden mit dem Simbeor SFS, einem quasistatischen Feldlöser, berechnet. Simbeor SFS ist ein fortschrittlicher quasistatischer 2D-Feldlöser, der auf der Methode der Momente basiert und durch Konvergenz, Vergleiche und Messungen validiert wurde. Der Solver vernetzt dielektrische und leitende Grenzen und löst die entsprechenden Gleichungen, um frequenzabhängige RLGC-Matrizen für die Telegraphengleichungen zu erstellen.

Simbeor SFS ist kein Vollwellenlöser, da dies für die Bewertung der Impedanz, Verzögerung oder Dämpfung in Leiterplattenverbindungen aufgrund der Quasi-TEM-Natur der sich dort ausbreitenden Wellen nicht erforderlich ist. Solche Wellen können mit RLGC-Parametern, die mit einem quasi-statischen 2D-Feldlöser extrahiert werden, genau simuliert werden.

Eine einzigartige Eigenschaft des Simbeor SFS-Solvers ist die Unterstützung von Leiterbahn-Rauigkeitsmodellen. Beachten Sie, dass er kein mehrschichtiges Leitermodell (Plattierung) unterstützt und die Rauheit für alle Leiter gleich ist. Der Solver ist quasistatisch, da die Lösung nicht die Hochfrequenzdispersion berücksichtigt, die in Mikrostreifenleitungen auftritt (höhere Konzentration der Felder in einem Dielektrikum mit höherer Dielektrizitätskonstante bei hohen Frequenzen).

► Erfahren Sie mehr über die elektromagnetische Signalintegritätstechnologie von Simberian

Unterstützte PCB-Strukturen

Impedanzen können für die folgenden PCB-Strukturen berechnet werden:

• Microstrip
• Symmetrische Streifenleitung
• Asymmetrische Stripline
• Einfache und differentielle koplanare Strukturen
• Mehrere benachbarte dielektrische Schichten mit unterschiedlichen dielektrischen Eigenschaften.

Konfigurieren der Leiterplatte für impedanzkontrolliertes Routing

Beim impedanzgesteuerten Routing geht es darum, die Abmessungen der Leiterbahnen und die Eigenschaften der Leiterplattenmaterialien so zu konfigurieren, dass eine bestimmte Impedanz erreicht wird. Dies geschieht im PCB-Editor in der Funktion Layer Stack Manager. Zum Öffnen des Layer Stack Manager, wählen Sie Design » Layer Stack Manager aus den Hauptmenüs. Die Layer Stack Manager öffnet sich in einem Dokument-Editor auf die gleiche Weise wie ein Schaltplanblatt, die Leiterplatte und andere Dokumenttypen.

Die Leiterbahnbreite, die erforderlich ist, um eine bestimmte Impedanz zu liefern, wird als Teil des Impedanzprofils berechnet, das auf der Registerkarte Impedance registerkarte des Dokuments Layer Stack Manager.

Basierend auf:

• Die Werte der Target Impedance, Target Tolerance und Roughness die Sie auf der Registerkarte Impedance registerkarte, und
• die Materialeinstellungen, die auf der Registerkarte Stackup registerkarte definiert sind, einschließlich:
  • die Dicke der Signalschicht,
  • die Dicke der umgebenden dielektrischen Schichten (die Abstände von der (den) Referenzebene(n)), und
  • die Eigenschaften des dielektrischen Materials (Dielektrizitätskonstante Dk und Dissipationsfaktor Df).

Wenn diese richtig konfiguriert sind, verfügt der Impedanzrechner über ausreichende Informationen, um Folgendes zu berechnen:

• Leiterbahnbreite
• Berechnete Impedanz (Z)
• Gleichtaktimpedanz (Zcomm)
• Impedanzabweichung (Z-Abweichung)
• Ausbreitungsverzögerung (Tp)
• Induktivität pro Längeneinheit (p.u.l.)
• Kapazität pro Längeneinheit (p.u.l.)

Die berechneten Werte werden im Transmission Line abschnitt der SeiteProperties angezeigt, wenn die Registerkarte Impedance in der Registerkarte Layer Stack Managerausgewählt wird, wie unten gezeigt.

Ein 50Ω-Impedanzprofil, das für einzelne, auf der obersten Ebene verlegte Netze definiert wurde. Bewegen Sie den Mauszeiger über das Bild, um die Einstellungen für das gleiche Profil für die Ebene L3 anzuzeigen (Bild mit freundlicher Genehmigung von FEDEVEL Open Source, www.fedevel.com).

Konfigurieren des Ebenenstapels

Main page: Definieren des Lagenaufbaus

Die Konfiguration der Kupfer- und Dielektrikumslagen erfolgt auf der Registerkarte Stackup registerkarte des Dialogs Layer Stack Manager.

• Auf dieser Registerkarte werden Lagen hinzugefügt, entfernt und konfiguriert. Bei einem starr-flexiblen Entwurf werden die Ebenen auf dieser Registerkarte auch aktiviert und deaktiviert.
• Die Eigenschaften der aktuell ausgewählten Ebene können direkt im Raster oder im Properties panel bearbeitet werden. Klicken Sie auf die Schaltfläche am unteren Rand der Zeichenfläche, um das Panel zu aktivieren.
• Klicken Sie mit der rechten Maustaste in das Ebenenraster oder verwenden Sie die Edit » Add Layer befehle, um eine Schicht hinzuzufügen. Durch das Hinzufügen einer Kupferschicht wird auch eine dielektrische Schicht hinzugefügt, wenn eine bereits vorhandene benachbarte Schicht ebenfalls eine Kupferschicht ist.
• Wenn die Option Stack Symmetry option im Abschnitt Leiterplatte des Properties aktiviert ist, werden die Lagen in passenden Paaren um die mittlere dielektrische Lage herum hinzugefügt.
• Die Schicht Material kann entweder in die ausgewählte Zelle Material eingegeben oder im Dialogfeld Select Material dialogfeld ausgewählt werden; klicken Sie auf die Ellipsenschaltfläche (), um es zu öffnen.
• Einem Kupferlayer kann eine Oberflächenbehandlung hinzugefügt werden. Verwenden Sie das Add Layer untermenü zum Hinzufügen einer Surface Finish schicht zu der aktuell ausgewählten Kupferschicht hinzuzufügen, und klicken Sie dann auf die Ellipsenschaltfläche für die neue Oberflächenschicht, um die Art der Oberfläche auszuwählen.
• Die ausgewählte Ebene kann innerhalb der Ebenen desselben Typs nach oben oder unten verschoben werden, indem Sie entweder mit der rechten Maustaste klicken oder das Edit menüs.
• Der Board bereich des Properties bedienfelds enthält Optionen zur Durchsetzung von Stack Symmetry und Library Compliance. Mehr dazu weiter unten.
• Die Board bereich des Properties zeigt eine Zusammenfassung des aktuell ausgewählten Stapels (oder Substapels bei einem starren/flexiblen Multi-Stapel-Design).

Überlegungen zu Lagenstapeln

Eine grundlegende Voraussetzung für die Kontrolle der Impedanz ist die Einbeziehung eines Signalrücklaufs unter jedem Signalpfad. Die Simbeor SI-Engine unterstützt sowohl Ebenenschichten als auch durch ein Polygon abgedeckte Signalschichten. Diese Rückwegebenen sollten über den Leiterplattenaufbau verteilt werden. Idealerweise werden sie so angeordnet, dass mindestens eine Rückwegebene an jede Signallage angrenzt, auf der eine impedanzkontrollierte Führung erfolgt. Die benachbarte Rückwegebene stellt den Signalrückweg zur Verfügung und tut dies aus Gründen, die hier nicht behandelt werden, unabhängig von der durch diese Ebene verteilten Gleichspannung.

Der durch die Ebene fließende Rückwegstrom wird versuchen, demselben physikalischen Pfad zu folgen wie der Weg auf der Signalebene, so dass es wichtig ist, die Einführung von Diskontinuitäten zu vermeiden, wie z. B. einen Spalt oder eine Aussparung in der Rückwegschicht unterhalb einer kritischen Signalführung.

Neben der Auswahl einer geeigneten Reihenfolge für Signal- und Ebenenschichten müssen Sie auch die Materialeigenschaften der einzelnen Schichten festlegen, einschließlich:

• Dicke des Kupfers
• Dielektrische Dicke
• Dielektrische Konstante

Diese Werte und die Leiterbahnbreite tragen alle zur endgültigen Impedanz bei. Das Erreichen der gewünschten Impedanz ist dann ein Prozess der Abstimmung all dieser Werte. Denken Sie daran, dass die möglichen Kupfer- und Dielektrizitätswerte auch durch die von Ihrem Leiterplattenhersteller verfügbaren Materialien begrenzt sein können.

► Erfahren Sie mehr über mögliche Lagenaufbauten

Definieren der Impedanzprofile

Die Simbeor-Engine ist in den PCB-Editor integriert Layer Stack Manager (Design » Layer Stack Manager). Um den Lagenstapel für das impedanzkontrollierte Routing zu konfigurieren, wechseln Sie in den Bereich Layer Stack Manager's Impedance registerkarte, wo Sie ein Impedanzprofil hinzufügen und konfigurieren können.

Ein 50-Ω-Impedanzprofil, das für einzelne Netze definiert ist, die auf der obersten Ebene verlegt werden. Bewegen Sie den Mauszeiger über das Bild, um die Einstellungen für das gleiche Profil für die Ebene L3 anzuzeigen.

Hinweise zum Erstellen und Konfigurieren eines Impedanzprofils:

1. Im Fenster Layer Stack Manager wechseln Sie auf die Registerkarte Impedance registerkarte, wie oben gezeigt.
2. Klicken Sie auf die schaltfläche (oder die wenn bereits ein Profil definiert ist), um ein neues Profil hinzuzufügen.
3. Definieren Sie die gewünschte Impedanz Type, Target Impedance, und Target Tolerance in der Properties tafel. Die Description ist optional, es wird überall dort angezeigt, wo der Name des Impedanzprofils angezeigt wird.
4. Das Ebenenraster ist in zwei Bereiche unterteilt; die Ebenen im Stackup werden links angezeigt, dann wird für jede Signallage im Stackup eine Ebene im Impedanzprofilbereich rechts angezeigt. Verwenden Sie das Kontrollkästchen der Schicht im Profilbereich, um die Impedanzberechnung für diese Schicht zu aktivieren. Verwenden Sie das obige Bild als Beispiel und beziehen Sie sich auf die in der Spalte ganz links angezeigte Schichtnummer, layers L1, L3, L10 und L12 das Kontrollkästchen für die Schicht aktiviert, so dass sie für Impedanzberechnungen zugelassen sind.
5. Wenn Sie auf eine aktivierte Ebene in der Profilregion klicken, werden alle Ebenen im Ebenenstapel ausgeblendet, mit Ausnahme derjenigen, die zur Berechnung der Impedanz für die ausgewählte Signallage verwendet werden (wie im Bild oben gezeigt). Bearbeiten Sie die Referenzschicht(en) dieser Schicht in den Spalten Top Ref und Bottom Ref der Region Impedanzprofil . Beachten Sie, dass die Referenzlage(n) eine Lage haben können Type von entweder Plane oder Signal. In der obigen Abbildung ist zum Beispiel die Schicht L10 im Stackup für Impedanzberechnungen aktiviert, wobei der Top Ref eingestellt auf 9-L9gesetzt ist, was eine Plane schicht ist, und die Bottom Ref auf 11-L11gesetzt, die eine Signal ebene ist. Die Software geht davon aus, dass eine Signalebene, die als Bezugsebene verwendet wird, eine durchgehende Kupferebene enthält, die mit einem Strom- oder Erdungsnetz verbunden ist.
6. Aktivieren Sie das Impedance Profile für jede andere Ebene, die bei dieser Impedanz verlegt werden soll, und konfigurieren Sie die Referenzebene(n). Bewegen Sie den Mauszeiger über das obige Bild, um das S50-Impedanzprofil für die Ebene L3 anzuzeigen.
7. Wenn die berechnete Leiterbahnbreite ein Wert ist, der nicht bestellt werden kann, können Sie die Einstellungen für Breite und Abstand anpassen.

Abstimmen der Einstellungen für Breite und Lücke

Die Software berechnet die Leiterbahnbreite anhand der Zielimpedanz und der Toleranz. Es ist nicht ungewöhnlich, dass die berechnete Leiterbahnbreite ein Wert ist, der nicht bestellt werden kann, z. B. 0,0683 mm. Der Hersteller teilt mit, welche Materialstärken verfügbar sind und welche Präzision er für die Leiterbahnbreiten erreichen kann. Dann beginnt man mit den gewünschten Werten und testet die Auswirkungen auf die berechneten Impedanzwerte, wenn die Abmessungen an die verfügbaren Werte angepasst werden.

Um diesen Prozess des Testens und Abstimmens der Einstellungen zu unterstützen, unterstützen die Impedanzrechner Vorwärts- und Rückwärtsimpedanzberechnungen. Der Standardmodus ist vorwärts (Eingabe der Impedanz, die Software berechnet die Breite). Das symbol zeigt die berechnete Variable an.

Eine Zielimpedanz von 50Ω ergibt eine vorwärts berechnete Breite (W1) von 94,6µm. Das Bild rechts zeigt die umgekehrte Berechnung, wenn die Breite (W1) auf 95µm eingestellt ist.

Um die Berechnung umzukehren und verschiedene Leiterbahnbreiten für die ausgewählte Schicht zu untersuchen, geben Sie den neuen Width (W1) wert ein und drücken Sie die Eingabetaste auf der Tastatur. Die berechneten Werte werden aktualisiert, um die Auswirkungen des Wechsels zu dieser Breite widerzuspiegeln. Klicken Sie auf die Schaltfläche um den Rechner wieder in den Vorwärtsberechnungsmodus zu versetzen. Durch die Eingabe eines neuen Wertes in Width (W2) ändern Sie den Etch wert.

Um die Ergebnisse der Differentialpaar-Übertragungsleitung zu untersuchen, benennen Sie die berechnete Variable - entweder die Trace Width oder Trace Gap - indem Sie auf die entsprechende schaltfläche. Bearbeiten Sie die andere Variable, um die Target Impedancezu ändern, oder ändern Sie alternativ die Target Impedance um die Auswirkungen auf die andere Variable zu untersuchen.

Ätzfaktor

Die Signalbahnen auf einer Leiterplatte werden durch Wegätzen von unerwünschtem Kupfer hergestellt. Da das Ätzmittel das Kupfer an der Oberfläche wegätzt, verbringt dieses Kupfer mehr Zeit in Kontakt mit dem Ätzmittel. Das Ergebnis ist, dass die fertigen Kanten der Leiterbahn eine Neigung aufweisen, wodurch sich die Querschnittsfläche der fertigen Leiterbahn verringert, wie in der nachstehenden Abbildung dargestellt.

Die Fläche des beim Ätzen verlorenen Kupfers an den Leiterbahnkanten (an beiden Kanten) = X * Y

Die Größe der Neigung wird als Ätzfaktor bezeichnet, wobei:

Etch Factor = Y/X

Wenn Y = Xist, dann ist der Etch Factor = 1

Bezogen auf das Bild in der Properties tafel:

Bewegen Sie den Mauszeiger über das ? um die Formel anzuzeigen.

Die Standarddefinition des Ätzfaktors ist das Verhältnis von trace thickness / amount of over-etching. Dies ergibt die folgende Formel:

Etch Factor = T/[0.5(W1-W2)]

Der Nachteil dieses Ansatzes ist, dass Sie, wenn Sie keine Überätzung wünschen (d. h. die Leiterbahnkanten sind vertikal), einen Wert von inf (unendlich) für den Ätzfaktor eingeben. Um die Angabe der Ätzmenge zu vereinfachen, wurde die Formel umgedreht, so dass ein Wert von 0 (Null) eingegeben werden kann, um anzuzeigen, dass es keine Überätzung gibt.

Etch = [0.5(W1-W2)]/T

Ausrichtung des Kupfers

Ein weiteres Detail bei der Herstellung, das zum Ätzfaktor beiträgt, ist die Ausrichtung des Kupfers. Leiterbahnen auf Leiterplatten werden durch Wegätzen von unerwünschtem Kupfer von einer durchgehenden Kupferschicht gebildet, die auf ein dielektrisches Substrat laminiert ist. Die Kupferausrichtung bestimmt die Richtung, in der das Kupfer aus dem Substrat herausragt. Man kann sie sich auch als die Richtung vorstellen, aus der das Kupfer geätzt wird, entweder von oben oder von unten.

Klicken Sie auf das Kontrollkästchen Leiterbahn invertiert, um die Kupferausrichtung von oben nach unten umzuschalten.

Oberflächenrauhigkeit von Leitern

Die Oberfläche jeder Kupferschicht in einer Leiterplatte weist einen gewissen Grad an Rauheit auf. Bei der Herstellung von Leiterplatten wird die Oberfläche der Kupferschichten behandelt, um die Rauheit zu erhöhen und so die Haftung zwischen den Kupfer- und Dielektrikumsschichten zu verbessern. Diese Oberflächenrauhigkeit trägt bei Schaltgeschwindigkeiten über 10 GB/s erheblich zur Leiterimpedanz bei. Durch umfangreiche Forschung und Analyse sind Branchenexperten zu dem Schluss gekommen, dass die Oberflächenrauheit durch einen Rauheitskorrekturkoeffizienten modelliert werden kann, der sich aus Surface Roughness und Roughness Factor werten abgeleitet wird.

Roughness die Einstellungen sind verfügbar im Layer Stack Manager modus des Properties tafel. Diese Parameter werden nur für leitfähige Schichten verwendet.

Die Oberflächenrauhigkeit wird in die Berechnung des Wellenwiderstandes einbezogen.

Rauhigkeit:

• Model Type - bevorzugtes Modell zur Berechnung des Einflusses der Oberflächenrauhigkeit (weitere Informationen zu den verschiedenen Modellen finden Sie in den nachstehenden Artikeln). Gilt für alle Kupferlagen im Substack.

• Surface Roughness - wert der Oberflächenrauhigkeit (erhältlich bei Ihrem Hersteller). Geben Sie einen Wert zwischen 0 und 10µm ein, Standard ist 0,1µm

• Roughness Factor - kennzeichnet den erwarteten maximalen Anstieg der Leitungsverluste aufgrund des Rauheitseffekts. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Weitere Informationen

• Praktische Methode zur Analyse der Auswirkung der Leiterrauhigkeit auf die Signalverluste und die Streuung in Verbindungsleitungen: Y. Shlepnev, C. Nwachukwu, DesignCon2012.
• Vereinheitlichter Ansatz zur Modellierung der Oberflächenrauheit von Verbindungsleitern: Y. Shlepnev, 2017 IEEE 26th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS2017)

Unterstützung für koplanare Übertragungsleitungsstrukturen

Der Impedanzkalkulator im Layer Stack Manager unterstützt einfache und differentielle koplanare Strukturen. Erstellen Sie ein neues Impedanzprofil und wählen Sie dann Single-Coplanar oder Differential-Coplanar aus der Impedanzprofil Type dropdown-Liste aus.

Arbeiten mit koplanaren Strukturen:

• Wie bei den Standard-Einzel- und Differenzimpedanzen werden die Werte für jede Variable automatisch auf der Grundlage der benutzerdefinierten Target Impedance und Target Tolerance und den physikalischen Eigenschaften der Leiterplattenschichten berechnet. Diese automatisch berechneten Werte können angepasst werden, indem neue Werte in die Eingabefelder des Layer Stack Manager modus des Properties feldes.
• Um die Signalnetze, die mit einer koplanaren Struktur geroutet werden sollen, gezielt zu platzieren, konfigurieren Sie eine Routing Width (oder Differential Pairs Routing) Designregel mit der Option Use Impedance Profile option aktiviert ist und das gewünschte koplanare Impedanzprofil ausgewählt ist.
• Koplanare Strukturen erfordern eine Referenzebene auf beiden Seiten der Signalroute; diese kann durch ein Polygon, das Sie platzieren, oder, wenn Stitching-Vias hinzugefügt werden, durch den Add Shielding to Net befehl (mehr dazu weiter unten). Wenn Sie ein Polygon platzieren, wird der Abstand zwischen diesem Polygon und der Signaltrasse durch den Clearance (S) wert, der vom Simbeor Impedanzrechner ermittelt wird (angezeigt im Properties panel angezeigt, wie in den Bildern oben und unten zu sehen). Konfigurieren Sie eine Abstandsentwurfsregel, um den Abstand zwischen dem Referenzpolygon und der Signaltrasse zu steuern(Bild anzeigen).
• Wenn die koplanare Struktur geerdet ist, ist es üblich, entlang jeder Seite der Signalbahn einen Durchkontaktierungszaun einzubauen. Verwenden Sie den Tools » Via Stitching/Shielding » Add Shielding to Net befehl im PCB-Editor, um dies zu tun. Neben der Platzierung von Durchkontaktierungen kann mit der Option Add shielding copper kann dieser Befehl nicht nur Durchkontaktierungen platzieren, sondern auch ein Polygon um die Signalführung legen, um den Via-Fence zu verdecken, wie in der Abbildung rechts unten gezeigt.
  ► Erfahren Sie mehr über Via Shielding

Der Impedanzrechner ermittelt die Signaleigenschaften und Abstände (erstes Bild), verwenden Sie diesen Abstand in der Einstellung für die Via-Abschirmung Abstand.

Auswahl des Lagenmaterials

Bei einem impedanzkontrollierten Design ist die Auswahl der im Lagenaufbau verwendeten Materialien sehr wichtig.

Das gebräuchlichste Material für die Herstellung von Leiterplatten ist zum Beispiel glasfaserverstärktes Epoxidharz, auf das auf jeder Seite eine Kupferfolie geklebt wird. Die Dichtigkeit des Glasfasergewebes beeinflusst den Wert und die Konsistenz der Dielektrizitätskonstante Dk (Permittivität) und des Verlustfaktors Df. Das Glasfasergewebe ist von Harz umgeben - der Prozentsatz des verwendeten Harzes ist ebenfalls wichtig für die Leistung des Materials.

Es gibt eine große Auswahl an Glasfasergeweben. Um die Vorhersagbarkeit und Leistung der bei der Leiterplattenherstellung verwendeten glasfaserbasierten Materialien zu gewährleisten, hat die IPC einen Standard für Gewebe festgelegt:

IPC standard IPC-4412B: Specification for Finished Fabric Woven from "E" Glass for Printed Boards

Die Materialbibliothek

Als Designer können Sie die Materialeigenschaften entweder direkt im Fenster Layer Stack Manager bearbeiten oder Materialien aus der Altium Material Library.

Die gesamte Bibliothek kann im Dialogfeld Altium Material Library angezeigt (und ergänzt) werden (Tools » Material Library).

Die Materialien sind in Verwendungskategorien organisiert, auf die über eine Baumstruktur auf der linken Seite des Dialogs zugegriffen werden kann. Unterhalb dieser Ebene ist jede Verwendungskategorie in funktionale Kategorien unterteilt, wie z.B Conductive layer material, Dielectric layer material, und Surface Layer Material in die PCB layer material kategorie.

Hinzufügen, Speichern und Laden von Material

Neue Materialien können der Bibliothek hinzugefügt werden, wenn eine bestimmte Materialkategorie in der Baumstruktur ausgewählt ist. Materialien, die in einer externen Materialbibliothek definiert sind, können geladen werden (Load schaltfläche), und benutzerdefinierte Materialien, die im Altium Material Library dialog hinzugefügt wurde, kann auch in einer Benutzerbibliothek gespeichert werden (Save schaltfläche). Nur benutzerdefinierte Materialien werden gespeichert.

Hinzufügen von benutzerdefinierten Eigenschaften zum Material

Benutzerdefinierte Eigenschaften können zu detaillierten Materialien in der Bibliothek (Standard- und benutzerdefinierte Materialien) hinzugefügt werden. Um eine benutzerdefinierte Eigenschaft hinzuzufügen, wählen Sie zunächst den richtigen Knoten in der Baumstruktur auf der linken Seite aus, um das/die Material(e) zu definieren, zu dem/denen sie hinzugefügt werden soll, und klicken dann auf die Schaltfläche schaltfläche, um das Material Library Settings dialog zu öffnen.

Der gewünschte Wert kann dann im Dialogfeld dem ausgewählten Material hinzugefügt werden Altium Material Library hinzugefügt werden; markieren Sie die Zeile und klicken Sie auf die Schaltfläche Edit schaltfläche.

Eigenschaften-Panel

Wenn die Registerkarte Impedance registerkarte des Layerstapeldokuments aktiv ist, ermöglicht das Properties panel die Möglichkeit, die Anforderungen an das Impedanzprofil zu konfigurieren. Das erforderliche Impedanzprofil kann dann in den Entwurfsregeln Routing Width oder Differential Pairs Routing ausgewählt werden.

• Impedance Profile
  • Description - Geben Sie eine aussagekräftige Beschreibung ein. Dieses Feld ist optional und wird überall dort angezeigt, wo der Name des Impedanzprofils angezeigt wird.
  • Type - Verwenden Sie die Dropdown-Liste, um den Impedanztyp auszuwählen. Zur Auswahl stehen Single, Differential, Single-Coplanarund Differential-Coplanar.

• Target Impedance - geben Sie die gewünschte Impedanz ein.
• Target Tolerance - Geben Sie die gewünschte Toleranz ein. Sie sollten sich mit dem Hersteller beraten, um einen realistischen Wert für die Toleranz zu finden, den der Hersteller liefern kann.
• Transmission Line
  • Trace inverted - Aktivieren Sie diese Option, um die Leiterbahn zu invertieren, wie es in der Properties tafel gezeigt. Diese Option ist dieselbe wie die Option Copper Orientation option, die angezeigt wird, wenn die Registerkarte Stackup aktiv ist, und definiert die Richtung, in der das Kupfer auf den Kern laminiert wird. Die Kupferausrichtung legt die Richtung fest, in der das Kupfer von diesem Substrat wegsteht. Man kann es sich auch als die Richtung vorstellen, aus der das Kupfer geätzt wird, entweder von oben oder von unten.
  • Etch - Der Ätzfaktor ist = T/[(W1-W2)/2]der die Gesamtquerschnittsfläche der Leiterbahn um die Dicke des Kupfers zum Quadrat reduziert. Wenden Sie sich an den Leiterplattenhersteller, um Informationen über den Etch die durch deren Prozesse entstehen.

• Width (W1) / (W2) - W1 ist die Breite der Leiterbahn, die Sie verlegen, W2 ist die Breite der oberen Fläche dieser Leiterbahn, nachdem sie geätzt wurde, wobei der Etch faktor angewandt. Für die Leiterbahnbreite gibt es eine Funktion zur Vorwärts-/Rückwärtsberechnung. Standardmäßig wird die Breite auf der Grundlage des von Ihnen eingegebenen Wertes berechnet Target Impedance die Sie eingegeben haben (Vorwärtsberechnung). Diese Breite kann ein Wert sein, den der Hersteller nicht liefern kann, wie z. B. 5,978, und er wird einen vernünftigeren Wert wollen, wie z. B. 6,0. Sie können 6,0 in das Feld Width feld eingeben und die Taste Enter auf der Tastatur drücken, um die berechneten Werte neu zu berechnen (Impedance, Deviation, usw.). Die Schaltfläche wird grau (inaktiv), und Sie befinden sich nun im Rückrechnungsmodus. Wenn Sie auf die Schaltfläche klicken, um sie zu aktivieren, befinden Sie sich wieder im Vorwärtsmodus, und der Width (W1) wird auf den berechneten Wert zurückgesetzt. Mit dieser Funktion können Sie realistische, herstellbare Breitenoptionen erkunden. Durch die manuelle Eingabe eines Wertes für W2 wird der Ätzfaktor entsprechend aktualisiert.
• Impedance - Die Software berechnet die Impedanz auf der Grundlage der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch die Breite, Dicke und den Ätzfaktor der Leiterbahn).
• Deviation - Dies ist ein Maß für die Differenz zwischen dem, was Sie wollten (Soll-Impedanz) und dem, was Sie bekommen haben (berechnete Impedanz). Die Software berechnet die Impedanzabweichung (das, was Sie auf der Grundlage des Materials und der eingegebenen Abmessungen tatsächlich erhalten) auf der Grundlage der Eigenschaften der zur Herstellung der Leiterplatte verwendeten Materialien (Kupfer, Kern und Prepreg) und der Querschnittsfläche der Leiterbahn (bestimmt durch die Breite, Dicke und den Ätzfaktor der Leiterbahn).
• Delay - Dies ist die Zeit, die das Signal benötigt, um vom Sender zum Empfänger zu gelangen.
• Inductance - Der Impedanzrechner verwendet den Impedance wert, um die Induktivität pro Längeneinheit zu berechnen.
• Capacitance - Der Impedanz-Rechner verwendet den Impedance wert, um die Kapazität pro Längeneinheit zu berechnen.

• Board
  • Stack Symmetry - aktivieren, um Schichten in passenden Paaren um die mittlere dielektrische Schicht herum hinzuzufügen. Wenn diese Option aktiviert ist, wird der Lagenstapel sofort auf Symmetrie um die zentrale dielektrische Schicht geprüft. Wenn ein Schichtenpaar, das von der zentralen dielektrischen Referenzschicht äquidistant ist, nicht identisch ist, wird der Dialog Stapel ist nicht symmetrisch geöffnet.
  • Library Compliance - Wenn diese Funktion aktiviert ist, werden für jede Schicht, die aus der Materialbibliothek ausgewählt wurde, die aktuellen Schichteigenschaften mit den Werten der entsprechenden Materialdefinition in der Bibliothek verglichen.

• Substack - Diese Informationen beziehen sich auf den aktuell ausgewählten Teilstapel (Schichten, Dielektrikum, Dicken usw.). Wenn Sie von einem Unterstapel zu einem anderen wechseln, werden diese Informationen entsprechend aktualisiert (für den aktuell ausgewählten Unterstapel).

• Stack Name - Geben Sie einen aussagekräftigen Substack-Namen ein. Dieses Feld ist nützlich, wenn der X/Y-Stackup-Region ein Ebenen-Substack zugewiesen werden soll.
• Is Flex - aktivieren, wenn der Substack flexibel ist.
• Layers - die Gesamtzahl der Schichten.
• Dielectrics - die Gesamtzahl der Dielektrika.
• Conductive Thickness - die Dicke der leitenden Schicht(en). Kupfersignalschichten werden als leitende Schichten bezeichnet.
• Dielectric Thickness - die Dicke der dielektrischen Schicht(en).
• Total Thickness - die Gesamtdicke der Platte.

• Other
• Roughness - zeigt die Rauhigkeit der leitenden Schichten.
  • Model Type - bevorzugtes Modell zur Berechnung der Auswirkungen der Oberflächenrauheit (weitere Informationen zu den verschiedenen Modellen finden Sie in den nachstehenden Artikeln). Gilt für alle Kupferschichten im Stapel (sollte es der Teilstapel sein?).
  • Surface Roughness - Wert der Oberflächenrauhigkeit (erhältlich bei Ihrem Hersteller). Geben Sie einen Wert zwischen 0 und 10µm ein, Standard ist 0,1µm
  • Roughness Factor - kennzeichnet den erwarteten maximalen Anstieg der Leitungsverluste aufgrund des Rauheitseffekts. Geben Sie einen Wert zwischen 1 und 100 ein; der Standardwert ist 2.

Konfigurieren der Entwurfsregeln

Die Leiterbahnimpedanz wird durch die Breite und Höhe der Leiterbahn und die Eigenschaften der umgebenden dielektrischen Materialien bestimmt. Auf der Grundlage der in den Impedanzprofilen definierten Materialeigenschaften werden die erforderlichen Leiterbahnbreiten berechnet Layer Stack Managerdefinierten Materialeigenschaften werden die erforderlichen Leiterbahnbreiten bei der Erstellung jedes Impedanzprofils berechnet. Abhängig von den Materialeigenschaften kann sich die Breite ändern, wenn sich die Routingschicht ändert. Diese Anforderung, dass sich die Breite ändert, wenn Sie die Routing-Lagen wechseln, wird automatisch durch die entsprechende Routing-Designregel verwaltet, die im PCB Rules and Constraints Editor (Design » Rules).

Bei den meisten Leiterplattendesigns wird ein bestimmter Satz von Netzen mit einer kontrollierten Impedanz geroutet. Ein üblicher Ansatz besteht darin, eine Netzklasse oder eine Differenzialpaarklasse zu erstellen, die diese Netze enthält, und dann eine Routingregel zu erstellen, die auf diese Klasse abzielt, wie in den folgenden Abbildungen gezeigt.

Normalerweise definieren Sie manuell die Min, Max, und Preferred Widthsentweder in den oberen Constraint-Einstellungen, um sie auf alle Ebenen anzuwenden, oder individuell für jede Ebene im Ebenenraster. Für das impedanzgesteuerte Routing aktivieren Sie stattdessen die Option Use Impedance Profile und wählen dann das gewünschte Impedanzprofil aus der Dropdown-Liste aus. Wenn dies geschehen ist, wird der Constraints bereich der Regel ändern. Das erste, was Sie bemerken werden, ist, dass die Region der verfügbaren Lagen nicht mehr alle Signallagen auf der Platine anzeigt. Es werden nur noch die Lagen angezeigt, die im ausgewählten Impedanzprofil aktiviert sind. Die Preferred Width werte (und der Diff-Paar-Abstand) werden aktualisiert und spiegeln die für jede Lage berechneten Breiten (und Abstände) wider. Diese bevorzugten Werte können nicht bearbeitet werden, aber die Min und Max werte können bearbeitet werden. Setzen Sie diese auf geeignete kleinere/größere Werte. Die Netze können dann auf die übliche Weise interaktiv verlegt werden.

Entwurfsregel für die Routingbreite

Bei einseitigen Netzen wird die Routingbreite durch die Designregel Routingbreite definiert.

Wenn Sie sich für die Verwendung eines Impedanzprofils entscheiden, werden die verfügbaren Lagen und bevorzugten Breiten durch das ausgewählte Profil gesteuert.

Entwurfsregel für die Entflechtung von differentiellen Paaren

Die Entflechtung von differentiellen Paaren wird durch die Entwurfsregel Entflechtung von differentiellen Paaren gesteuert.

Für ein differentielles Paar werden die verfügbaren Lagen, die bevorzugte Breite und die bevorzugte Lücke durch das gewählte Profil gesteuert.

► Erfahren Sie mehr über Differential Pair Routing

Entwurfsregel für den Rückweg

Unterbrechungen oder Einschnürungen im Rückweg können durch die Designregel Rückweg erkannt werden. Die Entwurfsregel Return Path prüft, ob ein durchgehender Signalrückweg auf der/den vorgesehenen Referenzebene(n) über oder unter dem/den von der Regel anvisierten Signal(en) vorhanden ist. Der Rückweg kann aus Füllungen, Regionen und Polygonzügen auf der Referenzsignalebene oder einer ebenen Ebene erstellt werden.

Die Rückweg-Ebenen sind die in der Regel definierten Referenz-Ebenen Impedance Profile ausgewählt in der Return Path konstruktionsregel definiert sind. Diese Lagen werden überprüft, um sicherzustellen, dass die angegebene Minimum Gap (Breite über die Signalflanke hinaus) entlang des Signalpfades vorhanden ist. Hinzufügen einer neuen Return Path entwurfsregel in der High Speed regel-Kategorie.

Die Rückwegebenen werden in der ausgewählten Regel definiert Impedance Profiledefiniert, und die Pfadbreite (über die Signalflanke hinaus) wird durch das Feld Minimum Gap.

Das folgende Bild zeigt die für das Signal erkannten Rückwegfehler, NetXmit einer Minimum Gap einstellung von 0.1mm. Es kann einfacher sein, Fehler im Rückkanal zu finden, wenn Sie die Option DRC Violation Display Style so konfigurieren, dass die Verletzungsdetails, aber nicht das Verletzungs-Overlay ( Bild anzeigen) im DialogPreferences angezeigt werden. Auf diese Weise werden die genauen Stellen hervorgehoben, an denen die Regel fehlgeschlagen ist, und nicht das gesamte Objekt bzw. die gesamten Objekte, die verletzt wurden.

► Erfahren Sie mehr über High Speed Design in Altium Designer

Routing von Netzen mit der erforderlichen Impedanz

Wenn Sie die Leiterplatte routen und die Lagen wechseln, passt die Software die Leiterbahnbreite automatisch an die Größe an, die erforderlich ist, um die angegebene Impedanz zu erreichen. Dieses interaktive impedanzgesteuerte Routing vereinfacht die Aufgabe des Designs eines impedanzgesteuerten PCBs erheblich.

Längenabstimmung der Routes

Zwei der größten Herausforderungen beim Routing eines Hochgeschwindigkeitsdesigns sind die Kontrolle der Impedanz der Routen und die Abstimmung der Längen kritischer Netze. Impedanzgesteuertes Routing stellt sicher, dass das Signal, das einen Ausgangspin verlässt, von den Zieleingangspins korrekt empfangen wird. Durch die Anpassung der Routenlängen wird sichergestellt, dass zeitkritische Signale zur gleichen Zeit an den Zielpins ankommen. Das Abstimmen und Anpassen der Leitungslängen ist auch ein wesentlicher Bestandteil des differentiellen Paar-Routings.

Um sicherzustellen, dass die differentiellen Paare übereinstimmende Längen haben, wurden dem Routing Akkordeonmuster hinzugefügt.

Die Interactive Length Tuning und Interactive Diff Pair Length Tuning befehle (Route ) bieten ein dynamisches Mittel zur Optimierung und Kontrolle von Netz- oder Differentialpaarlängen, indem sie das Einfügen von Wellenmustern mit variabler Amplitude (Akkordeons) entsprechend dem verfügbaren Platz, den Regeln und Hindernissen in Ihrem Entwurf ermöglichen.

► Erfahren Sie mehr über Length Tuning

Testen der Signalintegrität des gerouteten Boards

Genauso wie Sie die Netze während der Design-Erfassung mit einer angenommenen Routing-Länge und Routing-Impedanz getestet haben, sollten Sie diesen Vorgang nach Abschluss des Routings auf der Platine wiederholen, um mögliche Impedanzfehlanpassungen und Reflexionsprobleme zu überprüfen. Starten Sie den Signal Integrity befehl aus dem PCB-Editor Tools menü. Da die Leiterplatte Teil des Projekts ist, werden die Materialeigenschaften und Abmessungen, die im Menü Layer Stack Manager definierten Materialeigenschaften und Abmessungen sowie die tatsächlichen Breiten der Leiterbahnen auf der Platine verwendet, um die Impedanzen für die Signalintegritätstests zu berechnen.

Erreichen der spezifizierten Impedanzen

Neben dem iterativen Prozess der Maßabstimmung, den Sie durchlaufen, um die korrekten Impedanzen zu erreichen, gibt es weitere Faktoren, die die endgültige Impedanz beeinflussen, die auf Ihrer gefertigten Leiterplatte erreicht wird. Dazu gehören die Konsistenz und Stabilität des in der Leiterplatte verwendeten dielektrischen Materials sowie die Konsistenz und Qualität des Ätzprozesses. Wenn Sie eine impedanzkontrollierte Leiterplatte benötigen, sollten Sie dies mit Ihrem Leiterplattenhersteller besprechen. Einige Hersteller können Sie zu Leiterbahngeometrien beraten, wenn Sie ihnen Ihren bevorzugten Stackup mitteilen. Viele werden auch in der Lage sein, einen Impedanztestcoupon in jedes von ihnen hergestellte Panel einzubauen, mit dem die tatsächlichen Impedanzen auf der Leiterplatte gemessen werden können.

Zusätzliche Lektüre und Ressourcen

Dieser Artikel gibt eine Einführung in das Thema Signalintegrität und impedanzkontrolliertes Leiterplattendesign. Verwenden Sie die folgenden Links, um mehr zu erfahren und auf Ressourcen zuzugreifen, die von anerkannten Branchenexperten entwickelt wurden.

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed