Via-Stitching ist eine Technik, mit der größere Kupferflächen auf verschiedenen Lagen miteinander verbunden werden. Dadurch entsteht praktisch eine starke vertikale Verbindung durch den Leiterplattenaufbau, was hilft, eine niedrige Impedanz und kurze Rückstromschleifen aufrechtzuerhalten. Via-Stitching kann auch verwendet werden, um Kupferbereiche, die sonst isoliert wären, wieder mit ihrem Netz zu verbinden.
Via-Shielding hat eine andere Funktion: In HF-Designs wird es eingesetzt, um Übersprechen und elektromagnetische Störungen in einer Leiterbahn zu reduzieren, die ein HF-Signal führt. Ein Via-Schild, auch als Via-Zaun oder Picket Fence bezeichnet, wird erzeugt, indem eine oder mehrere Reihen von Vias entlang des Signalverlaufs platziert werden. In Altium Designer wird dies als Via-Shielding bezeichnet.
Altium Designer unterstützt sowohl Via-Stitching als auch Via-Shielding. Da der Vorgang zum Hinzufügen von Stitching- oder Shielding-Vias ähnlich ist, behandelt diese Seite beide Themen.
Via-Stitching wird als Nachbearbeitung ausgeführt, wobei freie Kupferbereiche mit Stitching-Vias gefüllt werden. Damit Via-Stitching möglich ist, müssen sich überlappende Kupferbereiche auf verschiedenen Lagen befinden, die mit dem angegebenen Netz verbunden sind. Unterstützte Kupferbereiche sind: Fills , Solid Regions , Polygons und Power Planes .
Um einem Netz Stitching-Vias hinzuzufügen, wählen Sie den Befehl Tools » Via Stitching/Shielding » Add Stitching to Net aus den Menüs. Das Dialogfenster Add Stitching to Net wird geöffnet, in dem Net , Stitching Parameters und Via Style festgelegt werden. Wenn auf die Schaltfläche OK geklickt wird, identifiziert der Stitching-Algorithmus alle Fills, Solid Regions, Polygone und Power Planes, die mit dem ausgewählten Netz verbunden sind, und versucht, diese mithilfe des angegebenen Via- und Stitching-Musters durch die Leiterplatte zu verbinden.
Add Stitching to Net konfiguriert, vorhandene Via-Sätze werden anschließend im Dialog Via Stitching ( oder im Bereich Properties ( bearbeitet. Die Felder für alle drei werden unten beschrieben.
Stitching Parameters
Die Stitching-Parameter steuern, wo die Stitching-Vias platziert werden.
Stitching-Parameter (
Constrain Area Wenn aktiviert, wird Via-Stitching auf einen benutzerdefinierten Bereich der Leiterplatte beschränkt. Sobald die Option aktiviert ist, wechseln Sie in den Arbeitsbereich, um den Bereich zu definieren. Wenn die Bereichsdefinition abgeschlossen ist und Sie mit der rechten Maustaste klicken, kehren Sie zum Dialog zurück, um die Konfiguration der Stitching-Vias abzuschließen. Der Bereich wird auf dieselbe Weise definiert wie andere polygonale Objekte im PCB-Editor, indem Kanten gesetzt werden, um die Begrenzung des Stitching-Bereichs festzulegen. Erfahren Sie mehr über den Prozess zum Definieren eines Bereichs auf der Leiterplatte.
Edit Area Diese Schaltfläche wird nur verwendet, wenn Sie den Bereich, auf den die Stitching-Vias beschränkt wurden, neu definieren müssen, den anfänglichen Stitching-Prozess und das Schließen des Dialogs jedoch noch nicht abgeschlossen haben. Vorhandene Stitching-Bereiche können interaktiv bearbeitet werden; weitere Informationen finden Sie im Abschnitt Ändern des Via-Stitching-Bereichs auf dieser Seite.
Offset X- und Y-Versatzabstand des ersten Stitching-Vias von der linken unteren Ecke der Leiterplatte / des Begrenzungsbereichs.
Grid Der Abstand zwischen den Mittelpunkten benachbarter Stitching-Vias. Der minimale Rasterwert ist der Durchmesser des Stitching-Vias. Stitching-Vias werden nicht unter Verletzung geltender Design Rules platziert; würde eine potenzielle Via-Position zu einer Verletzung führen, wird diese Position übersprungen.
Stagger alternate rows Abwechselnde Reihen von Shielding-Vias werden um die Hälfte des Werts Grid versetzt.
Same Net Clearances
Es gibt zwei Möglichkeiten, den Abstand zwischen den Stitching-Vias und anderen Vias sowie Pads im selben Netz zu steuern: Entweder wird die anwendbare Clearance-Design-Rule verwendet, oder der hier angegebene Default Via/Pad Clearance wird verwendet. Wenn eine anwendbare Rule erkannt wird, werden die Rule-Einstellungen mit den Einstellungen im Dialog Add Stitching to Net verglichen, und die strengeren davon werden verwendet.
Abstände im selben Netz (
Create new clearance rule Add Stitching to Net dlg)Klicken Sie hier, um eine neue Clearance-Design-Rule zu erstellen, die den Abstand zwischen den Stitching-Vias und anderen Vias sowie Pads im selben Netz definiert. Diese Rule-Einstellung wird verwendet, um sicherzustellen, dass eine potenzielle Stitching-Position gültig ist. Wenn auf die Schaltfläche geklickt wird, öffnet sich der Dialog Edit PCB Rule - Clearance Rule , in dem die Rule-Beschränkungen festgelegt werden. Beachten Sie, dass die Rule benannt und so eingegrenzt wird, dass sie auf das im Dialog Add Stitching to Net ausgewählte Netz abzielt.
Edit clearance rule Add Stitching to Net dlg)Wenn bereits eine anwendbare Clearance-Design-Rule vorhanden ist, wird diese Schaltfläche anstelle der Schaltfläche Create new clearance rule angezeigt. Klicken Sie hier, um die Rule-Einstellungen zu ändern.
Default Via/Pad Clearance Stitching-Vias werden nur an potenziellen Stitching-Positionen platziert, wenn dieser Abstand vorhanden ist. Da potenzielle Stitching-Positionen durch das Stitching-Raster bestimmt werden, ist es wahrscheinlich, dass sie weiter voneinander entfernt liegen als diese Einstellung.
Min Boundary Clearance Stitching-Vias werden nur an potenziellen Stitching-Positionen platziert, wenn dieser Abstand zur Kante von Polygon-/Fill-/Plane-Bereichen vorhanden ist.
Der Abstand von einem Stitching-Via zu Objekten in anderen Netzen wird durch die anwendbare Clearance-Design-Rule gesteuert. Ein Stitching-Via wird nicht an einer potenziellen Stitching-Position platziert, wenn dadurch die anwendbare Design-Rule verletzt würde.
Via Style
Die Eigenschaften der Stitching-Vias werden im Bereich Via Style des Dialogs angezeigt. Diese Eigenschaften können festgelegt werden durch:
neue Einstellungen, die Sie im Dialog eingeben, oder
basierend auf den Einstellungen einer ausgewählten Via Template , oder
basierend auf den Einstellungen, die in der anwendbaren Routing Via Style design rule definiert sind, wenn Sie einen neuen Satz Stitching-Vias platzieren.
Via-Stil (
Diameters Der PCB-Editor unterstützt 3 Arten von Via-Durchmessern in der X-Y-Ebene: Simple , Top-Middle-Bottom oder Full Stack . Klicken Sie, um die für die Stitching-Vias erforderliche Via-Struktur auszuwählen. Erfahren Sie mehr über den Via Stack .
Hole Size Gibt den Wert für die Bohrungsgröße der Stitching-Vias an.
Tolerance Das Festlegen von Bohrungstoleranzattributen kann helfen, die Passungen und Grenzwerte Ihrer Leiterplatte zu bestimmen. Geben Sie die minimale (-) und maximale (+) Bohrungstoleranz für die Stitching-Vias an.
Diameter Der Durchmesser der Stitching-Vias in der X-Y-Ebene.
Thermal Relief Via Stitching dlg & Properties panel)Aktivieren Sie das Kontrollkästchen, um lokale Einstellungen für den Polygonverbindungsstil für alle Vias im Satz zu definieren, und klicken Sie dann auf das verknüpfte Schlüsselwort, um die Einstellungen im Dialog Edit Polygon Connect Style ( zu konfigurieren. Zusätzlich zum Anwenden der Einstellungen im Dialog/Bereich müssen Sie auch alle betroffenen Polygone neu gießen, bei denen die Vias eine Verbindung im Relief-Stil verwenden.
Load Values from Routing Via Style Rule Add Stitching to Net dlg)Wenn Sie auf diese Schaltfläche klicken, werden die Eigenschaften des Vias aus der anwendbaren Routing Via Style Rule hier im Dialog Add Stitching to Net übernommen. Erfahren Sie mehr über die Routing Via Style design rule .
Via Template Wenn Sie eine Via-Vorlage aus dieser Dropdown-Liste auswählen, werden die Eigenschaften dieser Vorlagen-Via hier im Dialog Add Stitching to Net übernommen. Wenn eine Vorlage ausgewählt ist, zeigt das Feld Library die Bibliothek an, mit der die Via-Vorlage verknüpft ist, und enthält die Option, Unlink die Vorlage aus dieser Bibliothek. Erfahren Sie mehr über Working with Pad Via Templates .
Properties – Net Das Netz, mit dem die Stitching-Vias verbunden werden sollen. Der Stil der Via-Verbindung (Relief oder direkt) wird durch das Objekt bestimmt, mit dem das Via verbunden ist, sowie durch die anwendbaren Design Rules. Mehr dazu im Abschnitt Hinweise .
Properties – Drill Pair / Via Type Die Start- und Endlagen, die die Stitching-Vias in der Z-Ebene durchlaufen, können nach Bedarf konfiguriert werden (diese Spanne wird als drill pair bezeichnet). Die zulässige Z-Ebenen-Spanne von Vias wird auf der Registerkarte Via Types von Layer Stack Manager ( konfiguriert; nur dort definierte Spannen erscheinen in der Dropdown-Liste Drill Pair. Klicken Sie auf die Schaltfläche Via Types , um Layer Stack Manager zu öffnen, wo Sie die für den aktiven Layer Stack verfügbaren Via-Typen konfigurieren können. Erfahren Sie mehr über Via Types .
Properties – Locked Add Stitching to Net dlg)Wenn aktiviert, ist bei allen Vias in diesem Satz von Stitching-Vias das Attribut Locked aktiviert.
Solder Mask Expansion Die Lötstoppmaskenerweiterung (oder das Tenting) kann entweder basieren auf: der anwendbaren Solder Mask Design Rule oder dem hier im Dialog angegebenen Erweiterungswert (der durch tenting the via überschrieben werden kann). Die von Ihnen gewählte Option wird auf alle Vias in diesem Satz von Stitching-Vias angewendet.
Wählen Sie zuerst das Net aus, das für das Stitching verwendet werden soll, da dies das Verhalten anderer Optionen beeinflusst, z. B. beim Klicken auf die Schaltfläche Load values from Routing Via Style Rule . Wenn das Netz bereits im Arbeitsbereich ausgewählt ist, wird dieses Netz beim Öffnen des Dialogs Add Stitching to Net automatisch gewählt.
Shielding-Vias werden durch VSn : V ia-S titching identifiziert, wobei der numerische Wert n angibt, dass dieses Via zur selben Via-Stitching-Union gehört wie andere Vias mit derselben numerischen Kennung.
Der Verbindungsstil des Vias (Thermal Relief oder direkt) wird wie folgt festgelegt: durch die entsprechende Design-Constraint Polygon Connect Style für Polygone, die entsprechende Design-Constraint Plane Connect Style für Power-Planes sowie durch direkte Verbindungen für Solid Regions und Fills.
Sobald das Stitching abgeschlossen ist, müssen Sie alle betroffenen Polygone erneut gießen, bei denen die Vias einen Relief-Verbindungsstil verwenden.
Jeder Satz von Stitching-Vias wird zu einer Union hinzugefügt. Stellen Sie das PCB -Panel auf den Modus Unions , um diese Unions zu untersuchen ( ).
Um einen Satz von Stitching-Vias zu bearbeiten, doppelklicken Sie auf ein beliebiges Via im Satz, um den Dialog Via Stitching zu öffnen, oder das Properties -Panel, falls dieses so konfiguriert ist, dass es sich per Doppelklick öffnet ( ). Alternativ ziehen Sie ein Auswahlrechteck von links nach rechts, das ein oder mehrere Stitching-Vias umfasst, und bearbeiten dann die Einstellungen im Properties -Panel.
Tools » Via Stitching » Remove Via Stitching Group ausführen und dann auf ein beliebiges Via in der Gruppe klicken.
Der Via-Stitching-Algorithmus behandelt Polygone, Fills, Solid Regions und Power-Planes wie folgt:
Polygone, Regions und Fills, die sich auf demselben Netz befinden, werden überall dort gestitcht, wo sie sich auf unterschiedlichen Lagen überlappen. Wenn sich in diesem Bereich Polygone, Regions oder Fills anderer Netze überlappen (auf einer anderen Lage), wird in diesem Bereich kein Stitching angewendet. Überlappende Plane-Regions anderer Netze werden durchlaufen.
Überlappende Plane-Regions auf dem Zielnetz werden immer gestitcht, unabhängig davon, ob Plane-Regions anderer Netze vorhanden sind, die auf einer anderen Lage angeschlossen sind. Regel 1 oben gilt, wenn sich in derselben Region Polygone, Regions oder Fills überlappen.
To summarize these two rules - auf anderen Lagen werden Plane-Lagen anderer Netze immer von Stitching-Vias durchstoßen, Polygone, Regions oder Fills anderer Netze jedoch nicht. Wenn das Design Polygone anderer Netze innerhalb eines Bereichs enthält, der Stitching-Vias erfordert, legen Sie diese(s) Polygon(e) vorübergehend auf Eis, definieren Sie die Stitching-Vias und heben Sie das Aussetzen anschließend wieder auf und gießen Sie die Polygone erneut. Erfahren Sie mehr über das Aussetzen und erneute Gießen von Polygonen .
Der Satz von Vias in jedem eindeutigen Via-Stitching-Bereich wird zu einer Union zusammengefasst. Die gesamte Union kann verschoben und der Bereich kann auch in der Größe geändert werden.
Ziehen Sie ein Auswahlfenster von links nach rechts auf, um einen Stitching-Bereich auszuwählen, und verschieben oder skalieren Sie ihn dann, indem Sie die Maus so positionieren, dass der richtige Cursor angezeigt wird.
Modifying the Via Stitching Area
Ziehen Sie ein Auswahlrechteck von links nach rechts auf, sodass es eines oder mehrere der Stitching-Vias umfasst. Die Begrenzung des ausgewählten Stitching-Bereichs wird angezeigt, wie in der obigen Animation dargestellt.
Um eine ausgewählte Stitching-Union zu verschieben: Positionieren Sie den Cursor innerhalb des Bereichs. Wenn der Verschiebe-Cursor
Um die Größe der ausgewählten Stitching-Union durch Verschieben einer Kante zu ändern: Positionieren Sie den Cursor über der Kante. Wenn der Kantenverschiebe-Cursor
Um die Größe der ausgewählten Stitching-Union durch Verschieben eines Eckpunkts zu ändern: Positionieren Sie den Cursor über der Kante. Wenn der Eckpunkt-Verschiebe-Cursor
Nachdem Sie die Maustaste losgelassen haben, werden Sie aufgefordert, Re-generate via stitching? . Klicken Sie auf Yes , um das Via-Stitching an der neuen Position /Form zu aktualisieren, oder klicken Sie auf No , wenn Sie die Bearbeitung der Form noch nicht abgeschlossen haben.
Via-Shielding wird verwendet, um ein Netz von potenziellen Störungen oder Kopplungen durch benachbarte Signale zu isolieren. Die Shielding-Vias müssen entsprechend der höchsten Frequenz angeordnet werden, gegen die geschützt werden soll. Ein korrektes Design der Abschirmung ist entscheidend; ein schlecht ausgelegter Zaun kann tatsächlich zu EMI-Problemen beitragen, wenn der Abstand der Resonanzfrequenz eines benachbarten Signals entspricht. Dies wird im Abschnitt Hinweise zum Via-Shielding näher erläutert.
Um einen Via-Schirm um ein geroutetes Netz zu platzieren, wählen Sie den Befehl Tools » Via Stitching/Shielding » Add Shielding to Net aus den Menüs. Daraufhin wird der Dialog Add Shielding to Net angezeigt, in dem Sie die Net to Shield und weitere Shielding Parameters , das Referenz-Net sowie das Via Style nach Bedarf konfigurieren. Die Vias werden entlang beider Seiten der ausgewählten Netze platziert, überall dort, wo ein Via platziert werden kann, das den geltenden Designregeln entspricht.
Add Shielding to Net konfiguriert, vorhandene Via-Sätze werden anschließend im Dialog Via Shielding ( oder im Properties -Panel ( bearbeitet. Die Felder für alle drei werden unten beschrieben.
Shielding Parameters
Die Shielding-Parameter steuern die abzuschirmenden Netze und das Platzierungsmuster der Shielding-Vias.
Via Style
Die Eigenschaften der Shielding-Vias werden im Bereich Via Style des Dialogs angezeigt. Diese Eigenschaften können wie folgt definiert werden:
Durch neue Einstellungen, die Sie in den Dialog eingeben, oder
basierend auf den Einstellungen eines ausgewählten Via Template , oder
basierend auf den im geltenden Routing Via Style design rule definierten Einstellungen, wenn Sie einen neuen Satz von Shielding-Vias platzieren.
Via Style (
Diameters Der PCB-Editor unterstützt 3 Typen von Via-Durchmessern in der X-Y-Ebene: Simple , Top-Middle-Bottom oder Full Stack . Klicken Sie, um die für die Shielding-Vias erforderliche Via-Struktur auszuwählen. Erfahren Sie mehr über den Via Stack .
Hole Size Gibt den Wert für die Lochgröße der Shielding-Vias an.
Tolerance Das Festlegen von Lochtoleranzattributen kann helfen, Passungen und Grenzwerte Ihrer Leiterplatte zu bestimmen. Geben Sie die minimale (-) und maximale (+) Lochtoleranz für die Shielding-Vias an.
Diameter Der Durchmesser der Shielding-Vias in der X-Y-Ebene.
Thermal Relief Via Shielding dlg & Properties panel)Aktivieren Sie das Kontrollkästchen, um lokale Einstellungen für den Polygon-Verbindungsstil für alle Vias im Satz zu definieren, und klicken Sie dann auf das verknüpfte Schlüsselwort, um die Einstellungen im Dialog Edit Polygon Connect Style zu konfigurieren ( Zusätzlich zum Anwenden der Einstellungen im Dialog/Panel müssen Sie auch alle betroffenen Polygone erneut gießen, bei denen die Vias einen Relief-Verbindungsstil verwenden.
Load Values from Routing Via Style Rule Add Shielding to Net dlg)Wenn Sie auf diese Schaltfläche klicken, werden die Eigenschaften des Vias aus der geltenden Routing Via Style-Regel hier im Dialog Add Shielding to Net übernommen. Erfahren Sie mehr über die Designregel Routing Via Style .
Via Template Wenn Sie aus dieser Dropdown-Liste eine Via-Vorlage auswählen, werden die Eigenschaften dieser Vorlagen-Via hier im Dialog Add Shielding to Net angewendet. Wenn eine Vorlage ausgewählt ist, zeigt das Feld Library die Bibliothek an, mit der die Via-Vorlage verknüpft ist, und enthält die Option, die Vorlage aus dieser Bibliothek zu Unlink . Weitere Informationen finden Sie unter Arbeiten mit Pad- und Via-Vorlagen .
Properties – Net Das Netz, mit dem die Abschirm-Vias verbunden werden sollen. Der Stil der Via-Verbindung (Thermal Relief oder direkt) wird durch das Objekt bestimmt, mit dem die Via verbunden ist, sowie durch die geltenden Designregeln. Mehr dazu im Abschnitt Hinweise .
Properties – Drill Pair / Via Type Die Start- und Endlagen, über die sich die Abschirm-Vias in der Z-Ebene erstrecken, können nach Bedarf konfiguriert werden (diese Ausdehnung wird als drill pair bezeichnet). Die zulässige Z-Ebenen-Ausdehnung von Vias wird auf der Registerkarte Via Types des Dialogs Layer Stack Manager ( konfiguriert; nur dort definierte Ausdehnungen erscheinen in der Dropdown-Liste Drill Pair. Klicken Sie auf die Schaltfläche Via Types , um Layer Stack Manager zu öffnen. Dort können Sie die für den aktiven Lagenaufbau verfügbaren Via-Typen konfigurieren. Weitere Informationen finden Sie unter Via-Typen .
Properties – Locked Add Shielding to Net )Wenn diese Option aktiviert ist, ist bei allen Vias in diesem Satz von Abschirm-Vias das Attribut „Gesperrt“ aktiviert.
Solder Mask Expansion Die Lötstoppmaskenerweiterung (oder das Tenting) kann entweder auf der geltenden Designregel Solder Mask basieren oder auf dem hier im Dialog angegebenen Erweiterungswert (der durch Abdecken der Via überschrieben werden kann). Die von Ihnen gewählte Option wird auf alle Vias in diesem Satz von Abschirm-Vias angewendet.
Wählen Sie zuerst das abzuschirmende Net aus, da dies das Verhalten anderer Optionen beeinflusst, z. B. beim Klicken auf die Schaltfläche Load values from Routing Via Style Rule . Wenn das Netz im Designbereich bereits ausgewählt ist, wird dieses Netz beim Öffnen des Dialogs Add Shielding to Net automatisch gewählt.
Abschirm-Vias werden durch VSHn identifiziert: V ia SH ielding, wobei der numerische Wert n diese Via als zu derselben Via-Abschirmungsunion gehörig kennzeichnet wie andere Vias mit derselben numerischen Kennung.
Der Stil der Via-Verbindung (Thermal Relief oder direkt) wird festgelegt durch die geltende Designvorgabe Polygon Connect Style für Polygone und die geltende Designvorgabe Plane Connect Style für Versorgungsebenen.
Nachdem das Stitching abgeschlossen ist, müssen Sie alle betroffenen Polygone erneut gießen, für die eine geltende Designregel „Polygon Connect Style“ einen Relief-Verbindungsstil vorgibt.
Jeder Satz von Abschirm-Vias wird zu einer Union hinzugefügt ; setzen Sie das Bedienfeld PCB auf den Modus Unions , um diese Unionen zu untersuchen ( ).
Um einen Satz von Abschirm-Vias zu bearbeiten, doppelklicken Sie auf eine beliebige Via im Satz, um den Dialog Via Shielding zu öffnen, oder das Bedienfeld Properties , wenn dieses so konfiguriert ist, dass es sich bei Doppelklick öffnet ( ). Alternativ ziehen Sie ein Auswahlrechteck von links nach rechts auf, das eine oder mehrere Abschirm-Vias umfasst, und bearbeiten dann die Einstellungen im Bedienfeld Properties .
Tools » Via Stitching/Shielding » Remove Via Shielding Group ausführen und dann auf eine beliebige Via in der Gruppe klicken.
Sie können eine partielle Netzabschirmung oder eine Abschirmung mehrerer Netze durchführen:
Wenn Sie nicht das gesamte Netz abschirmen möchten, wählen Sie zuerst die gewünschten Leiterbahnsegmente aus und schirmen Sie dann mit aktivierter Option Selected Objects ab.
Um mehrere benachbarte Netze abzuschirmen, wählen Sie die Netze im Designbereich aus und schirmen Sie dann mit aktivierter Option Selected Objects ab.
Beachten Sie, dass ein differentielles Paar mit der Mehrfachnetz-Selected Objects Technik abgeschirmt werden kann oder indem Sie eines der Netze des differentiellen Paars in der Dropdown-Liste Net to Shield auswählen.
Verwenden Sie die Option Add shielding copper , um ein Polygon hinzuzufügen, das die Abschirm-Vias umschließt; schließen Sie die Option Add clearance cutout ein, um das Polygon so zurückzuschneiden, dass es die Vias gerade umschließt. Lesen Sie unten das Thema Abschirmkupfer zusammen mit den Abschirm-Vias einbeziehen , um mehr über diese Optionen zu erfahren.
Die Größe und Positionierung der Abschirm-Vias ist keine exakte Wissenschaft, es gibt jedoch Richtlinien, die auf empirischen Tests basieren.
„Stitching mit nicht mehr als λ/20, wobei die Stub-Längen nicht länger als dieser Wert sein sollten. Dies ist tatsächlich eine sehr gute Regel für das Stitching jeder Massefüllung mit der Masseebene in einem Multilayer-Design. λ ist die Wellenlänge der höchsten signifikanten Frequenz des Designs (nehmen Sie 1 GHz an, wenn diese nicht bekannt ist), wobei:
f = C / λ
Hinweis: C (Lichtgeschwindigkeit) beträgt für EM-Strahlung, die sich durch ein FR4-Dielektrikum einer Leiterplatte ausbreitet, ungefähr 60 % der Freiraumgeschwindigkeit.“
Wie in der unten referenzierten Forendiskussion (5) erwähnt, sollte bei einer Leiterplatte mit integrierter Antenne „der Abstand zwischen den Vias höchstens 1/4 Ihrer Resonanzwellenlänge betragen“.
Die Forendiskussion verweist außerdem auf eine technische Notiz(6) , in der es heißt, dass „die gängige Faustregel lautet, Stitch-Vias nicht weiter als λ λ
Neben dem Hinzufügen von Abschirm-Vias entlang jeder Seite des Routings können Sie auch Abschirmkupfer einbeziehen, wie in den folgenden Bildern gezeigt. Aktivieren Sie dazu die Option Add shielding copper im Dialog Via Shielding . Dieses Kupfer wird als Polygon erzeugt und befolgt daher die geltenden Designregeln Clearance und Polygon Connect Style .
Die Option Add shielding copper fügt ein Polygon hinzu, das die Abschirm-Vias umschließt. Die vom abgeschirmten Netz abgewandte Polygonkante berührt die Kante der Vias. Die dem abgeschirmten Netz benachbarte Polygonkante wird gemäß der geltenden Designregel Clearance vom Netz zurückgesetzt. Wenn zusätzlich die Option Add clearance cutout aktiviert ist, wird das Polygon stattdessen gemäß der Einstellung Distance im Dialog Add Shielding to Net vom abgeschirmten Netz zurückgesetzt. Bewegen Sie den Cursor über das folgende Bild, um den Unterschied zu sehen.
Um die Arbeit mit einem Array aus Stitching-/Abschirm-Vias zu vereinfachen, werden beide Arten automatisch zu einer Union zusammengefasst. Unionen werden über das PCB-Bedienfeld verwaltet.
Auswahl über das PCB-Bedienfeld
Um das Array auszuwählen, schalten Sie das Bedienfeld PCB in den Modus Unions und wählen Sie die gewünschte Via Stitching - oder Via Shielding -Union aus. Alle Vias, die Teil dieses Arrays sind, werden ausgewählt, wenn das Kontrollkästchen Select im Bedienfeld aktiviert ist (wie im Bild unten gezeigt). Alternativ können Sie auf eine beliebige Via im Array doppelklicken, um das Bedienfeld Properties zu öffnen und das Array zu bearbeiten.
Verwenden Sie das Bedienfeld PCB im Modus Unions , um alle Vias in einem Stitching- oder Abschirm-Array auszuwählen. In diesem Bild sind alle vier Via-Abschirmungsunionen ausgewählt.
Auswahlverhalten:
Eine einzelne Stitching-/Abschirm-Via kann ausgewählt und gelöscht werden.
Wenn die Option Popup Selection Dialog im Dialog Preferences ( ) aktiviert ist, wird beim Klicken auf eine einzelne Via, die zu einer Union gehört, eine Liste angezeigt, die auch die Union enthält, wie im obigen Bild gezeigt. Wenn eine Union ausgewählt wird, kann diese Via-Union im Arbeitsbereich gelöscht oder im Bedienfeld Properties bearbeitet werden.
Wenn der Dialog Popup Selection nicht aktiviert ist, verhält sich das Klicken auf eine einzelne Via, die zu einer Union gehört, folgendermaßen:
Der erste Klick wählt die einzelne Via aus.
Der zweite und die folgenden Klicks wählen das nächste Objekt in der Auswahlreihenfolge aus, die bei überlappenden Objekten verwendet wird: zum Beispiel Komponente, Polygon, Via-Union (wenn sich diese Objekte unter dem Cursor befinden).
Alternativ können Sie, nachdem der erste Klick die einzelne Via ausgewählt hat, die Tastenkombination Shift+Tab Select Overlapping aufzurufen. Drücken Sie weiterhin Shift+Tab
Eine Stitching-Union, die auf einen Bereich beschränkt ist, kann ausgewählt werden, indem Sie ein Auswahlfenster um eine beliebige Via in der Union ziehen (von links nach rechts), wie in der Animation im Abschnitt Ändern eines benutzerdefinierten Via-Stitching-Bereichs auf dieser Seite gezeigt.
Die Eigenschaften eines Stitching- oder Abschirm-Via-Satzes können bearbeitet werden, sobald dieser ausgewählt wurde, im Modus Via Stitching oder Via Shielding des Bedienfelds Properties . Doppelklicken Sie auf eine beliebige Via im Satz, um das Bedienfeld zu öffnen.
Ein Beispiel für eine Bearbeitung von Stitching-Vias im Bedienfeld Properties .
Nachdem Sie eine Eigenschaft im Bereich bearbeitet und auf der Tastatur Enter Changes pending und die Schaltflächen oben im Bereich angezeigt – klicken Sie auf Apply , um den Bearbeitungsvorgang abzuschließen.
Informationen zu allen Aspekten des PCB-Designs finden Sie auf der Website Printed Circuit Design and Fab Magazine . Die Website ist eine ausgezeichnete Ressource für technische Themen, beispielsweise zur Rolle eines „via fence“ (einschließlich der Anführungszeichen, um die Qualität der Suchergebnisse zu verbessern).
Wikipedia-Artikel, Via Fence
Studien zur Via-Kopplung auf mehrlagigen Leiterplatten
Ein Beitrag, der die grundlegenden Prinzipien der Ausbreitung elektromagnetischer Wellen innerhalb einer PCB-Struktur erläutert – Bewährte Verfahren im Leiterplattendesign
Ein Diskussionsforum, in dem die Frage Via fences for noise reduction of a chip antenna?
PCB-Design- und Layout-Techniken für kostengünstigste EMC-Konformität und Signalintegrität : M K Armstrong. EMC Standards, August 1999.
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