비아 스티칭(via stitching)은 서로 다른 레이어에 있는 더 큰 구리 영역을 서로 묶어 보드 구조를 관통하는 강력한 수직 연결을 만드는 기법으로, 낮은 임피던스를 유지하고 리턴 루프를 짧게 하는 데 도움이 됩니다. 비아 스티칭은 또한 그렇지 않으면 고립될 수 있는 구리 영역을 해당 넷(net)에 다시 연결하는 데에도 사용할 수 있습니다.
비아 실딩(via shielding)은 다른 기능을 합니다. RF 설계에서는 RF 신호를 전달하는 라우트에서 크로스토크와 전자기 간섭(EMI)을 줄이는 데 사용됩니다. 비아 실드(via shield)는 비아 펜스(via fence) 또는 피켓 펜스(picket fence)라고도 하며, 신호 라우트 경로 옆에 하나 이상의 비아 행(row)을 배치하여 만듭니다. Altium Designer에서는 이를 via shielding이라고 부릅니다.
Altium Designer는 비아 스티칭과 비아 실딩을 모두 지원합니다. 스티칭 비아 또는 실딩 비아를 추가하는 과정이 유사하므로, 이 페이지에서는 두 주제를 모두 다룹니다.
비아 스티칭은 후처리(post-process)로 실행되며, 구리의 빈 영역을 스티칭 비아로 채웁니다. 비아 스티칭이 가능하려면 서로 다른 레이어에, 지정된 넷에 연결된 구리 영역이 서로 겹쳐(overlap) 있어야 합니다. 지원되는 구리 영역에는 Fills , Solid Regions , Polygons 및 Power Planes 가 포함됩니다.
넷에 스티칭 비아를 추가하려면 메뉴에서 Tools » Via Stitching/Shielding » Add Stitching to Net 명령을 선택합니다. Add Stitching to Net 대화상자가 열리며, 여기서 Net , Stitching Parameters 및 Via Style 을(를) 지정합니다. OK 버튼을 클릭하면 스티칭 알고리즘이 선택된 넷에 연결된 모든 fill, solid region, polygon, power plane을 식별하고, 지정된 비아 및 스티칭 패턴을 사용해 보드를 관통하여 이들을 연결하려고 시도합니다.
Add Stitching to Net 대화상자에서 구성하며, 기존 비아 세트는 Via Stitching 대화상자( 또는 Properties 패널( 에서 편집합니다. 이 세 가지 모두의 필드는 아래에 설명되어 있습니다.
Stitching Parameters
Stitching Parameters는 스티칭 비아가 배치되는 위치를 제어합니다.
Same Net Clearances
스티칭 비아와 동일 넷의 다른 비아/패드 사이 클리어런스를 제어하는 방법은 두 가지입니다. 적용 가능한 Clearance 설계 규칙을 사용하거나, 여기에서 지정한 Default Via/Pad Clearance 값을 사용합니다. 적용 가능한 규칙이 감지되면 규칙 설정을 Add Stitching to Net 대화상자 설정과 비교하여 더 엄격한(더 타이트한) 값이 사용됩니다.
Same Net Clearances (
Create new clearance rule Add Stitching to Net dlg)클릭하면 스티칭 비아와 동일 넷의 다른 비아/패드 사이의 클리어런스를 정의하도록 구성된 새 Clearance 설계 규칙을 생성합니다. 이 규칙 설정은 잠재적 스티칭 위치가 유효한지 확인하는 데 사용됩니다. 버튼을 클릭하면 Edit PCB Rule - Clearance Rule 대화상자가 열리고, 여기서 규칙 제약 조건을 설정합니다. 이 규칙은 Add Stitching to Net 대화상자에서 선택한 넷을 대상으로 이름이 지정되고 스코프가 설정된다는 점에 유의하세요.
Edit clearance rule Add Stitching to Net dlg)적용 가능한 클리어런스 설계 규칙이 이미 존재하는 경우, 이 버튼은 Create new clearance rule 버튼 대신 표시됩니다. 클릭하여 규칙 설정을 변경합니다.
Default Via/Pad Clearance 스티칭 비아는 이만큼의 클리어런스가 존재하는 잠재적 스티칭 위치에만 배치됩니다. 잠재적 스티칭 위치는 스티칭 그리드에 의해 결정되므로, 실제로는 이 설정값보다 더 멀리 떨어져 있을 가능성이 큽니다.
Min Boundary Clearance 스티칭 비아는 Polygon/Fill/Plane 영역의 가장자리까지 이만큼의 클리어런스가 존재하는 잠재적 스티칭 위치에만 배치됩니다.
스티칭 비아와 다른 넷의 객체 간 클리어런스는 적용 가능한 클리어런스 설계 규칙에 의해 제어됩니다. 적용 가능한 설계 규칙을 위반하게 되는 잠재적 스티칭 위치에는 스티칭 비아가 배치되지 않습니다.
Via Style
스티칭 비아의 속성은 대화상자의 Via Style 영역에 표시됩니다. 이 속성은 다음 방식으로 정의할 수 있습니다.
대화상자에 직접 입력한 새 설정, 또는
선택한 Via Template 의 설정을 기반으로, 또는
새 스티칭 비아 세트를 배치하는 경우 적용 가능한 Routing Via Style design rule 에 정의된 설정을 기반으로.
먼저 스티칭에 사용할 Net 을(를) 선택하세요. 이는 Load values from Routing Via Style Rule 버튼 클릭과 같은 다른 옵션의 동작에 영향을 줍니다. 디자인 공간에서 이미 넷이 선택되어 있다면, Add Stitching to Net 대화상자를 열 때 해당 넷이 자동으로 선택됩니다.
실딩 비아는 VSn : V ia S titching으로 식별되며, 숫자 값 n 은 이 비아가 동일한 숫자 식별자를 가진 다른 비아들과 같은 비아 스티칭 유니온(union)에 속함을 나타냅니다.
비아 연결 방식(릴리프 또는 직접)은 다음에 의해 정의됩니다: 폴리곤의 경우 해당 Polygon Connect Style 설계 제약, 전원 플레인의 경우 해당 Plane Connect Style 설계 제약이며, 솔리드 영역과 필(solid regions and fills)은 직접 연결을 사용합니다.
스티칭이 완료되면, 비아가 릴리프 연결 방식으로 접속되는 모든 영향받은 폴리곤을 다시 포어(re-pour)해야 합니다.
각 스티칭 비아 세트는 유니온(union)에 추가됩니다. 이 유니온을 탐색하려면 PCB 패널을 Unions 모드로 설정하세요( ).
스티칭 비아 세트를 편집하려면, 세트 내 임의의 비아를 더블클릭하여 Via Stitching 대화상자를 열거나(또는 더블클릭 시 열리도록 설정되어 있다면) Properties 패널을 여세요( ). 또는 하나 이상의 스티칭 비아를 포함하도록 선택-내부(select-within) 사각형(좌→우)을 드래그한 다음, Properties 패널에서 설정을 편집할 수도 있습니다.
Tools » Via Stitching » Remove Via Stitching Group 명령을 실행한 뒤 그룹 내 임의의 비아를 클릭하여 제거할 수 있습니다.
비아 스티칭 알고리즘은 폴리곤, 필, 솔리드 영역, 전원 플레인을 다음과 같이 처리합니다:
동일한 넷에 있는 폴리곤, 영역(region), 필(fill)은 서로 다른 레이어에서 겹치는 곳마다 스티칭됩니다. 해당 영역(다른 레이어)에 다른 넷의 폴리곤/영역/필이 겹쳐 있으면 그 영역에는 스티칭이 적용되지 않습니다. 다른 넷의 플레인 영역이 겹치는 경우에는 그대로 통과(passed through)됩니다.
대상 넷에 속한 플레인 영역이 겹치는 경우에는, 다른 넷에 연결된 플레인 영역(다른 레이어)의 존재 여부와 관계없이 항상 스티칭됩니다. 단, 동일 영역에 폴리곤/영역/필이 겹쳐 있으면 위의 규칙 1이 적용됩니다.
To summarize these two rules - 다른 레이어에서, 다른 넷의 플레인 레이어는 스티칭 비아에 의해 항상 펀치 스루(punched through)되지만, 다른 넷의 폴리곤/영역/필은 그렇지 않습니다. 설계에 스티칭 비아가 필요한 영역 안에 다른 넷의 폴리곤이 포함되어 있다면, 해당 폴리곤을 임시로 셸브(shelve)한 다음 스티칭 비아를 정의하고, 이후 언셸브(un-shelve) 및 폴리곤을 다시 포어(re-pour)하세요. 폴리곤 셸빙 및 리포어에 대해 더 알아보기 .
비아 스티칭의 각 고유 영역에 있는 비아 세트는 유니온 으로 클러스터링됩니다. 유니온 전체를 이동할 수 있으며, 영역 크기도 조정할 수 있습니다.
좌→우 선택 창을 드래그하여 스티칭 영역을 선택한 다음, 마우스를 올려 올바른 커서가 표시되도록 한 후 이동 또는 크기 조정을 수행하세요.
Modifying the Via Stitching Area
하나 이상의 스티칭 비아를 포함하도록 선택-내부 사각형(좌→우)을 드래그합니다. 그러면 위 애니메이션에 표시된 것처럼 선택된 스티칭 영역의 경계가 표시됩니다.
선택된 스티칭 유니온을 이동하려면 - 커서를 영역 내부에 놓고 이동 커서
선택된 스티칭 유니온의 변(edge)을 이동하여 크기를 조정하려면 - 커서를 변 위에 놓고 변 이동 커서
선택된 스티칭 유니온의 꼭짓점(vertex)을 이동하여 크기를 조정하려면 - 커서를 꼭짓점 위에 놓고 꼭짓점 이동 커서
마우스 버튼을 놓으면 Re-generate via stitching? 을(를) 수행하라는 프롬프트가 표시됩니다. Yes 를 클릭하면 새 위치 /형상에 맞게 비아 스티칭이 업데이트되며, 형상 편집을 아직 완료하지 않았다면 No 를 클릭하세요.
비아 실딩은 인접 신호로부터의 잠재적 간섭 또는 커플링으로부터 넷을 격리하는 데 사용됩니다. 실딩 비아는 보호하려는 최고 주파수에 맞게 간격을 설정해야 합니다. 실드의 올바른 설계는 필수이며, 간격이 인접 신호의 공진 주파수에 해당하면 설계가 좋지 않은 펜스(fence)가 오히려 EMI 문제를 유발할 수도 있습니다. 이에 대해서는 비아 실딩에 대한 참고 사항 섹션에서 더 자세히 다룹니다.
라우팅된 넷 주변에 비아 실드를 배치하려면, 메뉴에서 Tools » Via Stitching/Shielding » Add Shielding to Net 명령을 선택하세요. Add Shielding to Net 대화상자가 열리며, 여기서 필요에 따라 Net to Shield 및 기타 Shielding Parameters , 기준 Net , 그리고 Via Style 을(를) 구성합니다. 비아는 선택한 넷(들)의 양쪽을 따라, 적용 가능한 설계 규칙을 준수하는 비아를 배치할 수 있는 모든 위치에 배치됩니다.
Add Shielding to Net 대화상자에서 구성하고, 기존 비아 세트는 Via Shielding 대화상자( 또는 Properties 패널( 에서 편집합니다. 이 세 가지의 필드는 아래에 설명되어 있습니다.
Shielding Parameters
실딩 파라미터는 실딩되는 넷(들)과 실딩 비아 배치 패턴을 제어합니다.
Via Style
실딩 비아의 속성은 대화상자의 Via Style 영역에 표시됩니다. 이러한 속성은 다음에 의해 정의될 수 있습니다:
대화상자에 직접 입력한 새 설정, 또는
선택된 Via Template 의 설정을 기반으로, 또는
새 실딩 비아 세트를 배치하는 경우 적용 가능한 Routing Via Style design rule 에 정의된 설정을 기반으로.
비아 스타일 (
Diameters PCB 편집기는 X-Y 평면 비아 직경을 3가지 유형으로 지원합니다: Simple , Top-Middle-Bottom , 또는 Full Stack . 실딩 비아에 필요한 비아 구조를 클릭하여 선택하세요. Via Stack 에 대해 더 알아보세요.
Hole Size 실딩 비아의 홀 크기 값을 지정합니다.
Tolerance 홀 공차 속성을 설정하면 보드의 끼워맞춤(fit)과 한계(limit)를 결정하는 데 도움이 될 수 있습니다. 실딩 비아에 대해 최소(-) 및 최대(+) 홀 공차를 지정하세요.
Diameter X-Y 평면에서의 실딩 비아 직경입니다.
Thermal Relief Via Shielding dlg & Properties panel)체크박스를 활성화하면 세트 내 모든 비아에 대해 로컬 폴리곤 연결 스타일 설정을 정의할 수 있으며, 그런 다음 연결된 키워드를 클릭하여 Edit Polygon Connect Style 대화상자( 에서 설정을 구성합니다. 대화상자/패널의 설정을 적용하는 것 외에도, 비아가 릴리프 스타일 연결을 사용해 접속되는 모든 영향받은 폴리곤을 다시 포어해야 합니다.
Load Values from Routing Via Style Rule Add Shielding to Net dlg)이 버튼을 클릭하면, 적용 가능한 Routing Via Style 규칙의 비아 속성이 Add Shielding to Net 대화상자에 여기에 적용됩니다. Routing Via Style 설계 규칙 에 대해 더 알아보세요.
Via Template 이 드롭다운 목록에서 비아 템플릿을 선택하면, 해당 템플릿 비아의 속성이 Add Shielding to Net 대화상자에 여기에 적용됩니다. 템플릿이 선택되면 Library 필드에 비아 템플릿이 연결된 라이브러리가 표시되며, 해당 라이브러리에서 템플릿을 Unlink 할 수 있는 옵션이 포함됩니다. Pad Via Templates 사용하기 에 대해 더 알아보세요.
Properties – Net 실딩 비아가 연결될 넷입니다. 비아 연결 스타일(릴리프 또는 직접)은 비아가 연결되는 객체와 적용 가능한 설계 규칙에 의해 결정됩니다. 이에 대한 자세한 내용은 Notes 섹션 을 참고하세요.
Properties – Drill Pair / Via Type 실드 비아가 Z-평면에서 관통하는 시작/종료 레이어는 필요에 따라 구성할 수 있으며(이 관통 범위를 drill pair 라고 함), 비아의 허용 Z-평면 관통 범위는 Layer Stack Manager ( 의 Via Types 탭에서 설정합니다. 그곳에 정의된 관통 범위만 Drill Pair 드롭다운에 표시됩니다. Via Types 버튼을 클릭하면 Layer Stack Manager 가 열리며, 여기서 활성 레이어 스택에 대해 사용 가능한 비아 유형을 구성할 수 있습니다. Via Types 에 대해 자세히 알아보세요.
Properties – Locked Add Shielding to Net dlg)활성화하면, 이 실드 비아 세트에 포함된 모든 비아의 Locked 속성이 활성화됩니다.
Solder Mask Expansion 솔더 마스크 확장(또는 텐팅)은 다음 중 하나를 기준으로 할 수 있습니다. 적용 가능한 Solder Mask 설계 규칙, 또는 이 대화상자에서 지정한 확장 값(이는 tenting the via 로 재정의될 수 있음)입니다. 선택한 옵션은 이 실드 비아 세트의 모든 비아에 적용됩니다.
다른 옵션의 동작(예: Load values from Routing Via Style Rule 버튼 클릭)에 영향을 주므로, 먼저 실드할 Net 을(를) 선택하세요. 설계 공간에서 이미 해당 넷이 선택되어 있다면, Add Shielding to Net 대화상자를 열 때 그 넷이 자동으로 선택됩니다.
실드 비아는 VSHn 로 식별됩니다: V ia SH ielding이며, 숫자 값 n 는 이 비아가 동일한 숫자 식별자를 가진 다른 비아들과 같은 비아 실딩 유니온에 속함을 나타냅니다.
비아 연결 스타일(릴리프 또는 직접 연결)은 다음에 의해 정의됩니다. 폴리곤의 경우 적용 가능한 Polygon Connect Style 설계 제약, 전원 플레인의 경우 적용 가능한 Plane Connect Style 설계 제약입니다.
스티칭이 완료되면, 릴리프 연결 스타일을 지정하는 Polygon Connect Style 설계 규칙이 적용되는 영향을 받은 모든 폴리곤을 다시 포어(re-pour)해야 합니다.
각 실드 비아 세트는 유니온 에 추가됩니다. 이 유니온을 탐색하려면 PCB 패널을 Unions 모드로 설정하세요( ).
실드 비아 세트를 편집하려면, 세트 내 임의의 비아를 더블클릭하여 Via Shielding 대화상자를 열거나, 더블클릭 시 열리도록 구성된 경우 Properties 패널을 여세요( ). 또는 하나 이상의 실드 비아를 포함하도록 선택-내부 사각형(좌→우)을 드래그한 다음, Properties 패널에서 설정을 편집할 수 있습니다.
Tools » Via Stitching/Shielding » Remove Via Shielding Group 명령을 실행한 다음 그룹 내 임의의 비아를 클릭하여 제거할 수 있습니다.
부분 넷 실딩 또는 다중 넷 실딩을 수행할 수 있습니다:
전체 넷을 실드하고 싶지 않다면, 먼저 필요한 트랙 세그먼트를 선택한 다음 Selected Objects 옵션을 활성화한 상태로 실딩하세요.
인접한 여러 넷을 실드하려면, 설계 공간에서 넷들을 선택한 다음 Selected Objects 옵션을 활성화한 상태로 실딩하세요.
차동 페어는 다중-넷 Selected Objects 기법을 사용해 실드할 수도 있고, Net to Shield 드롭다운에서 차동 페어 넷 중 하나를 선택하는 방식으로도 실드할 수 있습니다.
Add shielding copper 옵션을 사용하면 실드 비아를 둘러싸는 폴리곤을 추가할 수 있으며, Add clearance cutout 옵션을 포함하면 폴리곤을 클리핑하여 비아만 딱 둘러싸도록 만들 수 있습니다. 이 옵션에 대한 자세한 내용은 아래의 Including Shielding Copper with the Shielding Vias 항목을 읽어보세요.
실드 비아의 크기와 배치는 정확한 과학이라기보다는, 경험적 테스트를 바탕으로 확립된 가이드라인이 있습니다.
"λ/20를 넘지 않도록 스티칭하고, 스텁 길이도 이보다 길지 않게 한다. 이는 다층 설계에서 어떤 그라운드 필을 그라운드 플레인에 스티칭할 때에도 매우 좋은 규칙이다. λ는 설계에서 의미 있는 최고 주파수의 파장이다(알 수 없으면 1 GHz로 가정). 여기서:
f = C / λ
NB: FR4 유전체 PCB를 통해 전자기 복사가 전파될 때 C(빛의 속도)는 자유공간 속도의 약 60% 정도가 된다."
아래에 참조된 토론 포럼 (5) 에서 언급하듯, 온보드 안테나가 있는 PCB의 경우 "비아 간 거리는 최대한 공진 파장의 1/4이어야 한다."고 합니다.
또한 포럼 토론에서는 기술 노트(6) 를 인용하며, "일반적인 경험칙은 스티치 비아를 λ λ
라우팅의 각 측면을 따라 실드 비아를 추가하는 것뿐 아니라, 아래 이미지처럼 실드 구리도 포함할 수 있습니다. 이를 위해 Via Shielding 대화상자에서 Add shielding copper 옵션을 활성화하세요. 이 구리는 폴리곤으로 생성되므로, 적용 가능한 Clearance 및 Polygon Connect Style 설계 규칙을 따릅니다.
Add shielding copper 옵션은 실드 비아를 둘러싸는 폴리곤을 추가합니다. 실드된 넷에서 멀리 있는 폴리곤 에지는 비아의 에지에 닿게 됩니다. 실드된 넷에 인접한 폴리곤 에지는 적용 가능한 Clearance 설계 규칙만큼 넷에서 물러나도록 설정됩니다. Add clearance cutout 옵션도 활성화되어 있으면, 폴리곤은 대신 Add Shielding to Net 대화상자의 Distance 설정만큼 실드된 넷에서 물러나도록 설정됩니다. 아래 이미지에 커서를 올려 차이를 확인하세요.
스티칭/실드 비아 배열을 다루는 과정을 단순화하기 위해, 두 종류 모두 자동으로 유니온으로 클러스터링됩니다. 유니온은 PCB 패널을 통해 관리합니다.
PCB 패널을 사용한 선택
배열을 선택하려면 PCB 패널을 Unions 모드로 전환하고 필요한 Via Stitching 또는 Via Shielding 유니온을 선택하세요. 패널에서 Select 체크박스가 활성화되어 있으면(아래 이미지 참조) 해당 배열에 속한 모든 비아가 선택됩니다. 또는 배열 내 임의의 비아를 더블클릭하여 Properties 패널을 열고 배열을 편집할 수 있습니다.
Unions 모드의 PCB 패널을 사용해 스티칭 또는 실드 배열의 모든 비아를 선택합니다. 이 이미지에서는 4개의 비아 실딩 유니온이 모두 선택되어 있습니다.
선택 동작:
개별 스티칭/실드 비아는 선택하여 삭제할 수 있습니다.
Preferences ( )에서 Popup Selection Dialog 옵션이 활성화되어 있으면, 유니온에 속한 개별 비아를 클릭할 때 위 이미지처럼 유니온을 포함한 목록이 표시됩니다. 유니온을 선택하면, 해당 비아 유니온을 작업 공간에서 삭제하거나 Properties 패널에서 편집할 수 있습니다.
Popup Selection 대화상자가 활성화되어 있지 않다면, 유니온에 속한 개별 비아를 클릭했을 때 다음과 같이 동작합니다:
첫 번째 클릭은 개별 비아를 선택합니다.
두 번째 및 이후 클릭은 겹쳐진 객체가 있을 때 사용되는 선택 순서에 따라 다음 객체를 선택합니다(예: 커서 아래에 컴포넌트, 폴리곤, 비아 유니온이 있는 경우).
또는 첫 클릭으로 개별 비아를 선택한 뒤, Shift+Tab Select Overlapping 명령을 호출할 수 있습니다. Shift+Tab
영역으로 제한된 스티칭 유니온은, 유니온 내 임의의 비아를 둘러싸도록 선택-내부 창을 드래그(좌→우)하여 선택할 수 있으며, 이는 이 페이지의 Modifying a User-Defined Via Stitching Area 섹션의 애니메이션에서 시연됩니다.
스티칭 또는 실드 비아 세트의 속성은 선택된 후 Properties 패널의 Via Stitching 또는 Via Shielding 모드에서 편집할 수 있습니다. 세트 내 임의의 비아를 더블클릭하여 패널을 여세요.
Properties 패널에서 스티칭 비아에 대한 편집이 수행되는 예시입니다.
패널에서 속성을 편집한 뒤 키보드에서 Enter Changes pending 메시지와 버튼이 나타납니다. 편집 작업을 완료하려면 Apply 를 클릭하세요.
PCB 설계의 모든 측면에 대한 정보는 Printed Circuit Design and Fab Magazine 웹사이트를 참고하세요. 이 사이트는 "via fence"의 역할과 같은 기술 주제에 대한 훌륭한 자료입니다(검색 결과 품질을 높이려면 따옴표를 포함하세요).
Wikipedia 문서, Via Fence
다층 인쇄회로기판에서의 비아 커플링에 관한 연구
PCB 구조 내 전자기파 전파의 기본 원리를 소개하는 논문 - Best practice in circuit board design
질문 Via fences for noise reduction of a chip antenna?
최저 비용으로 EMC 규정을 준수하고 신호 무결성을 확보하기 위한 PCB 설계 및 레이아웃 기법 : M K Armstrong. EMC Standards, 1999년 8월.
AI-localized