High Speed Design

Projektowanie wysokich prędkości w Altium Designer

Projektowanie szybkich płytek drukowanych to proces równoważenia wymagań projektu układu, technologii elementów oraz materiałów i metod wytwarzania, aby dostarczyć PCB, która potrafi przesyłać sygnały pomiędzy komponentami z zachowaniem integralności sygnału.

Elementy do rozważenia

Proces prowadzenia ścieżek na płytce z sygnałami wysokich prędkości wymaga zarządzania:

• Elementami terminującymi, które mogą być wymagane

• Zdefiniowaniem sygnałów, do których należy zastosować reguły projektowe dla high-speed

• Wymiarami mechanicznymi tras — dla prowadzenia o kontrolowanej impedancji

• Właściwościami i wymiarami materiałów płytki

• Liczbą i układem warstw w stosie warstw

• Ścieżką powrotną każdego sygnału wysokiej prędkości

• Wpływem przelotek i ich konfiguracją

• Konfiguracją i prowadzeniem par różnicowych

• Konfigurowaniem i kontrolą długości tras

Analizą integralności sygnału przed i po wykonaniu layoutu

Na wczesnym etapie procesu projektowego ważne jest zidentyfikowanie sygnałów, które mogą wymagać dopasowania impedancji tak, aby można było uwzględnić dodatkowe elementy terminujące, zanim zakończy się rozmieszczanie komponentów. Ponieważ piny wyjściowe mają zwykle niską impedancję, a piny wejściowe zwykle wysoką, do projektu mogą być potrzebne elementy terminujące, aby uzyskać dopasowanie impedancji.

Altium Designer zawiera symulator integralności sygnału, do którego można uzyskać dostęp zarówno podczas tworzenia schematu, jak i w fazie layoutu PCB, co umożliwia wykonanie analizy integralności sygnału przed i po wykonaniu layoutu (Tools » Signal Integrity). Symulator integralności sygnału modeluje zachowanie poprowadzonej płytki, wykorzystując jako dane wejściowe obliczoną impedancję charakterystyczną ścieżek w połączeniu z informacjami o makromodelach buforów I/O dla symulacji. Symulator bazuje na szybkim symulatorze odbić i przesłuchów (Fast Reflection and Crosstalk Simulator), który zapewnia bardzo dokładne symulacje dzięki sprawdzonym w branży algorytmom.

Ponieważ zarówno tworzenie schematu, jak i projekt PCB korzystają ze zintegrowanego systemu komponentów, który łączy symbole schematowe z odpowiednimi footprintami PCB, modelami symulacyjnymi SPICE oraz makromodelami integralności sygnału, analizę integralności sygnału można uruchomić na etapie schematu, przed utworzeniem projektu PCB. Gdy nie ma jeszcze projektu PCB, narzędzie pozwala skonfigurować fizyczne cechy projektu, takie jak docelowa impedancja charakterystyczna ścieżki, bezpośrednio w symulatorze integralności sygnału. Na tym etapie (pre-layout) symulator integralności sygnału nie jest w stanie określić rzeczywistej długości konkretnych połączeń dlatego używa definiowanej przez użytkownika średniej długości połączenia do obliczeń linii transmisyjnej. Starannie dobierając tę domyślną długość tak, aby odzwierciedlała wymiary planowanej płytki, można uzyskać dość dokładny obraz prawdopodobnej jakości integralności sygnału w projekcie.

Sieci z potencjalnymi problemami odbić można zidentyfikować, a wszelkie dodatkowe elementy terminujące dodać do schematu przed przejściem do layoutu PCB. Wartości tych elementów można następnie dalej dostroić po wykonaniu analizy integralności sygnału po layoutcie.

Silnik analizy integralności sygnału pomaga identyfikować sieci z potencjalnymi problemami odbić. Zwróć uwagę, że pomiary można wykonywać bezpośrednio z przebiegów.

► Dowiedz się więcej o Dopasowaniu impedancji komponentów

Definiowanie sygnałów wysokich prędkości

Main page: Definiowanie ścieżek sygnałów high-speed za pomocą xSignals

Projektowanie high-speed to sztuka zarządzania przepływem energii z jednego punktu na płytce do innego punktu. Jako projektant musisz umieć skupić uwagę i nałożyć ograniczenia projektowe na sygnał, który biegnie z tego punktu na płytce do tamtego punktu na płytce. Sygnał, na którym się koncentrujesz, nie musi jednak być pojedynczą siecią PCB. Może to być jedna gałąź A0 w projekcie, który zamierzasz prowadzić w topologii rozgałęzienia T, gdzie druga gałąź A0 jest kolejnym sygnałem, na którym również musisz się skupić, i musisz móc porównać długości tras tych dwóch sygnałów. Albo sygnał może obejmować w swojej ścieżce element terminacji szeregowej (co edytor PCB widzi jako jeden komponent i dwie sieci PCB), a jeśli ten sygnał jest w parze różnicowej, jego długość musi być porównana z długością drugiego sygnału w tej parze.

Możesz zarządzać tymi wymaganiami za pomocą funkcji znanej jako xSignals, gdzie xSignal jest w istocie ścieżką sygnału zdefiniowaną przez użytkownika. Wybierasz pad źródłowy i pad docelowy (w obszarze roboczym lub w panelu PCB), a następnie klikasz prawym przyciskiem na jednym z nich, aby zdefiniować tę ścieżkę sygnału jako xSignal. Oprócz interaktywnego definiowania xSignal przez jego pad początkowy i końcowy, możesz też uruchomić inteligentny Kreator xSignals, którego heurystyki pomogą szybko skonfigurować dużą liczbę xSignals pomiędzy wybranymi komponentami. Te xSignals mogą następnie służyć do kierowania reguł projektowych na sygnały high-speed. Oprogramowanie rozumie strukturę tych xSignals; na przykład oblicza łączną długość wielu sieci połączonych przez element terminujący, a także odległość „przez” ten element terminujący.

Panel PCB zawiera tryb xSignal służący do przeglądania i zarządzania xSignals. Panel zapewnia również informację zwrotną o długości sygnału, podświetlając xSignals, które są bliskie spełnienia (żółty) lub nie spełniają (czerwony) odpowiednich ograniczeń projektowych. Na poniższym obrazie długości xSignal pary różnicowej CLK1 różnią się o więcej, niż dopuszcza odpowiednia reguła projektowa Matched Length. Panel zawiera Signal Length, czyli dokładną długość punkt–punkt. Tradycyjne niespójności długości, takie jak ścieżki wewnątrz padów i złożone segmenty ścieżek, są rozwiązywane, a do obliczania długości sygnału używane są dokładne odległości przelotek (via span).

Użyj trybu xSignals w PCB panelu, aby zarządzać i analizować swoje xSignals. Zwróć uwagę na cienką linię; wskazuje ona ścieżkę sygnału przez element szeregowy. (Grafika dzięki uprzejmości FEDEVEL Open Source, www.fedevel.com)

Definiowanie właściwości prowadzenia ścieżek

Main page: Prowadzenie o kontrolowanej impedancji

Tradycyjnie projektanci płytek definiowali szerokości i grubości ścieżek, wpisując wymiar szerokości i wybierając grubość miedzi dla danej warstwy. Zwykle było to wystarczające, ponieważ wystarczyło zapewnić przenoszenie prądu i zachowanie wymaganych odstępów napięciowych. Takie podejście nie jest wystarczające dla sygnałów wysokich prędkości w Twoim projekcie — dla nich musisz kontrolować impedancję tras.

Prowadzenie o kontrolowanej impedancji polega na skonfigurowaniu wymiarów tras oraz właściwości materiałów płytki tak, aby uzyskać określoną impedancję. Realizuje się to przez zdefiniowanie odpowiedniego profilu impedancji, a następnie przypisanie tego profilu do krytycznych sieci high-speed w regułach projektowych prowadzenia ścieżek.

Definiowanie profilu impedancji

Main page: Konfigurowanie stosu warstw dla prowadzenia o kontrolowanej impedancji

Profile impedancji definiuje się w Layer Stack Manager edytora PCB (Design » Layer Stack Manager). Layer Stack Manager otwiera się w edytorze dokumentów, tak samo jak arkusz schematu, PCB i inne typy dokumentów.

Po skonfigurowaniu właściwości warstw przejdź do zakładki Layer Stack Manager's Impedance, aby dodać lub edytować profile impedancji pojedynczej lub różnicowej.

Profil impedancji 50Ω zdefiniowany dla pojedynczych sieci prowadzonych na warstwie górnej; najedź kursorem na obraz, aby wyświetlić ustawienia tego samego profilu dla warstwy L3.

Konfigurowanie reguł projektowych

Impedancja prowadzenia jest określana przez szerokość i wysokość ścieżki oraz właściwości otaczających materiałów dielektrycznych. Na podstawie właściwości materiałów zdefiniowanych w Layer Stack Manager wymagane szerokości ścieżek są obliczane podczas tworzenia każdego profilu impedancji. W zależności od właściwości materiałów szerokość może się zmieniać przy zmianie warstwy prowadzenia. Ta potrzeba zmiany szerokości przy przechodzeniu między warstwami jest automatycznie zarządzana przez odpowiednią regułę projektową prowadzenia skonfigurowaną w PCB Rules and Constraints Editor (Design » Rules).

Dla większości projektów płytek będzie istniał określony zestaw sieci, które należy prowadzić z kontrolowaną impedancją. Typowe podejście polega na utworzeniu klasy sieci (net class) lub klasy par różnicowych, która obejmuje te sieci, a następnie utworzeniu reguły prowadzenia, która celuje w tę klasę, jak pokazano na obrazach poniżej.

Zwykle ręcznie definiuje się wartości Min, Max i Preferred Widths — albo w górnych ustawieniach ograniczeń, aby zastosować je do wszystkich warstw, albo indywidualnie dla każdej warstwy w siatce warstw. Dla trasowania o kontrolowanej impedancji zamiast tego włącz opcję Use Impedance Profile, a następnie wybierz wymagany Impedance Profile z listy rozwijanej. Po wykonaniu tej czynności zmieni się obszar Constraints reguły. Pierwszą rzeczą, którą zauważysz, jest to, że obszar dostępnych warstw w regule projektowej nie będzie już pokazywał wszystkich warstw sygnałowych na płytce — będzie teraz pokazywał tylko warstwy włączone w wybranym Impedance Profile. Wartości Preferred Width (oraz szczelina pary różnicowej) zostaną zaktualizowane tak, aby odzwierciedlać szerokości (i odstępy) obliczone dla każdej warstwy. Tych wartości Preferred nie można edytować, ale wartości Min i Max już tak — ustaw je na odpowiednio mniejsze/większe wartości.

Reguła projektowa Routing Width

Dla sieci jednostronnych szerokość ścieżki jest definiowana przez regułę projektową Routing Width.

Gdy wybierzesz Use an Impedance Profile, dostępne warstwy i wartości Preferred Widths są kontrolowane przez wybrany profil.

Reguła projektowa Differential Pairs Routing Design Rule

Trasowanie par różnicowych jest kontrolowane przez regułę projektową Differential Pair Routing.

Dla pary różnicowej dostępne warstwy, Preferred Width oraz Preferred Gap są kontrolowane przez wybrany profil.

► Dowiedz się więcej o Differential Pair Routing

Wybór impedancji

Skąd więc wiadomo, jaką impedancję docelową wybrać? Zwykle wynika to z charakterystycznej impedancji źródłowej rodziny logiki lub użytej technologii. Na przykład logika ECL ma charakterystyczną impedancję 50Ω, a TTL ma zakres impedancji źródłowej od 70Ω do 100Ω. 50Ω do 60Ω to częsta impedancja docelowa stosowana w wielu projektach, a dla par różnicowych typowe są 90Ω lub 100 Ω impedancji różnicowej. Pamiętaj: im niższa impedancja, tym większy pobór prądu; im wyższa impedancja, tym większa szansa emisji EMI oraz większa podatność sygnału na przesłuchy.

Parę różnicową 100Ω można też postrzegać jako dwie, 50Ω trasy single-ended o tej samej długości. Nie jest to jednak całkiem poprawne ze względu na sprzężenie występujące między przewodami pary, które staje się silniejsze, gdy są bliżej siebie, zmniejszając impedancję różnicową pary. Aby utrzymać 100Ω impedancji różnicowej, można zmniejszyć szerokość każdej trasy, co nieznacznie zwiększa impedancję charakterystyczną każdej trasy w parze o kilka ohms.

Definiowanie właściwości płytki

Main page: Zarządzanie stosem warstw

Materiały użyte w warstwach Twojej płytki, ich wymiary oraz liczba i kolejność ułożenia warstw są definiowane w Layer Stack Manager. Tutaj konfigurujesz różne warstwy potrzebne do wytworzenia finalnej płytki, w tym miedziane warstwy sygnałowe i poligonowe (plane), warstwy dielektryczne oddzielające miedź, warstwy ochronne (cover layers) oraz nadruk elementów (component overlay).

Wszystkie warstwy wytwórcze są definiowane w zakładce Stackup w Layer Stack Manager.

Konfigurowanie przelotek

Main page: Definiowanie typów przelotek

Jak wspomniano w sekcji przeglądowej tej strony, przelotki wpływają na impedancję trasowania sygnału i są kluczowym zagadnieniem w projektowaniu wysokich prędkości. Oprócz długości, średnicy otworu i pola pada przelotki, które wpływają na impedancję „widzianą” przez sygnał, każda niewykorzystana część tulei przelotki (via barrel) może działać jak odgałęzienie (stub), przyczyniając się do odbić sygnału. Aby tym zarządzać, można wytwarzać różne style przelotek łączących warstwy, w tym Blind, Buried, µVia oraz Skip Vias. Wszystkie te typy przelotek są obsługiwane w Altium Designer.

Przelotki są definiowane jako część stosu warstw, w zakładce Layer Stack Manager's Via Types. Obsługiwane jest również back drilling niewykorzystanych tulei przelotek — są one definiowane w zakładce Layer Stack Manager's Back Drills (Dowiedz się więcej o configuring the board for back drilling).

Wszystkie różne typy przelotek, które można wytwarzać, można zdefiniować w zakładce Via Types w Layer Stack Manager.

Przeprowadzono badania ilościowe, aby zrozumieć wpływ przelotek, takie jak Altera Application Note AN529 Via Optimization Techniques for High-Speed Channel Designs.

Podsumowując to opracowanie i inne źródła, podaje się następujące wytyczne, aby pomóc zminimalizować wpływ przelotek:

• Zmniejsz rozmiar pierścienia (annular ring) przelotki w miejscu, gdzie ścieżka sygnałowa łączy się z przelotką; App Note sugeruje średnicę przelotki/średnicę otworu 20/10 mil (0,5/0,25 mm) dla przelotek wierconych mechanicznie.
• Usuń niewykorzystane pierścienie (znane też jako NFPs, czyli Non-Functioning Pads) na warstwach, do których przelotka nie jest podłączona. Użyj do tego polecenia Tools » Remove Unused Pad Shapes.
• Zwiększ odstęp od tulei przelotki do sąsiednich warstw plane. Jest to kontrolowane przez regułę projektową Power Plane Clearance design rule; App Note sugeruje 40 do 50 mil (1,0 do 1,25 mm). Zwróć uwagę, że zwiększa to rozmiar „blowoutów” w tych warstwach plane.
• Umieszczaj przelotki stitching obok przelotek sygnałowych zawsze wtedy, gdy ścieżka sygnałowa zmienia warstwę, co powoduje przełączenie ścieżki powrotu na inną warstwę. Jeśli nowa warstwa referencyjna plane ma to samo napięcie co oryginalna warstwa referencyjna, to te plane powinny być połączone przelotką w odległości do 35 mil (0,9 mm) od przelotki sygnałowej (środek do środka).
• Gdy ścieżka sygnałowa zmienia warstwę, a nowa warstwa referencyjna plane ma inne napięcie, umieść kondensatory odsprzęgające obok przelotki sygnałowej. Ten kondensator odsprzęga bezpośrednio pomiędzy dwiema warstwami plane, niezależnie od przenoszonych napięć. Zwróć uwagę, że to rozwiązanie może powodować sprzęganie szumu z jednej warstwy plane do drugiej, więc należy je stosować tylko w ostateczności, aby zmniejszyć pole pętli ścieżki powrotu.
• Usuń stuby przelotek (dodatkową długość przelotki poza warstwą, do której ścieżka sygnałowa wykorzystuje przelotkę). Realizuje się to przez użycie odpowiednich przelotek blind i buried albo przez back drilling przelotek podczas produkcji.

Zarządzanie ścieżką powrotu dla sygnałów wysokiej prędkości

Dobra jakościowo ścieżka powrotu jest niezbędna dla każdego sygnału wysokiej prędkości w projekcie. Za każdym razem, gdy ścieżka powrotu odchyla się i nie płynie pod trasą sygnału, powstaje pętla, a ta pętla powoduje generowanie EMI, którego ilość jest bezpośrednio związana z polem tej pętli.

Tworzenie warstw zasilania (Power Planes)

• Warstwę zasilania można utworzyć albo z warstwy plane, albo z warstwy sygnałowej pokrytej poligonem (poligonami).
• Tworzenie warstwy zasilania z warstwy plane:
  • Warstwy plane dodaje się w Layer Stack Manager; kliknij prawym przyciskiem na istniejącej warstwie, aby Insert layer above lub Insert layer below dodać nową warstwę plane.
  • Gdy warstwa plane jest wybrana jako warstwa aktywna, kliknij dwukrotnie w dowolnym miejscu w obrębie plane, aby otworzyć okno Split Plane dialog, gdzie można przypisać net.
  • Oprogramowanie automatycznie cofa krawędź plane od krawędzi płytki o wartość określoną w kolumnie Pullback Distance dla tej warstwy w Layer Stack Manager. Jeśli ta kolumna nie jest widoczna, kliknij prawym przyciskiem na nagłówku istniejącej kolumny, aby uzyskać dostęp do polecenia Select Columns.
  • Warstwę plane można podzielić na oddzielne obszary, umieszczając linie (Place » Line). Naciśnij Tab po rozpoczęciu umieszczania pierwszego segmentu linii, aby ustawić szerokość linii podziału. Umieszczaj segmenty linii od krawędzi płytki do krawędzi płytki albo utwórz zamknięty kształt dla „wyspy”. Oprogramowanie automatycznie wykryje oddzielne kształty utworzone przez linie podziału; kliknij dwukrotnie każdy kształt, aby przypisać go do netu.
• Tworzenie warstwy zasilania z poligonów na warstwie sygnałowej:
  • Warstwy sygnałowe dodaje się w Layer Stack Manager; kliknij prawym przyciskiem na istniejącej warstwie, aby Insert layer above lub Insert layer below dodać nową warstwę sygnałową.
  • Jeśli wymagane są oddzielne strefy zasilania, często łatwiej jest pokryć całą warstwę poligonem, a następnie go rozciąć (Place » Slice Polygon Pour). Po rozpoczęciu rysowania linii cięcia naciśnij Tab, aby otworzyć okno Line Constraints dialog, w którym można ustawić szerokość cięcia — ta szerokość stanie się odstępem między dwoma poligonami utworzonymi w wyniku operacji cięcia. Linia cięcia musi zaczynać się poza poligonem i kończyć poza poligonem.
  • Aby ponownie wypełnić (repour) poligon, kliknij prawym przyciskiem myszy i wybierz Polygon Actions » Repour Selected z menu kontekstowego. 
  • Poligony można także odłożyć na półkę (tymczasowo ukryć) — kliknij prawym przyciskiem myszy i wybierz odpowiednie polecenie z Polygon Actions podmenu. Użyj tej funkcji, gdy musisz przesuwać komponenty i prowadzić ścieżki.
• Może pomóc wyświetlanie różnych sieci w różnych kolorach, jak pokazano na obrazach poniżej. Można to zrobić na schemacie lub na PCB — dowiedz się więcej o Applying Color to the Nets.

  Pierwszy obraz przedstawia warstwę plane podzieloną na strefy 3v3 i 5v0; drugi obraz przedstawia warstwę sygnałową z poligonem 3v3 i poligonem 5v0. Przypisano kolory sieci i włączono podświetlanie.

The Plane as a Signal Return Path

Dobrej jakości ścieżka powrotu to taka, w której:

• Nie ma przerw, podziałów ani „blowoutów” (otworów w plane utworzonych przez przelotkę lub pin przewlekany) pod trasą sygnału w plane zapewniającej ścieżkę powrotu (plane najbliższej interesującego sygnału).
• Szerokość ścieżki powrotu idealnie wynosi 3x szerokość prowadzenia sygnału lub 3x odległość od ścieżki do plane — w zależności od tego, która wartość jest mniejsza. Choć największa gęstość prądu występuje bezpośrednio pod trasą sygnału, prąd rozlewa się także w plane po obu stronach ścieżki i około 95% płynie w obszarze do 3x szerokości ścieżki. Przerwy w plane w tym regionie zwiększają impedancję ścieżki powrotu, a każde odchylenie ścieżki powrotu utworzy pętlę. Z punktu widzenia integralności sygnału, wzrost impedancji ścieżki powrotu wpływa na jakość sygnału w takim samym stopniu, jak zwiększenie impedancji toru sygnałowego.
• Pole pętli zostało zminimalizowane. Zwykle ważniejsze jest zmniejszenie pola pętli niż minimalizacja długości prowadzonego sygnału. Jeśli ścieżka powrotu napotyka blowout, rozważ zmianę trasy sygnału tak, aby dopasować ją do dostępnej ścieżki powrotu. 
• Gdy plane zasilania zapewnia ścieżkę powrotu, energia powrotna ostatecznie trafi do masy przez kondensator odsprzęgający. Dokładnie rozważ lokalizację kondensatorów odsprzęgających w pobliżu pinu źródłowego sygnału, aby zminimalizować rozmiar tworzonej pętli.

Managing Split and Multiple Power and Ground Planes

Istnieje ogólna zgoda, że plane masy nie należy dzielić, chyba że istnieje konkretna potrzeba i rozumiesz, jak ją zdefiniować oraz nią zarządzać. Zamiast tego komponenty powinny być rozmieszczone tak, aby oddzielić elementy „głośne” (szumowe) od „cichych”, a także grupować komponenty według szyny zasilania, z której korzystają.

Inne kwestie, o których warto pamiętać w kontekście plane zasilania i masy, obejmują:

• Jeśli projekt wymaga częściowego podziału plane masy, to sygnały przechodzące przez te obszary powinny być prowadzone przez mostek (strefę, pod którą nie ma podziału).
• Jeśli próbujesz zminimalizować szumy w układzie, lepiej jest użyć dodatkowych plane masy niż dzielić jedną plane, a tam gdzie to możliwe, uwzględnić warstwy plane zarówno dla szyny zasilania, jak i masy dla każdego stabilizowanego zasilacza. 
• Jeśli projekt zawiera wiele szyn, z których każda jest rozprowadzana na własnej plane, upewnij się, że każda plane zasilania odnosi się wyłącznie do własnej plane masy. Nie dopuszczaj do tego, aby plane zasilania zachodziła (odnosiła się) na plane masy innej szyny. Powoduje to sprzężenie pojemnościowe, umożliwiając przenoszenie szumów z jednego zasilania na inne.
• Jeśli sąsiednia plane jest plane zasilania, która musi zostać podzielona na obszary o różnych napięciach, może być konieczne odsprzęganie bezpośrednio pomiędzy tymi dwoma obszarami napięć, aby zapewnić odpowiednią ścieżkę powrotu.

Visualizing Split Planes

Aby ułatwić wizualne sprawdzanie ścieżek powrotu, możesz skonfigurować widok tak, aby łatwiej było analizować ścieżkę powrotu pod krytycznymi trasami.

Sprawdzanie, czy sygnały przechodzą nad linią podziału podczas przechodzenia przez różne obszary napięć na plane. Cztery podświetlone sieci przecinają podział w plane zasilania VCC, tworząc przerwę w ścieżce powrotu tych sygnałów.

Aby to zrobić:

• Przypisz kolor do każdej sieci zasilania — dowiedz się więcej o Applying Color to the Nets.
• Ogranicz wyświetlanie warstw tak, aby pokazywać tylko istotne warstwy sygnałowe i plane. Ten zestaw warstw można zapisać jako Layer Set — dowiedz się więcej o creating a layer set.
• Przełącz się na warstwę sygnałową i Ctrl+Click na interesującej sieci, aby ją podświetlić (dodaj Shift podczas klikania, aby podświetlić wiele sieci). Zaletą podświetlania w porównaniu do zaznaczania jest to, że podświetlenie jest trwałe — pozostanie aktywne, nawet jeśli klikniesz gdzie indziej; naciśnij Shift+C , aby wyczyścić bieżący zestaw podświetleń.
• Podświetlanie jest realizowane przez przyciemnienie pozostałych obiektów w przestrzeni projektu; poziom Dimmed Objects ustawia się w sekcji Mask and Dim Settings section w panelu View Configuration.
• Ustaw warstwę plane jako warstwę aktywną.

Twoja(e) sieć(ci) będą się wyróżniać, a wszelkie podziały lub nieciągłości leżące w ścieżce powrotu, takie jak linie podziału czy blowouty utworzone przez pady przewlekane i przelotki, będą łatwiejsze do zauważenia. 

Detecting Breaks in the Return Path

Przerwy lub przewężenia w ścieżce powrotu można wykrywać za pomocą reguły Return Path design rule. Reguła Return Path sprawdza, czy istnieje ciągła ścieżka powrotu sygnału na wskazanej warstwie(-ach) odniesienia powyżej lub poniżej sygnału(-ów) objętych regułą. Ścieżka powrotu może być utworzona z wypełnień, regionów i wylewek poligonów umieszczonych na referencyjnej warstwie sygnałowej albo może to być warstwa plane.

Warstwy ścieżki powrotu to warstwy odniesienia zdefiniowane w Impedance Profile wybranym w regule Return Path. Warstwy te są sprawdzane, aby upewnić się, że wzdłuż trasy sygnału istnieje określony Minimum Gap (szerokość poza krawędzią sygnału). Dodaj nową regułę Return Path w kategorii reguł High Speed.

Warstwy ścieżki powrotu są zdefiniowane w wybranym Impedance Profile, a szerokość ścieżki (poza krawędzią sygnału) jest określona przez Minimum Gap.

Poniższy obraz pokazuje błędy ścieżki powrotu wykryte dla sygnału NetX, przy ustawieniu Minimum Gap równym 0.1mm. Łatwiej może być zlokalizować błędy Return Path, konfigurując DRC Violation Display Style tak, aby pokazywać Violation Details, ale nie Violation Overlay, w oknie Preferences dialog – show image. Powoduje to podświetlenie dokładnych miejsc, w których reguła nie została spełniona, zamiast całych obiektów będących w naruszeniu. 

Return Path Via Check

Gdy sygnał wysokiej prędkości przechodzi z jednej plane odniesienia na inną, powinny również istnieć przelotki powrotne, aby przenieść sygnały powrotne pomiędzy plane. Aby sprawdzić, czy taka przelotka istnieje w określonej odległości od przelotki sygnałowej, zdefiniuj, czy przelotka ścieżki powrotu ma być obecna w zadanej odległości od przelotki sygnału objętego zakresem, używając opcji Max Stitch Via Distance w odpowiedniej regule Return Path design rule. Przelotka ścieżki powrotu powinna zapewniać połączenie z warstwą odniesienia zdefiniowaną w Layer Stack Manager dla odpowiadającego profilu impedancji.

Przy Max Stitch Via Distance zdefiniowanym w regule, obecność przelotki ścieżki powrotu w określonej odległości jest sprawdzana w ramach Batch DRC.

Przykład naruszenia ograniczenia maksymalnej odległości przelotki stitch. Tutaj przelotka sieci DQS4R_N nie ma przelotki ścieżki powrotu w określonej odległości.

Configuring and Routing Differential Pairs

Main pages: Routing par różnicowych, Controlled Impedance Routing

Definiowanie par różnicowych można wykonać podczas tworzenia schematu lub zdefiniować je po przeniesieniu projektu do layoutu płytki. Kluczowym wymaganiem przy definiowaniu pary na schemacie jest dodanie _P lub _N na końcu nazwy Net dla każdej z odpowiednich sieci. Pary różnicowe są identyfikowane na schemacie przez umieszczenie Differential Pair directive na każdej sieci lub przez umieszczenie go na Blanket directive, gdzie dyrektywa Blanket nakłada się na zestaw zamkniętych etykiet Net Labels w stylu różnicowym, jak pokazano na obrazie poniżej.

Blanket może być użyty do skonfigurowania wielu sieci jako członków pary różnicowej.

Praca z parami różnicowymi:

• W edytorze PCB pary różnicowe można zdefiniować w trybie Differential Pair Editor w panelu PCB. Aby uprościć proces definiowania reguł projektowych, które dotyczą par różnicowych, można je przypisać do klas sieci (Net Classes) albo do klas par różnicowych (Differential Pair Classes) — obie te klasy definiuje się w Object Class Explorer.
• Aby poprowadzić parę różnicową z kontrolowaną impedancją, utwórz profil impedancji w Layer Stack Manager. Dowiedz się więcej o Controlled Impedance Routing.
• Właściwości prowadzenia pary różnicowej są definiowane przez regułę projektową Differential Pair Routing.
• Aby poprowadzić parę różnicową, użyj polecenia trasowania Interactive Differential Pair. Kliknij w pad _P lub _N, aby rozpocząć trasowanie, a następnie użyj Spacebar, aby przełączać dostępne kształty wyjścia (exit routing). Zachowanie trasowania jest takie samo jak przy trasowaniu pojedynczej sieci — naciśnij Shift+F1, aby wyświetlić listę skrótów trasowania interaktywnego. Gdy zbliżysz się do padów docelowych, naciśnij Ctrl+Click, aby zakończyć trasowanie aż do padów.

Ogólne zasady (rules of thumb) dla par różnicowych:

• Dopasowanie długości jest kluczowe, aby pary różnicowe działały skutecznie — utrzymuj zgodność długości w granicach 25 mil (0,635 mm). Inna często stosowana zasada mówi, aby dopasować długości w granicach 20% czasu narastania sygnału. Pary różnicowe działają, ponieważ energia powrotna płynie z powrotem przez drugi przewód pary; im większa niedopasowana długość, tym większa część energii wraca zamiast tego przez najbliższą warstwę płaszczyzny.
• Nieciągłości sprzężenia, np. gdy elementy pary omijają przeszkodę z dwóch stron, zwiększają impedancję. Czasem lepiej jest prowadzić całą parę z luźniejszym sprzężeniem (np. odstęp 2× szerokość ścieżki sygnałowej), aby zmniejszyć zmiany impedancji wynikające z nieciągłości sprzężenia.
• Trzymaj z dala ścieżki-agresory, szczególnie na warstwach zewnętrznych; dąż do odstępu 3× szerokość ścieżki sygnałowej dla potencjalnych sieci agresorów.
• Jako ogólną zasadę przyjmij odstęp para–inne sygnały równy 2× szerokość ścieżki sygnałowej.
• Trzymaj poligony masy na tej samej warstwie w odległości co najmniej 3× szerokość ścieżki sygnałowej.
• Odbicia wprowadzane przez przelotki i nieciągłości sprzężenia są kontrolowane poprzez trasowanie z kontrolowaną impedancją; wymaga to ciągłej płaszczyzny odniesienia pod ścieżką sygnału.
• Zmniejsz odstęp między warstwą sygnałową a płaszczyzną, aby poprawić odporność na przesłuchy.

Kontrolowanie i dostrajanie długości ścieżek

Main pages: Strojenie długości, Reguła projektowa Length, Reguła projektowa Matched Length

Kluczowym wymaganiem przy zarządzaniu sygnałami wysokiej prędkości na płytce jest kontrolowanie i dostrajanie długości ich ścieżek.

• Długości bezwzględne można monitorować regułą Length design rule, a długości względne ścieżek — regułą Matched Length design rule.
• Bieżące długości zestawu sieci oraz ich zgodność z odpowiednimi regułami projektowymi można sprawdzić w panelu PCB w trybie Nets (jak pokazano poniżej).
• Jeśli zdefiniowano regułę Length i/lub Matched Length, możesz monitorować długość podczas trasowania interaktywnego lub strojenia długości, wyświetlając wskaźnik Length Tuning Gauge (Shift+G).
• Obsługiwane jest uwzględnianie opóźnienia wynikającego z długości wyprowadzenia (pinu) wewnątrz obudowy elementu — aby dowiedzieć się więcej, przeczytaj o Pin Package Delay.
• Sieci, które na swojej ścieżce zawierają elementy szeregowe, są obsługiwane poprzez definiowanie xSignals.

Reguły projektowe

• Managing the Overall Route Lengths — całkowitą długość ścieżki sieci lub zestawu sieci można monitorować regułą Length design rule. Reguła Length ma minimalną i maksymalną dozwoloną długość; jeśli Signal Length jest mniejsza niż dozwolone minimum, jest podświetlana na żółto w panelu PCB (w trybie Nets), a Signal Length większa niż dozwolone maksimum jest podświetlana na czerwono.
• Managing the Relative Route Lengths — względne długości ścieżek zestawu sieci można monitorować regułą Matched Length design rule. Reguła Matched Length ma tolerancję i używa najdłuższej ścieżki w zestawie docelowych sieci jako długości odniesienia. Żółte podświetlenie Signal Length w panelu oznacza, że długość tego sygnału jest mniejsza niż (najdłuższa długość ścieżki minus tolerancja). Czerwone podświetlenie oznacza, że długość tego sygnału jest większa niż najdłuższa długość ścieżki. 

Aby zrozumieć, jak rozstrzygane są ustawienia tych dwóch reguł, gdy obie występują w projekcie, zobacz stronę Length Tuning.

Monitorowanie długości ścieżki

Bieżące długości ścieżek są wyświetlane w trybie Nets panelu PCB i są aktualizowane w trakcie trasowania. Wartość długości Routed zmieni kolor na żółty, gdy zbliżysz się do długości docelowej, i na czerwony, jeśli ją przekroczysz.

Jeśli zdefiniowano regułę Length i/lub Matched Length, możesz monitorować długość podczas trasowania interaktywnego lub strojenia długości, wyświetlając Length Tuning Gauge. Podczas trasowania użyj skrótu Shift+G, aby włączać i wyłączać wskaźnik.

Wskaźnik pokazuje bieżącą Routed Length jako liczbę nad suwakiem, natomiast suwak pokazuje Estimated Length. Podczas strojenia długości Estimated Length = Current Routed Length; jeśli używasz wskaźnika podczas trasowania interaktywnego, wtedy Estimated Length = Routed Length + distance to target (length of connection line).

Ustawienia wskaźnika są obliczane na podstawie ograniczeń zdefiniowanych przez obowiązujące reguły.

• Wartość minimalna wskaźnika (lewa krawędź) wynosi 45 (najniższa MinLimit)
• Wartość maksymalna wskaźnika (prawa krawędź) wynosi 48 (najwyższa MaxLimit)
• Lewa żółta belka (najwyższa MinLimit) wynosi 46,58
• Prawa żółta belka (najniższa MaxLimit) wynosi 47,58 (zasłonięta przez zieloną belkę na obrazie powyżej)
• Zielona belka (TargetLength) wynosi 47,58 (długość ścieżki najdłuższej sieci w zestawie, równa MaxLimit)
• Zielony suwak i nałożona wartość liczbowa (bieżąca długość ścieżki) wynosi 47,197.

Strojenie długości ścieżek

Długości ścieżek można dostroić po zakończeniu trasowania, używając polecenia Interactive Length Tuning lub polecenia Interactive Diff Pair Length Tuning (menu Route). Polecenia te dodają do ścieżki sekcje „harmonijki” (accordion) w jednym z trzech kształtów.

Jeśli obowiązuje reguła Length oraz reguła Matched Length, narzędzie strojenia długości uwzględnia obie i wyznacza najbardziej restrykcyjny zestaw ograniczeń. Zatem jeśli maksymalna długość określona przez regułę Length jest krótsza niż najdłuższa długość objęta regułą Matched Length, to „wygrywa” reguła Length i to jej długość jest używana podczas strojenia.

Aby zobaczyć, które reguły są stosowane, lub zmienić właściwości harmonijki podczas strojenia długości, naciśnij Tab, aby otworzyć tryb Interactive Length Tuning panelu Properties, jak pokazano poniżej. Zwróć uwagę na Target Length — jest to Max Limit najbardziej restrykcyjnych, obowiązujących ustawień reguł.

Naciśnij Tab podczas strojenia długości, aby otworzyć panel w trybie Interactive Length Tuning, gdzie możesz wybrać tryb długości docelowej i dostosować parametry harmonijki.

Aby dostroić długość sieci, uruchom polecenie, a następnie kliknij w dowolnym miejscu wzdłuż długości sieci. Przesuwaj kursor tak, aby podążał ścieżką prowadzenia — w miarę tego będą dodawane sekcje harmonijki. Sekcje strojenia będą dodawane, aż wymagania długości zdefiniowane przez obowiązujące reguły projektowe zostaną spełnione. Jeśli kursor wyjdzie poza obszar harmonijek strojenia, kształty harmonijki znikną — gdy kursor wróci w granice kształtu harmonijki, pojawią się ponownie.

Podsumowanie

Chociaż nie da się wyprowadzić uniwersalnego zestawu reguł, który pasowałby do każdego projektu wysokich prędkości, można stosować dobre praktyki projektowe, które pomogą osiągnąć sukces w projektowaniu high-speed. Istnieje wielu ekspertów branżowych prowadzących praktyczne i popularne szkolenia z projektowania high-speed. Skorzystaj z poniższych linków, aby dowiedzieć się więcej i znaleźć wyspecjalizowane opcje szkoleniowe.

Źródła

Autor z wdzięcznością docenia pracę następujących ekspertów branżowych; ta strona jest próbą podsumowania ich zbiorowej wiedzy.

Artykuły Douglasa Brooksa

• Microstrip Propagation Times
• Splitting Planes For Speed and Power
• Skin Effect
• Differential Trace Design Rules - Truth vs Fiction

Artykuły dr. Howarda Johnsona

• Via Inductance
• 10 Layer Stack

Książki i artykuły Lee W. Ritchey

• Right the First Time
• A Treatment of Differential Signaling and its Design Requirements
•  PCB laminates influence high-speed data rates, Part 1, Part 2

Artykuły In-Circuit Design — Barry Olney

• Differential Pair Routing
• The Plain Truth About Plane Jumpers
• Critical Placement
• Stackup Planning (Parts 1, 2 & 3)
• The Perfect Stackup

Best Practice in Circuit Board Design — Tim Jarvis RadioCAD Limited

PCB Layout — strona Learn EMC

Artykuły Keitha Armstronga, EMC Information Centre (wymagana bezpłatna rejestracja)

The Electronic Packaging Handbook — Glenn R. Blackwell

The Printed Circuits Handbook — Clyde Coombs i Happy Holden

The HDI Handbook – Happy Holden i inni

Techniki optymalizacji przelotek dla projektów kanałów wysokiej szybkości – nota aplikacyjna Altera AN529

Zagadnienia projektowe dla szybkich PCB – nota aplikacyjna Lattice Semiconductor TN 1033 

Pomiar czasu przelotu sygnału – Chris Grachanen, EDN

Przyszłość struktur przelotek HDI, dystrybucji zasilania i zarządzania termicznego w drukowanych obwodach następnej generacji – Tom Buck TTM Technologies